JP2633559B2 - バイポーラ―ｃｍｏｓ半導体装置の製造方法 - Google Patents
バイポーラ―ｃｍｏｓ半導体装置の製造方法Info
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- JP2633559B2 JP2633559B2 JP62078567A JP7856787A JP2633559B2 JP 2633559 B2 JP2633559 B2 JP 2633559B2 JP 62078567 A JP62078567 A JP 62078567A JP 7856787 A JP7856787 A JP 7856787A JP 2633559 B2 JP2633559 B2 JP 2633559B2
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、バイポーラーCMOS型の半導体装置（以
下、Bi−CMOS型半導体装置と記す）の製造方法に関す
る。
下、Bi−CMOS型半導体装置と記す）の製造方法に関す
る。
（従来の技術） 近年、半導体の技術分野においては、低消費電力化を
図るために、半導体装置にCMOS回路を使うことが多くな
ってきた。また、最近では、単に低消費電力化を図るだ
けでなく、高速化を図るためにCMOS回路にバイポーラト
ランジスタを付加したBi−CMOS型半導体装置が注目され
ている。
図るために、半導体装置にCMOS回路を使うことが多くな
ってきた。また、最近では、単に低消費電力化を図るだ
けでなく、高速化を図るためにCMOS回路にバイポーラト
ランジスタを付加したBi−CMOS型半導体装置が注目され
ている。
従来、このBi−CMOS半導体装置は、第３図に示す製造
工程に従って形成されていた。
工程に従って形成されていた。
まず、第３図（ａ）に示す工程においては、Ｐ型シリ
コン基板１に選択的にN+型埋込拡散領域２を設けた後、
気相成長法にてＰ型エピタキシャル層（Pepi）３を形成
する。次にN+型埋込拡散領域２に達するように、NPNバ
イポーラトランジスタのコレクタ領域となるＮウェル拡
散層（NWell）４を設ける。続いて、フィールド酸化膜
５を形成し、バイポーラトランジスタを形成することに
なるＮウェル拡散層４中に、N+型埋込拡散領域２に達す
るように、深いN+型拡散領域６を形成する。N+型埋込拡
散領域２、深いN+型拡散領域６は、NPNバイポーラトラ
ンジスタのコレクタ領域となるＮウェル拡散層４の抵抗
を低減するのに有効である。
コン基板１に選択的にN+型埋込拡散領域２を設けた後、
気相成長法にてＰ型エピタキシャル層（Pepi）３を形成
する。次にN+型埋込拡散領域２に達するように、NPNバ
イポーラトランジスタのコレクタ領域となるＮウェル拡
散層（NWell）４を設ける。続いて、フィールド酸化膜
５を形成し、バイポーラトランジスタを形成することに
なるＮウェル拡散層４中に、N+型埋込拡散領域２に達す
るように、深いN+型拡散領域６を形成する。N+型埋込拡
散領域２、深いN+型拡散領域６は、NPNバイポーラトラ
ンジスタのコレクタ領域となるＮウェル拡散層４の抵抗
を低減するのに有効である。
第３図（ｂ）に示す工程においては、ゲート酸化膜７
を設け、B+の低ドーズイオン注入により、Ｐ型内部ベー
ス領域８を形成した後、Ｐドープドポリシリコン膜９を
堆積する。
を設け、B+の低ドーズイオン注入により、Ｐ型内部ベー
ス領域８を形成した後、Ｐドープドポリシリコン膜９を
堆積する。
第２図（ｃ）工程においては、ポリシリコン膜９をRI
E法にてパターニングして、NMOS及びPMOSトランジスタ
のゲート電極91,92を形成する。続いて、As+を高ドーズ
イオン注入して、NMOSトランジスタのN+型ソース，ドレ
イン領域101,102及びNPNバイポーラトランジスタのN+エ
ミツタ領域11を形成する。次に、B+を高ドーズイオン注
入してPMOSトランジスタのP+型ソース，ドレイン領域12
1,122及びNPNバイポーラトランジスタのP+型外部ベース
領域13を形成する。
E法にてパターニングして、NMOS及びPMOSトランジスタ
のゲート電極91,92を形成する。続いて、As+を高ドーズ
イオン注入して、NMOSトランジスタのN+型ソース，ドレ
イン領域101,102及びNPNバイポーラトランジスタのN+エ
ミツタ領域11を形成する。次に、B+を高ドーズイオン注
入してPMOSトランジスタのP+型ソース，ドレイン領域12
1,122及びNPNバイポーラトランジスタのP+型外部ベース
領域13を形成する。
最後に、第３図（ｄ）に示す工程において、パッシィ
ベーション膜14を堆積した後、コンタクトを開孔し、さ
らにアルミニウム電極15を設けることにより、NMOS,PMO
Sトランジスタ及びNPNバイポーラトランジスタが同一半
導体基板１上に完成する。
ベーション膜14を堆積した後、コンタクトを開孔し、さ
らにアルミニウム電極15を設けることにより、NMOS,PMO
Sトランジスタ及びNPNバイポーラトランジスタが同一半
導体基板１上に完成する。
以上述べたように従来は、Bi−CMOS半導体装置を製造
するのに、CMOSトランジスタの製造プロセス中で、バイ
ポーラトランジスタを製造するようになっている。
するのに、CMOSトランジスタの製造プロセス中で、バイ
ポーラトランジスタを製造するようになっている。
しかし、従来は、P+型外部ベース領域13を非自己整合
（セルフアライン）で形成するため、N+型エミッタ領域
11下のベース抵抗rbb′（第３図（ｅ）参照）が大きく
なり、CMOS回路と同一の基板１上で、バイポーラトラン
ジスタの高速動作を実現することが困難であった。
（セルフアライン）で形成するため、N+型エミッタ領域
11下のベース抵抗rbb′（第３図（ｅ）参照）が大きく
なり、CMOS回路と同一の基板１上で、バイポーラトラン
ジスタの高速動作を実現することが困難であった。
（発明が解決しようとする問題点） 以上述べたように、従来のBi−CMOS半導体装置におい
ては、CMOS回路と同一半導体基板に高速動作可能なバイ
ポーラトランジスタを搭載することが難しいという問題
点があった。
ては、CMOS回路と同一半導体基板に高速動作可能なバイ
ポーラトランジスタを搭載することが難しいという問題
点があった。
そこで、この発明は、CMOS回路と同一半導体基板に高
速動作可能なバイポーラトランジスタを容易に搭載可能
なBi−CMOS半導体装置の製造方法を提供することを目的
とする。
速動作可能なバイポーラトランジスタを容易に搭載可能
なBi−CMOS半導体装置の製造方法を提供することを目的
とする。
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明は、半導体基板
のエミッタ領域上にエミッタ電極を形成し、このエミッ
タ電極の側壁にサイドウォールを設けるようにしたもの
である。
のエミッタ領域上にエミッタ電極を形成し、このエミッ
タ電極の側壁にサイドウォールを設けるようにしたもの
である。
（作用） 上記構成によれば、上記サイドウォールをスペーサと
して、エミッタ領域に対して外部ベース領域をセルフア
ラインで形成することができるため、エミッタ領域下の
ベース抵抗を小さくすることができ、バイポーラトラン
ジスタの高速動作を実現することができる。
して、エミッタ領域に対して外部ベース領域をセルフア
ラインで形成することができるため、エミッタ領域下の
ベース抵抗を小さくすることができ、バイポーラトラン
ジスタの高速動作を実現することができる。
（実施例） 以下、図面を参照してこの発明の実施例を詳細に説明
する。
する。
第１図は一実施例の製造工程を示す図であるが、ここ
で、この第１図を説明する前に、第２図を使って一実施
例の概略を説明する。
で、この第１図を説明する前に、第２図を使って一実施
例の概略を説明する。
近年、LSIの進展に伴ない、MOSトランジスタの微細化
が必須となり、MOSトランジスタのチャネル長がたとえ
ば0.8〜1.2μｍと短かくなる傾向にある。その結果、シ
ョートチャネル効果、ホットエレクトロン耐性が厳しく
なり、トランジスタの動作の信頼性が確保できなくなる
傾向にある。
が必須となり、MOSトランジスタのチャネル長がたとえ
ば0.8〜1.2μｍと短かくなる傾向にある。その結果、シ
ョートチャネル効果、ホットエレクトロン耐性が厳しく
なり、トランジスタの動作の信頼性が確保できなくなる
傾向にある。
このため、第２図（ａ）に示す如く、P-型シリコン基
板あるいはＮウエル拡散層41上にゲート酸化膜42、As又
はＰドープポリシリコンゲート電極43を設け、たとえば
低ドーズP+あるいはB+イオン注入により、N-型あるいは
P-型ソース，ドレイン領域44,45を形成した後、CVD酸化
膜を堆積し、これをRIE法にてエッチバックしてポリシ
リコンゲートの側壁にのみCVD酸化膜461,462を残存させ
る。続いて、たとえば高ドーズAs+あるいはBF2 +イオン
注入により、N+型あるいはP+型ソース、ドレイン領域4
7,48を形成することにより、超LSIに適した信頼性あるN
MOSあるいはPMOSトランジスタを備えたCMOS回路が提供
される。
板あるいはＮウエル拡散層41上にゲート酸化膜42、As又
はＰドープポリシリコンゲート電極43を設け、たとえば
低ドーズP+あるいはB+イオン注入により、N-型あるいは
P-型ソース，ドレイン領域44,45を形成した後、CVD酸化
膜を堆積し、これをRIE法にてエッチバックしてポリシ
リコンゲートの側壁にのみCVD酸化膜461,462を残存させ
る。続いて、たとえば高ドーズAs+あるいはBF2 +イオン
注入により、N+型あるいはP+型ソース、ドレイン領域4
7,48を形成することにより、超LSIに適した信頼性あるN
MOSあるいはPMOSトランジスタを備えたCMOS回路が提供
される。
この実施例は、第２図（ｂ）に示す如く、上記技術を
用い、CMOS回路を形成した同一半導体基板上に略同一プ
ロセスにより高速NPNバイポーラトランジスタを搭載す
るものである。すなわち、バイポーラトランジスタのコ
レクタ領域となるＮウェル拡散層51上のゲート酸化膜を
剥離し、内部ベース領域となるＰ型拡散領域52を、まず
低ドーズB+注入により形成した後、As又はＰドープトポ
リシリコン膜52を堆積し、MOSトランジスタのゲート電
極と同時に加工してエミッタ領域の一部となるエミッタ
電極53を形成する。この後、前述した方法によりポリシ
リコンのエミッタ電極53の側壁にCVD酸化膜54を残存さ
せ、PMOSトランジスタのP+型ソース，ドレイン領域の形
成に用いた高ドーズBF2 +イオン注入、その後の熱工程に
よりP+型外部ベース領域55がエミッタ電極53からＰ型内
部ベース領域52中にAs又はＰが拡散して形成され、N+型
エミッタ領域56に接せずに、かつセルフアラインで作ら
れるため、ベース抵抗rbb′が小さい高速バイポーラNPN
トランジスタが実現される。
用い、CMOS回路を形成した同一半導体基板上に略同一プ
ロセスにより高速NPNバイポーラトランジスタを搭載す
るものである。すなわち、バイポーラトランジスタのコ
レクタ領域となるＮウェル拡散層51上のゲート酸化膜を
剥離し、内部ベース領域となるＰ型拡散領域52を、まず
低ドーズB+注入により形成した後、As又はＰドープトポ
リシリコン膜52を堆積し、MOSトランジスタのゲート電
極と同時に加工してエミッタ領域の一部となるエミッタ
電極53を形成する。この後、前述した方法によりポリシ
リコンのエミッタ電極53の側壁にCVD酸化膜54を残存さ
せ、PMOSトランジスタのP+型ソース，ドレイン領域の形
成に用いた高ドーズBF2 +イオン注入、その後の熱工程に
よりP+型外部ベース領域55がエミッタ電極53からＰ型内
部ベース領域52中にAs又はＰが拡散して形成され、N+型
エミッタ領域56に接せずに、かつセルフアラインで作ら
れるため、ベース抵抗rbb′が小さい高速バイポーラNPN
トランジスタが実現される。
では、第１図の製造工程を示す断面図に従ってこの発明
の一実施例を詳細に説明する。
の一実施例を詳細に説明する。
まず、第１図（ａ）に示す工程において、面方位（10
0）、比抵抗20〜30Ω−cmのP-型シリコン基板20に、選
択的にρｓ〜20Ω／□のN+型埋込拡散領域21を設けた
後、厚さ2.0μｍ、比抵抗１〜２Ω−cmのＰ型エピタキ
シャル層22を成長させる。次に、PMOS、NPNバイポーラ
トランジスタを形成する箇所にxj＝2.5μｍ、ρｓ〜2K
Ω／□ののＮウェル拡散層23を設けた後、厚さ0.8μｍ
のフィールド酸化膜24を形成する。続いて、コレクタ抵
抗を低減するため、N+型埋込拡散領域21に達するよう
に、ρｓ＝20〜30Ω／□の深いN+型拡散領域25を形成す
る。
0）、比抵抗20〜30Ω−cmのP-型シリコン基板20に、選
択的にρｓ〜20Ω／□のN+型埋込拡散領域21を設けた
後、厚さ2.0μｍ、比抵抗１〜２Ω−cmのＰ型エピタキ
シャル層22を成長させる。次に、PMOS、NPNバイポーラ
トランジスタを形成する箇所にxj＝2.5μｍ、ρｓ〜2K
Ω／□ののＮウェル拡散層23を設けた後、厚さ0.8μｍ
のフィールド酸化膜24を形成する。続いて、コレクタ抵
抗を低減するため、N+型埋込拡散領域21に達するよう
に、ρｓ＝20〜30Ω／□の深いN+型拡散領域25を形成す
る。
第１図（ｂ）に示す工程において、ゲート酸化膜とな
る厚さ300Åの熱酸化膜26を形成し、B+を40KeVにて５×
1013cm-2イオン注入して熱処理を行ない拡散深さxj〜0.
5μのＰ型内部ベース領域27上の熱酸化膜26を剥離して
厚さ0.4μのポリシリコン膜28を堆積し、As+をポリシリ
コン膜28中に５×1015cm-2イオン注入する。
る厚さ300Åの熱酸化膜26を形成し、B+を40KeVにて５×
1013cm-2イオン注入して熱処理を行ない拡散深さxj〜0.
5μのＰ型内部ベース領域27上の熱酸化膜26を剥離して
厚さ0.4μのポリシリコン膜28を堆積し、As+をポリシリ
コン膜28中に５×1015cm-2イオン注入する。
第１図（ｃ）に示す工程において、前記ポリシリコン
膜28をRIE法にてパターニングしてNMOS,PMOSのゲート電
極281,282、エミッタ電極３を形成した後、ゲート電
極、エミッタ電極の周囲、露出しているＰ型内部ベース
領域27の表面に熱酸化膜29を形成する。この時、エミッ
タ電極からP-型内部ベース領域中にAsが高濃度に拡散さ
れてρｓ〜30Ω／□xj〜0.15μのN+型エミッタ領域30が
形成される。続いて、NMOS及びPMOSトランジスタの信頼
性を確保するため、NMOS及びPMOSトランジスタ形成箇所
にそれぞれP+及びB+を50KeVにて１×1013cm-2イオン注
入して高耐圧構造を形成する。この後、厚さ0.4μのCVD
酸化膜31を堆積する。
膜28をRIE法にてパターニングしてNMOS,PMOSのゲート電
極281,282、エミッタ電極３を形成した後、ゲート電
極、エミッタ電極の周囲、露出しているＰ型内部ベース
領域27の表面に熱酸化膜29を形成する。この時、エミッ
タ電極からP-型内部ベース領域中にAsが高濃度に拡散さ
れてρｓ〜30Ω／□xj〜0.15μのN+型エミッタ領域30が
形成される。続いて、NMOS及びPMOSトランジスタの信頼
性を確保するため、NMOS及びPMOSトランジスタ形成箇所
にそれぞれP+及びB+を50KeVにて１×1013cm-2イオン注
入して高耐圧構造を形成する。この後、厚さ0.4μのCVD
酸化膜31を堆積する。
第１図（ｄ）に示す工程においては、前記CVD酸化膜3
1をRIE法にてエッチバックしてエミッタ電極及びMOSト
ランジスタのゲート電極の側壁にCVD酸化膜31を残存さ
せる。続いて、NMOSトランジスタのソース，ドレイン領
域形成のためAs+を40KeVにて５×1015cm-2、PMOSトラン
ジスタのソース，ドレイン領域及びNPNバイポーラトラ
ンジスタの外部ベース領域形成のためBF2 +を40KeVにて
５×1015cm-2イオン注入した後、熱処理を行ないイオン
注入層を電気的に活性として、NMOSトランジスタのxj〜
0.4μ程度のN+領域及びN-領域から成るソース及びドレ
イン領域321,322、PMOSトランジスタのxj〜0.4μ程度の
P+領域及びP-領域から成るソース及びドレイン領域331,
332、NPNバイポーラトランジスタのxj〜0.2μのP+型外
部ベース領域34が形成される。
1をRIE法にてエッチバックしてエミッタ電極及びMOSト
ランジスタのゲート電極の側壁にCVD酸化膜31を残存さ
せる。続いて、NMOSトランジスタのソース，ドレイン領
域形成のためAs+を40KeVにて５×1015cm-2、PMOSトラン
ジスタのソース，ドレイン領域及びNPNバイポーラトラ
ンジスタの外部ベース領域形成のためBF2 +を40KeVにて
５×1015cm-2イオン注入した後、熱処理を行ないイオン
注入層を電気的に活性として、NMOSトランジスタのxj〜
0.4μ程度のN+領域及びN-領域から成るソース及びドレ
イン領域321,322、PMOSトランジスタのxj〜0.4μ程度の
P+領域及びP-領域から成るソース及びドレイン領域331,
332、NPNバイポーラトランジスタのxj〜0.2μのP+型外
部ベース領域34が形成される。
最後に、第２図（ｅ）に示す工程において、厚さ１μ
ｍのパッシィベーション膜35を堆積して、コンタクトを
開孔をし、アルミニュウム−シリコン電極36を設けてBi
−CMOS半導体装置が完成する。
ｍのパッシィベーション膜35を堆積して、コンタクトを
開孔をし、アルミニュウム−シリコン電極36を設けてBi
−CMOS半導体装置が完成する。
この実施例によれば、MOSTRのゲート電極281,282側壁
酸化膜31をバイポーラトランジスタのエミッタ電極283
の側壁にも残存させてサイドウォールを形成することに
より、このサイドウォールをスペーサとしてP+型外部ベ
ースをN+型エミッタ領域30にセルフアラインで形成する
ことができるため、高速動作に適したBi−CMOS半導体装
置を実現することができる。
酸化膜31をバイポーラトランジスタのエミッタ電極283
の側壁にも残存させてサイドウォールを形成することに
より、このサイドウォールをスペーサとしてP+型外部ベ
ースをN+型エミッタ領域30にセルフアラインで形成する
ことができるため、高速動作に適したBi−CMOS半導体装
置を実現することができる。
なおこの発明は、先の実施例２に限定されるものでは
ない。
ない。
例えば、先の実施例においては、ゲート電極、エミッ
タ電極共にAsドープドポリシリコン膜を使用する場合を
説明したが、ゲート電極としてＰドープドポリシリコン
膜を用いてもよい。更に、N+型エミッタ領域をフィール
ド酸化膜に接してあるいは接しないように形成しても本
発明は実現できる。
タ電極共にAsドープドポリシリコン膜を使用する場合を
説明したが、ゲート電極としてＰドープドポリシリコン
膜を用いてもよい。更に、N+型エミッタ領域をフィール
ド酸化膜に接してあるいは接しないように形成しても本
発明は実現できる。
この他にも発明の要旨を逸脱しない範囲で種々様々変
形実施可能なことは勿論である。
形実施可能なことは勿論である。
［発明の効果］ 以上述べたようにこの発明によれば、エミッタ電極の
側壁に酸化膜によってサイドウォールを設けるようにし
たので、これをスペーサとして外部ベース領域をエミッ
タ領域に対してセルフアラインで形成することができ、
エミッタ領域下のベース抵抗を小さくすることができ
る。
側壁に酸化膜によってサイドウォールを設けるようにし
たので、これをスペーサとして外部ベース領域をエミッ
タ領域に対してセルフアラインで形成することができ、
エミッタ領域下のベース抵抗を小さくすることができ
る。
第１図はこの発明の一実施例の製造工程を示す断面図、
第２図は一実施例の概略を説明するために示す断面図、
第３図は従来のBi−CMOS半導体装置の製造方法の一例を
示す断面図である。 20……P+型シリコン基板、21……N+型埋込拡散領域、22
……Ｐ型エピタキシャル層、23……Ｎウェル拡散層、24
……フィールド酸化膜、25……N+型拡散領域、26……熱
酸化膜、27……Ｐ型内部ベース領域、28……ポリシリコ
ン膜、29……熱酸化膜、30……N+型エミッタ領域、31…
…CVD酸化膜、321,322,331,332……ソース及びドレイン
領域、34……P+型外部ベース領域、35……パッシベーシ
ョン膜、36……アルミニューム−シリコン電極。
第２図は一実施例の概略を説明するために示す断面図、
第３図は従来のBi−CMOS半導体装置の製造方法の一例を
示す断面図である。 20……P+型シリコン基板、21……N+型埋込拡散領域、22
……Ｐ型エピタキシャル層、23……Ｎウェル拡散層、24
……フィールド酸化膜、25……N+型拡散領域、26……熱
酸化膜、27……Ｐ型内部ベース領域、28……ポリシリコ
ン膜、29……熱酸化膜、30……N+型エミッタ領域、31…
…CVD酸化膜、321,322,331,332……ソース及びドレイン
領域、34……P+型外部ベース領域、35……パッシベーシ
ョン膜、36……アルミニューム−シリコン電極。
Claims (3)
- 【請求項１】同一半導体基板上に、MOS型トランジスタ
とバイポーラ型トランジスタとを有するバイポーラーCM
OS型半導体装置の製造方法において、 コレクタ領域及び内部ベース領域が形成された半導体基
板上にポリシリコン膜を形成する第１の工程と、 この第１の工程によって形成されたポリシリコン膜をエ
ッチングしてエミッタ電極を形成する第２の工程と、 この第２の工程によって形成されたエミッタ電極を被う
ように、上記半導体基板上に熱酸化膜を形成すると同時
に、上記エミッタ電極からの不純物の拡散により上記内
部ベース領域内にエミッタ領域を形成する第３の工程
と、 この第３の工程によって形成された熱酸化膜の上に堆積
膜を形成する第４の工程と、 この第４の工程によって形成された堆積膜をエッチバッ
クして上記エミッタ電極の側壁にサイドウォールを形成
する第５の工程と、 この第５の工程によって形成されたサイドウォール及び
上記エミッタ電極をマスクにして、上記半導体基板に不
純物をイオン注入した後、熱処理することにより、この
半導体基板に外部ベース領域を形成する第６の工程と によってバイポーラ型トランジスタが形成されることを
特徴とするバイポーラーCMOS型半導体装置の製造方法。 - 【請求項２】上記エミッタ電極を形成する第２の工程
は、上記MOS型トランジスタのゲート電極を形成する工
程と同時に実施されることを特徴とする特許請求の範囲
第１項記載のバイポーラーCMOS型半導体装置の製造方
法。 - 【請求項３】上記エミッタ電極の側壁にサイドウォール
を形成する第５の工程は、上記MOS型トランジスタのゲ
ート電極に側壁にサイドウォールを形成する工程と同時
に実施されることを特徴とする特許請求の範囲第１項記
載のバイポーラーCMOS型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078567A JP2633559B2 (ja) | 1987-03-31 | 1987-03-31 | バイポーラ―ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078567A JP2633559B2 (ja) | 1987-03-31 | 1987-03-31 | バイポーラ―ｃｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244768A JPS63244768A (ja) | 1988-10-12 |
| JP2633559B2 true JP2633559B2 (ja) | 1997-07-23 |
Family
ID=13665471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078567A Expired - Lifetime JP2633559B2 (ja) | 1987-03-31 | 1987-03-31 | バイポーラ―ｃｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633559B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101126933B1 (ko) * | 2008-09-02 | 2012-03-20 | 주식회사 동부하이텍 | 폴리에미터형 바이폴라 트랜지스터, ｂｃｄ 소자, 폴리에미터형 바이폴라 트랜지스터의 제조 방법 및 ｂｃｄ 소자의 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1987
- 1987-03-31 JP JP62078567A patent/JP2633559B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63244768A (ja) | 1988-10-12 |
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