JPS61160965A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61160965A JPS61160965A JP106785A JP106785A JPS61160965A JP S61160965 A JPS61160965 A JP S61160965A JP 106785 A JP106785 A JP 106785A JP 106785 A JP106785 A JP 106785A JP S61160965 A JPS61160965 A JP S61160965A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- transistor
- base
- emitter
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 abstract description 15
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 239000011229 interlayer Substances 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 abstract 2
- 238000009413 insulation Methods 0.000 abstract 2
- 239000012535 impurity Substances 0.000 description 8
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高性能のＭＯＳ トランジスタと高速のバブポ
ーラトランジスタを一体化した半導体集積回路装置の構
造に関するものである。
ーラトランジスタを一体化した半導体集積回路装置の構
造に関するものである。
従来の技術
従来のバイポーラトランジスタ、ＭＯＳトランジスタを
一体化した半導体集積回路装置を第１０図に示す。
一体化した半導体集積回路装置を第１０図に示す。
図において、１はＰ形基板、２はバイポーラトランジス
タのｎ 埋込部、３はＭＯＳトランジスの ｊ１＋埋込部、４はｎ−ウェルでバイポーラトランジス
タのコレクタ、５はｎ−ウェル、６は分離酸化膜、７は
バイポーラトランジスタのｐ形ベース、８はバイポーラ
トランジスタのｐ 形ベースコンタクト層、９はｐ 領
域でＭＯＳトランジスタのソース、１０はｐ 領域でＭ
ＯＳトランジスタのドレイン、１１はｎ 領域でペース
コンイクト層、１２はｎ 領域でエミッタ、１３はコレ
クタ、１４はエミッタ、１６はベース、１６はソース電
極、１７はドレイン電極、１８はゲート酸化膜、１９は
ゲート電極である。このような構造において、ＭＯＳト
ランジスタは、ゲート電極１８とソース電極１６（又は
ドレイン電極１７）は２゛層構造になっているので、電
極間の距離を小さくすることができる。そのためトラン
ジスタのサイズが小さくなり、寄生容量が下がる。これ
はトランジスタの性能を上げることになる。一方バイボ
ーラトランジスタはベース電極８とエミッタ電極１２は
一層構造になっているため、電極間の距離を広くとる必
要がある。このためベース面積が大きくなり、寄生容量
が上がる。これはトランジスタのスピードを著しく低減
させることになる。
タのｎ 埋込部、３はＭＯＳトランジスの ｊ１＋埋込部、４はｎ−ウェルでバイポーラトランジス
タのコレクタ、５はｎ−ウェル、６は分離酸化膜、７は
バイポーラトランジスタのｐ形ベース、８はバイポーラ
トランジスタのｐ 形ベースコンタクト層、９はｐ 領
域でＭＯＳトランジスタのソース、１０はｐ 領域でＭ
ＯＳトランジスタのドレイン、１１はｎ 領域でペース
コンイクト層、１２はｎ 領域でエミッタ、１３はコレ
クタ、１４はエミッタ、１６はベース、１６はソース電
極、１７はドレイン電極、１８はゲート酸化膜、１９は
ゲート電極である。このような構造において、ＭＯＳト
ランジスタは、ゲート電極１８とソース電極１６（又は
ドレイン電極１７）は２゛層構造になっているので、電
極間の距離を小さくすることができる。そのためトラン
ジスタのサイズが小さくなり、寄生容量が下がる。これ
はトランジスタの性能を上げることになる。一方バイボ
ーラトランジスタはベース電極８とエミッタ電極１２は
一層構造になっているため、電極間の距離を広くとる必
要がある。このためベース面積が大きくなり、寄生容量
が上がる。これはトランジスタのスピードを著しく低減
させることになる。
従ってこのような従来の構造では、高性能のＭＯＳトラ
ンジスタと高速のバイポーラトランジスタを両者の特性
を互に損なうことなしに一体化することは難しいもので
あった。
ンジスタと高速のバイポーラトランジスタを両者の特性
を互に損なうことなしに一体化することは難しいもので
あった。
発明が解決しようとする問題点
このような従来の半導体集積回路装置ではｌＭＯＳトラ
ンジスタの特性は良いが、同一基板に形成されたバイポ
ーラトランジスタの高速化は十分でない。特にバイポー
ラトランジスタのベース電極とエミッタ電極との距離を
長くとる必要があるためベース領域が大きくなり、その
ためベース容量の増大により高速化が損なわれる。本発
明はかかる点に鑑みてなされたもので、簡単な構成で高
性能のＭＯＳ トランジスタと高速なバイポーラトラン
ジスタを互いの性能を損うことなく良好に一体化するこ
とができる半導体集積回路装置を提供することを目的と
している。
ンジスタの特性は良いが、同一基板に形成されたバイポ
ーラトランジスタの高速化は十分でない。特にバイポー
ラトランジスタのベース電極とエミッタ電極との距離を
長くとる必要があるためベース領域が大きくなり、その
ためベース容量の増大により高速化が損なわれる。本発
明はかかる点に鑑みてなされたもので、簡単な構成で高
性能のＭＯＳ トランジスタと高速なバイポーラトラン
ジスタを互いの性能を損うことなく良好に一体化するこ
とができる半導体集積回路装置を提供することを目的と
している。
問題点を解決するだめの手段
本発明は上記問題点を解決するため、同一の工程で形成
したＭＯＳトランジスタのゲート電極とバイポーラトラ
ンジスタのエミッタ電極を有し。
したＭＯＳトランジスタのゲート電極とバイポーラトラ
ンジスタのエミッタ電極を有し。
かつ、上記ゲート電極とエミッタ電極を被覆する絶縁膜
にそれぞれ開口を設けて形成されたソース。
にそれぞれ開口を設けて形成されたソース。
ドレイン電極及びベース電極を備えたものである。
エミッタ電極とベース電極は２層構造になっておりゲー
ト電極とソース電極（ドレイン電極）は２層構造になっ
ている。
ト電極とソース電極（ドレイン電極）は２層構造になっ
ている。
作用
本発明は上記の構造によシ、バイポーラトランジスタの
エミッタ電極とベース電極間の距離を短縮し、ベース、
コレクタ間の容量を小さくして。
エミッタ電極とベース電極間の距離を短縮し、ベース、
コレクタ間の容量を小さくして。
ＭＯＳトランジスタの高性能を保ちながら、バイポーラ
トランジスタの高速化を実現する。
トランジスタの高速化を実現する。
実施例
第１図は本発明の一実施例における半導体集積回路装置
の断面図である。図において、２０はｐ形基板、２１は
ＭＯＳトランジスタの計理込部。
の断面図である。図において、２０はｐ形基板、２１は
ＭＯＳトランジスタの計理込部。
２２はバイポーラトランジスタのｎ十埋込部、２３はｎ
−ウェル、２４はｎ−ウェルでバイポーラトランジスタ
のコレクタ、２５は分離酸化膜、２６ハｐ十領域でＭＯ
Ｓトランジスタのソース、２７はｐ十領域でＭＯＳトラ
ンジスタのドレイン。
−ウェル、２４はｎ−ウェルでバイポーラトランジスタ
のコレクタ、２５は分離酸化膜、２６ハｐ十領域でＭＯ
Ｓトランジスタのソース、２７はｐ十領域でＭＯＳトラ
ンジスタのドレイン。
２８はバイポーラトランジスタのｐ十形ベースコンタク
ト、２９はｐ領域でＭＯＳトランジスタのソース、３０
はｐ領域でＭＯＳトランジスタのドレイン、３１はｐ領
域でバイポーラトランジスタの外部ベース、３２はｐ領
域でバイポーラトランジスタの内部ベース、３３はｎ十
領域でバイポーラトランジスタのエミッタ、３４はｎ十
領域でバイポーラトランジスタのコレクタコンタクト、
３５はゲート酸化膜、３６はゲート電極、３りはエミッ
タ電極、３８は多層用の眉間絶縁膜、３９はソース電極
、４０はビレ１イン電極、４１はベース電極、４２はコ
レクタ電極、４３はサイドウオールである。
ト、２９はｐ領域でＭＯＳトランジスタのソース、３０
はｐ領域でＭＯＳトランジスタのドレイン、３１はｐ領
域でバイポーラトランジスタの外部ベース、３２はｐ領
域でバイポーラトランジスタの内部ベース、３３はｎ十
領域でバイポーラトランジスタのエミッタ、３４はｎ十
領域でバイポーラトランジスタのコレクタコンタクト、
３５はゲート酸化膜、３６はゲート電極、３りはエミッ
タ電極、３８は多層用の眉間絶縁膜、３９はソース電極
、４０はビレ１イン電極、４１はベース電極、４２はコ
レクタ電極、４３はサイドウオールである。
第１図に示した構造において、ＭＯＳ トランジスタは
ゲート電極３６とソース電極３９（又はドレイン電極４
０）が層間絶縁膜３８を介して２層ｗｔ造になっている
ので電極間の距離を小さくすることができる。そのため
トランジスタのサイズが小さくなり、寄生容量が下がシ
、トランジスタの性能が上がる。バイポーラトランジス
タにおいてもエミッタ電極３７とベース電極４１が層間
絶縁膜３８を介して２層構造になっているので電極間の
距離を小さくすることができる。そのためトランジスタ
のベース面積が小さくなシ、寄生容量が下がり、トラン
ジスタのスピードが上がる。ベース電極４１とソース電
極３９（又はドレイン電極４０）は同一の工程で形成さ
れ、ゲート電極３６とエミッタ電極３７は同一の工程で
形成される。
ゲート電極３６とソース電極３９（又はドレイン電極４
０）が層間絶縁膜３８を介して２層ｗｔ造になっている
ので電極間の距離を小さくすることができる。そのため
トランジスタのサイズが小さくなり、寄生容量が下がシ
、トランジスタの性能が上がる。バイポーラトランジス
タにおいてもエミッタ電極３７とベース電極４１が層間
絶縁膜３８を介して２層構造になっているので電極間の
距離を小さくすることができる。そのためトランジスタ
のベース面積が小さくなシ、寄生容量が下がり、トラン
ジスタのスピードが上がる。ベース電極４１とソース電
極３９（又はドレイン電極４０）は同一の工程で形成さ
れ、ゲート電極３６とエミッタ電極３７は同一の工程で
形成される。
ゲート電極３６とエミッタ電極３７の材料としては、多
結晶Ｓｉ、シリサイド、高融点金属等が使用される。
結晶Ｓｉ、シリサイド、高融点金属等が使用される。
次に第２図〜第９図をもとに、上記半導体集積回路装置
の構造を実現するだめの製造プロセスを説明する。
の構造を実現するだめの製造プロセスを説明する。
第２図において、ｎ−ウェル領域２３．２４を分離する
酸化膜２５が形成されている。ｎ−ウェル領域２３には
ゲート酸化膜３５．ｐ形の不純物領域ａ２．ｎ％の不純
物領域３３が形成されている。
酸化膜２５が形成されている。ｎ−ウェル領域２３には
ゲート酸化膜３５．ｐ形の不純物領域ａ２．ｎ％の不純
物領域３３が形成されている。
次に第３図において全面に、多結晶Ｓｉ又はシリサイド
又は高融点金属を堆積したのち、フォトエツチング工程
によりゲート電極３６．エミッタ電極３７を形成する。
又は高融点金属を堆積したのち、フォトエツチング工程
によりゲート電極３６．エミッタ電極３７を形成する。
次に第４図において、エミッタ電極３７をマスクとして
、ｐ形の不純物領域３２．ｎ＋形の不純物領域３３をエ
ツチングすることによりｐ形の活性ベース領域３２．ｎ
十形のエミッタ領域３３を形成する・ 次に第６図において、ｐ形め不純物を全面にインブラン
ティング（注入）して、低濃度のソース領域２９．ドレ
イン領域３０．低濃度の外部ベース３１を同時に形成す
る。この時、ゲート電極３６の直下及びエミッタ電極３
７の直下には不純物が入らないようにインブランティン
グのエネルギーを設定する。
、ｐ形の不純物領域３２．ｎ＋形の不純物領域３３をエ
ツチングすることによりｐ形の活性ベース領域３２．ｎ
十形のエミッタ領域３３を形成する・ 次に第６図において、ｐ形め不純物を全面にインブラン
ティング（注入）して、低濃度のソース領域２９．ドレ
イン領域３０．低濃度の外部ベース３１を同時に形成す
る。この時、ゲート電極３６の直下及びエミッタ電極３
７の直下には不純物が入らないようにインブランティン
グのエネルギーを設定する。
次に第６図において、全面にＣｖＤのＳｉＯ□層を形成
する。
する。
次に第７図において、異方性のドライエツチングを用い
て、ＧＶＤｓｉｏ□２３をエツチングしてゲート電極３
６．エミッタ電極３７の側面のみに残しサイドウオール
４３を形成する。ソース、ドレイン領域２９．３０及び
外部ベース３１上のＣＶＤ５ｉＯ□層４３はエツチング
される。
て、ＧＶＤｓｉｏ□２３をエツチングしてゲート電極３
６．エミッタ電極３７の側面のみに残しサイドウオール
４３を形成する。ソース、ドレイン領域２９．３０及び
外部ベース３１上のＣＶＤ５ｉＯ□層４３はエツチング
される。
次に第８図において、全面にｐ形の不純物をイオン注入
して、ｐ＋のソース２６．ドレイン２７゜ｐ＋の外部ベ
ース２８を同時に形成する。
して、ｐ＋のソース２６．ドレイン２７゜ｐ＋の外部ベ
ース２８を同時に形成する。
ゲート電極３６．サイドウオール４３．エミッタ電極３
７の直下にはインブランティングの不純物が入らないよ
うにエネルギーを設定する。ドレイン領域３０は低濃度
のドレイン領域でいわゆるＬ Ｄ Ｄ （ｌｉｇｈ、ｔ
ｌｙ ｄｏｐａｄ ｄｒａｉｎ）構造となッテオリ、ホ
ットエレクトロンの低減に効果がある。また低濃度の外
部ベース２８はエミッタ、ベース間の耐圧向上に効果が
ある。
７の直下にはインブランティングの不純物が入らないよ
うにエネルギーを設定する。ドレイン領域３０は低濃度
のドレイン領域でいわゆるＬ Ｄ Ｄ （ｌｉｇｈ、ｔ
ｌｙ ｄｏｐａｄ ｄｒａｉｎ）構造となッテオリ、ホ
ットエレクトロンの低減に効果がある。また低濃度の外
部ベース２８はエミッタ、ベース間の耐圧向上に効果が
ある。
次に第９図において、全面にＯＶ Ｄ Ｓｉ０□３８を
堆積する。次にソースコンタクト４４．ドレインコンタ
クト４５．ベースコンタクト４６．４７を開孔する。
堆積する。次にソースコンタクト４４．ドレインコンタ
クト４５．ベースコンタクト４６．４７を開孔する。
最後に第１図に示すように、ソース電極３９゜ドレイン
電極４０．ベース電極４１．コレクタ電極４２を同時に
形成する。第２図〜第９図の工程ではバイポーラトラン
ジスタのｎ 埋込部２２゜ＭＯＳトランジスタのｎ十埋
込部２１．ｐ形基板２０、ｎ十領域でバイポーラトラン
ジスタのコレクタコンタクト３４の形成手順を示してい
ないが。
電極４０．ベース電極４１．コレクタ電極４２を同時に
形成する。第２図〜第９図の工程ではバイポーラトラン
ジスタのｎ 埋込部２２゜ＭＯＳトランジスタのｎ十埋
込部２１．ｐ形基板２０、ｎ十領域でバイポーラトラン
ジスタのコレクタコンタクト３４の形成手順を示してい
ないが。
通常の方法で簡単に形成することができる。ゲート電極
３６とソース、ドレイン電極３９．４０は２層構造に、
エミッタ電極３Ｔとベース電極４１は２層構造になる。
３６とソース、ドレイン電極３９．４０は２層構造に、
エミッタ電極３Ｔとベース電極４１は２層構造になる。
発明の効果
以上述べてきたように本発明によれば、簡易な構造で高
性能のＭＯＳトランジスタと高速のバイポーラトランジ
スタを互いの性能を損うことなく一体化することができ
、実用上きわめて有用である。
性能のＭＯＳトランジスタと高速のバイポーラトランジ
スタを互いの性能を損うことなく一体化することができ
、実用上きわめて有用である。
第１図は本発明の一実施例における半導体集積回路装置
の断面図、第２図〜第９図は上記半導体集積回路装置の
製造プロセスを説明するだめの断面図、第１０図は従来
の半導体集積回路装置を示す断面図である。 ３６・・・・・・ゲート電極、３７・・・・・・エミッ
タ電極。 ３８・・・・・・多層用の眉間絶縁膜、３９・・・・・
・ソース電極、４０・・・・・・ドレイン電極、４１・
・・・・・ベース電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ３ｔ−−−ｐ秀■帆、ｔｔｒイＡ７−ラー２１１ｐτ−
人 ４ｊ−７４ドラシア−ＩＬ第２図 第１０因
の断面図、第２図〜第９図は上記半導体集積回路装置の
製造プロセスを説明するだめの断面図、第１０図は従来
の半導体集積回路装置を示す断面図である。 ３６・・・・・・ゲート電極、３７・・・・・・エミッ
タ電極。 ３８・・・・・・多層用の眉間絶縁膜、３９・・・・・
・ソース電極、４０・・・・・・ドレイン電極、４１・
・・・・・ベース電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ３ｔ−−−ｐ秀■帆、ｔｔｒイＡ７−ラー２１１ｐτ−
人 ４ｊ−７４ドラシア−ＩＬ第２図 第１０因
Claims (1)
- 同一の工程で形成されたＭＯＳトランジスタのゲート
電極、バイポーラトランジスタのエミッタ電極と、上記
ゲート電極とエミッタ電極上を被覆する絶縁膜と、上記
絶縁膜をそれぞれ開口して形成されたソース、ドレイン
電極及びベース電極を備えたことを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP106785A JPS61160965A (ja) | 1985-01-08 | 1985-01-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP106785A JPS61160965A (ja) | 1985-01-08 | 1985-01-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61160965A true JPS61160965A (ja) | 1986-07-21 |
Family
ID=11491182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP106785A Pending JPS61160965A (ja) | 1985-01-08 | 1985-01-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160965A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179564A (ja) * | 1987-01-21 | 1988-07-23 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
| JPS63244768A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | バイポーラ―ｃｍｏｓ半導体装置の製造方法 |
| JPS63283152A (ja) * | 1987-05-15 | 1988-11-21 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS63284854A (ja) * | 1987-05-18 | 1988-11-22 | Seiko Epson Corp | 半導体装置とその製造方法 |
| FR2626406A1 (fr) * | 1988-01-22 | 1989-07-28 | France Etat | Transistor bipolaire compatible avec la technologie mos |
-
1985
- 1985-01-08 JP JP106785A patent/JPS61160965A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179564A (ja) * | 1987-01-21 | 1988-07-23 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
| JPS63244768A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | バイポーラ―ｃｍｏｓ半導体装置の製造方法 |
| JPS63283152A (ja) * | 1987-05-15 | 1988-11-21 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS63284854A (ja) * | 1987-05-18 | 1988-11-22 | Seiko Epson Corp | 半導体装置とその製造方法 |
| FR2626406A1 (fr) * | 1988-01-22 | 1989-07-28 | France Etat | Transistor bipolaire compatible avec la technologie mos |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0252206B1 (en) | Method of fabricating semiconductor structure | |
| JPH0719838B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0557741B2 (ja) | ||
| JP3113426B2 (ja) | 絶縁ゲート半導体装置及びその製造方法 | |
| JPS60202965A (ja) | 改良した酸化物画定型トランジスタの製造方法及びその結果得られる構成体 | |
| JPS61160965A (ja) | 半導体集積回路装置 | |
| JPS6298663A (ja) | 半導体集積回路装置 | |
| JPH10270683A (ja) | 半導体装置及びその製造方法 | |
| JP2827246B2 (ja) | 半導体装置の製造方法 | |
| JPH067556B2 (ja) | Ｍｉｓ型半導体装置 | |
| JPH06302826A (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
| JPH0618200B2 (ja) | ラテラルトランジスタ半導体装置の製造方法 | |
| JP2004022555A (ja) | 絶縁ゲート型電界効果トランジスタおよびその製造方法 | |
| JPH067596B2 (ja) | 半導体装置の製造方法 | |
| JPS60263468A (ja) | 半導体装置の製造方法 | |
| JPH053135B2 (ja) | ||
| RU2210838C2 (ru) | Структура биполярного транзистора в составе бикмоп ис | |
| JPH04241465A (ja) | 電界効果型半導体装置の製造方法 | |
| JP2722415B2 (ja) | 半導体素子の製造方法 | |
| RU2106719C1 (ru) | Бикмоп-прибор и способ его изготовления | |
| JPS60128656A (ja) | 半導体装置 | |
| JPH02102541A (ja) | 半導体装置 | |
| JPH09129884A (ja) | Ｓｏｉ型薄膜電界効果トランジスタ及びその製造方法 | |
| JPS60235460A (ja) | 半導体装置 | |
| JPS63211748A (ja) | 半導体装置の製造方法 |