JP3097095B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特にBiCMOS
集積回路の製造方法に関する。
集積回路の製造方法に関する。
高速で低消費電力のLSIを実現する技術として、近年B
iCMOS技術が注目されている。しかしながら、BiCMOS L
SIはCMOS LSIと比較すると、新たにバイポーラ素子の
分離のために多くの面積が必要となることから高集積化
が難かしいとされていた。このような困難を克服するた
めに例えば「高速BiCMOSゲートアレーの一検討」（電子
通信情報学会シリコンデバイス材料研究会SDM89−67,PP
27〜PP32）に記載されているようにPMOSトランジスタの
ソース・ドレインと接してBipトランジスタのベースを
作り、その中にエミッタを作ることによりBipトランジ
スタ及び分離のための面積を大幅に削減するという試み
がなされている。
iCMOS技術が注目されている。しかしながら、BiCMOS L
SIはCMOS LSIと比較すると、新たにバイポーラ素子の
分離のために多くの面積が必要となることから高集積化
が難かしいとされていた。このような困難を克服するた
めに例えば「高速BiCMOSゲートアレーの一検討」（電子
通信情報学会シリコンデバイス材料研究会SDM89−67,PP
27〜PP32）に記載されているようにPMOSトランジスタの
ソース・ドレインと接してBipトランジスタのベースを
作り、その中にエミッタを作ることによりBipトランジ
スタ及び分離のための面積を大幅に削減するという試み
がなされている。
第３図（ａ）（ｂ）に従来のBiCMOS LSIの高集積化
の手法を適用した場合の実例を示す。
の手法を適用した場合の実例を示す。
第３図（ａ）は従来のBiCMOS LSIの平面図であり、
説明の簡略化のために、PMOSトランジスタ及びBipトラ
ンジスタが形成された部分のみを示す。第３図（ｂ）は
第３図（ａ）のＡ−Ｂ線断面図である。Ｐ型基板１の表
面よりN+埋込層２を形成した後、Ｎ型エピタキシャル層
３を成長させ、このＮ型エピタキシャル層３の表面に厚
さ100〜300Åのゲート酸化膜４を形成した後、ゲートポ
リシリコン５を加工形成する。その後、PMOSFETのソー
ス・ドレインとなるP+拡散層６をボロンをイオン注入す
ることにより形成する。この時、バイポーラトランジス
タのベース拡散層となるべき部分は、高濃度（１×1019
〜１×1020cm-3）のP+拡散層が形成されないように例え
ばフォトレジスト等でマスクする。このため、ベース拡
散層７とゲートポリシリコン５の間に目合せマージンX1
が必要となる。
説明の簡略化のために、PMOSトランジスタ及びBipトラ
ンジスタが形成された部分のみを示す。第３図（ｂ）は
第３図（ａ）のＡ−Ｂ線断面図である。Ｐ型基板１の表
面よりN+埋込層２を形成した後、Ｎ型エピタキシャル層
３を成長させ、このＮ型エピタキシャル層３の表面に厚
さ100〜300Åのゲート酸化膜４を形成した後、ゲートポ
リシリコン５を加工形成する。その後、PMOSFETのソー
ス・ドレインとなるP+拡散層６をボロンをイオン注入す
ることにより形成する。この時、バイポーラトランジス
タのベース拡散層となるべき部分は、高濃度（１×1019
〜１×1020cm-3）のP+拡散層が形成されないように例え
ばフォトレジスト等でマスクする。このため、ベース拡
散層７とゲートポリシリコン５の間に目合せマージンX1
が必要となる。
次に、不純物濃度１×1017〜１×1018cm-3程度のベー
ス拡散層７をボロンをイオン注入法により形成する。続
いてエミッタ拡散層８を例えばヒ素をイオン注入するこ
とにより形成する。この時、エミッタ拡散層８が高濃度
のP+拡散層６と接触しないように、目合せマージンX2が
必要となる。
ス拡散層７をボロンをイオン注入法により形成する。続
いてエミッタ拡散層８を例えばヒ素をイオン注入するこ
とにより形成する。この時、エミッタ拡散層８が高濃度
のP+拡散層６と接触しないように、目合せマージンX2が
必要となる。
その後、層間絶縁膜の形成，メタライゼーション，及
びパッシベーションを施すことにより所望のBiCMOS LS
Iを得ていた。
びパッシベーションを施すことにより所望のBiCMOS LS
Iを得ていた。
このように、従来より採用されているBiCMOSLSIの高
集積化のための方法では、第３図（ａ）に示されている
ようにゲートポリシリコン６とベース拡散層７の間のマ
ージンX1（１〜２μｍ）及びエミッタ拡散層８とP+拡散
層６の間のマージンX2（１〜２μｍ）が新たに必要とな
る。さらに、実際のメタライゼーションを施す際にはエ
ミッタ拡散層８とコンタクト孔９の間にマージンXC（１
〜２μｍ）が必要となる。
集積化のための方法では、第３図（ａ）に示されている
ようにゲートポリシリコン６とベース拡散層７の間のマ
ージンX1（１〜２μｍ）及びエミッタ拡散層８とP+拡散
層６の間のマージンX2（１〜２μｍ）が新たに必要とな
る。さらに、実際のメタライゼーションを施す際にはエ
ミッタ拡散層８とコンタクト孔９の間にマージンXC（１
〜２μｍ）が必要となる。
したがって従来の方法によれば、バイポーラトランジ
スタを形成した場合のPMOSトランジスタピッチXPは、純
粋なPMOSトランジスタのみを形成した場合に比べて２×
（X1＋X2）＝４〜８μｍほども大きくなってしまう。こ
のようなトランジスタピッチの大幅な増大は、特に、ゲ
ートアレーのように、規則的な素子配列を有するLSIの
集積度を大幅に劣化させてしまうという問題点があっ
た。
スタを形成した場合のPMOSトランジスタピッチXPは、純
粋なPMOSトランジスタのみを形成した場合に比べて２×
（X1＋X2）＝４〜８μｍほども大きくなってしまう。こ
のようなトランジスタピッチの大幅な増大は、特に、ゲ
ートアレーのように、規則的な素子配列を有するLSIの
集積度を大幅に劣化させてしまうという問題点があっ
た。
本発明の半導体装置の製造方法は、第１導電型の半導
体層上に第１の絶縁膜を形成する工程と、第１の絶縁膜
上に第１のゲート導電膜、第２のゲート導電膜、第１の
ゲート導電膜と第２のゲート導電膜との間にダミー導電
膜をそれぞれ離間して形成する工程と、第１のゲート導
電膜、ダミー導電膜、及び第２のゲート導電膜をマスク
として使用することにより第１のゲート導電膜及びダミ
ー導電膜との間の半導体層内の第１の領域及び第２のゲ
ート導電膜及びダミー導電膜との間の半導体層内の第２
の領域に夫々第２導電型の第１及び第２の拡散層を形成
する工程と、第１の導電膜上から第１の拡散層、ダミー
導電膜、及び第２の拡散層上を介して第２の導電膜上に
わたって第２の絶縁膜を形成する工程と、ダミー導電膜
上に堆積している第２の絶縁膜及び該ダミー導電膜を選
択的に除去して第２の絶縁膜に第１の開口部を形成する
工程と、残存した第２の絶縁膜をマスクとして不純物を
第１の開口部から導入することにより第２の導電型の第
３の拡散層を第１及び第２の拡散層と接するように半導
体層内に形成する工程と、第１の開口部により露出して
いる第２の絶縁膜の側面に第３の絶縁膜を形成して第１
の開口部よりも径の小さい第２の開口部を形成する工程
と、第２の開口部から不純物を導入して第３の拡散層内
に第１導電型の第４の拡散層を形成する工程とを備える
ことを特徴とする。
体層上に第１の絶縁膜を形成する工程と、第１の絶縁膜
上に第１のゲート導電膜、第２のゲート導電膜、第１の
ゲート導電膜と第２のゲート導電膜との間にダミー導電
膜をそれぞれ離間して形成する工程と、第１のゲート導
電膜、ダミー導電膜、及び第２のゲート導電膜をマスク
として使用することにより第１のゲート導電膜及びダミ
ー導電膜との間の半導体層内の第１の領域及び第２のゲ
ート導電膜及びダミー導電膜との間の半導体層内の第２
の領域に夫々第２導電型の第１及び第２の拡散層を形成
する工程と、第１の導電膜上から第１の拡散層、ダミー
導電膜、及び第２の拡散層上を介して第２の導電膜上に
わたって第２の絶縁膜を形成する工程と、ダミー導電膜
上に堆積している第２の絶縁膜及び該ダミー導電膜を選
択的に除去して第２の絶縁膜に第１の開口部を形成する
工程と、残存した第２の絶縁膜をマスクとして不純物を
第１の開口部から導入することにより第２の導電型の第
３の拡散層を第１及び第２の拡散層と接するように半導
体層内に形成する工程と、第１の開口部により露出して
いる第２の絶縁膜の側面に第３の絶縁膜を形成して第１
の開口部よりも径の小さい第２の開口部を形成する工程
と、第２の開口部から不純物を導入して第３の拡散層内
に第１導電型の第４の拡散層を形成する工程とを備える
ことを特徴とする。
また、本発明の別の半導体装置の製造方法は、夫々が
順に並んだ第１、第２、第３、第４及び第５の領域を備
える第１導電型の第１の半導体層上に第１の絶縁膜を形
成する工程と、選択的に第１の半導体層の第１、第３、
第５の領域の上に形成された第１の絶縁膜上に夫々第１
のゲート導電膜、ダミー導電膜、及び第２のゲート導電
膜を形成する工程と、第１及び第２のゲート導電膜並び
にダミー導電膜をマスクとして使用することにより第１
の半導体層の第２及び第４の領域に夫々第２導電型の第
１及び第２の拡散層を形成する工程と、第１及び第２の
ゲート導電膜並びにダミー導電膜の側面に第２の絶縁膜
を形成しつつ第１の絶縁膜を選択的に除去して第１の半
導体層の第２及び第４の領域を露出させる工程と、第１
のゲート導電膜上から第２のゲート導電膜上にかけて全
面に第３の絶縁膜を形成する工程と、ダミー導電膜上に
形成された第３の絶縁膜及びダミー導電膜を除去する工
程と、第２の絶縁膜及び第３の絶縁膜をマスクとして使
用することにより第１の半導体層の第３の領域の一部に
第１及び第２の拡散層と接続するように第２導電型の第
３の拡散層を形成する工程と、第３の拡散層内に第１導
電型の第４の拡散層を形成する工程とを備えることを特
徴とする。
順に並んだ第１、第２、第３、第４及び第５の領域を備
える第１導電型の第１の半導体層上に第１の絶縁膜を形
成する工程と、選択的に第１の半導体層の第１、第３、
第５の領域の上に形成された第１の絶縁膜上に夫々第１
のゲート導電膜、ダミー導電膜、及び第２のゲート導電
膜を形成する工程と、第１及び第２のゲート導電膜並び
にダミー導電膜をマスクとして使用することにより第１
の半導体層の第２及び第４の領域に夫々第２導電型の第
１及び第２の拡散層を形成する工程と、第１及び第２の
ゲート導電膜並びにダミー導電膜の側面に第２の絶縁膜
を形成しつつ第１の絶縁膜を選択的に除去して第１の半
導体層の第２及び第４の領域を露出させる工程と、第１
のゲート導電膜上から第２のゲート導電膜上にかけて全
面に第３の絶縁膜を形成する工程と、ダミー導電膜上に
形成された第３の絶縁膜及びダミー導電膜を除去する工
程と、第２の絶縁膜及び第３の絶縁膜をマスクとして使
用することにより第１の半導体層の第３の領域の一部に
第１及び第２の拡散層と接続するように第２導電型の第
３の拡散層を形成する工程と、第３の拡散層内に第１導
電型の第４の拡散層を形成する工程とを備えることを特
徴とする。
次に本発明について図面を参照して説明する。第１図
（ａ）〜（ｇ）は本発明の第１の実施例の半導体チップ
の断面図であり、説明を簡略にするためにPMOSトランジ
スタ及びNPNバイポーラトランジスタが形成される半導
体表面のみを示し、それ以外のＰ型基板,N+埋込層，フ
ィールド酸化膜等は省略してある。第１図（ａ）におい
てＮ型エピタキシャル層３の表面に厚さ100〜300Åのゲ
ート酸化膜４を形成する。次に第１図（ｂ）において例
えばポリシリコン層をCVD法により厚さ4000〜6000Å成
長し、このポリシリコン層にリンを拡散し、N+型ポリシ
リコン層とした後、PMOSトランジスタのゲートポリシリ
コン５及びバイポーラトランジスタのベース・エミッタ
部分をマスクするためのダミーポリシリコン10を同時に
加工形成する。
（ａ）〜（ｇ）は本発明の第１の実施例の半導体チップ
の断面図であり、説明を簡略にするためにPMOSトランジ
スタ及びNPNバイポーラトランジスタが形成される半導
体表面のみを示し、それ以外のＰ型基板,N+埋込層，フ
ィールド酸化膜等は省略してある。第１図（ａ）におい
てＮ型エピタキシャル層３の表面に厚さ100〜300Åのゲ
ート酸化膜４を形成する。次に第１図（ｂ）において例
えばポリシリコン層をCVD法により厚さ4000〜6000Å成
長し、このポリシリコン層にリンを拡散し、N+型ポリシ
リコン層とした後、PMOSトランジスタのゲートポリシリ
コン５及びバイポーラトランジスタのベース・エミッタ
部分をマスクするためのダミーポリシリコン10を同時に
加工形成する。
次いて第１図（ｃ）に示すように例えばボロンを注入
エネルギー30KeV,ドーズ量5.0×1015cm-2でイオン注入
することによりPMOSトランジスタのソース・ドレイン及
びバイポーラトラジスタの外部ベースとなるP+拡散層６
を形成する。この際ダミーポリシリコン10はイオン注入
マスクとなり、バイポーラトランジスタの内部ベース領
域に高濃度のボロンを侵入することを阻止する。その後
CVD法により厚さ1000〜10000Åの絶縁膜11（例えばSi
O2）を成長する。
エネルギー30KeV,ドーズ量5.0×1015cm-2でイオン注入
することによりPMOSトランジスタのソース・ドレイン及
びバイポーラトラジスタの外部ベースとなるP+拡散層６
を形成する。この際ダミーポリシリコン10はイオン注入
マスクとなり、バイポーラトランジスタの内部ベース領
域に高濃度のボロンを侵入することを阻止する。その後
CVD法により厚さ1000〜10000Åの絶縁膜11（例えばSi
O2）を成長する。
次に第１図（ｄ）に示すようにダミーポリシリコン10
上の絶縁膜11をフォトレジストマスク等を用いて選択的
に除去し、ダミーポリシリコン10の上部を露出させる。
上の絶縁膜11をフォトレジストマスク等を用いて選択的
に除去し、ダミーポリシリコン10の上部を露出させる。
次に第１図（ｅ）に示すように、ダミーポリシリコン
10と絶縁膜11のエッチング選択比が充分に大きなドライ
エッチング雰囲気（例えばCF4）中でダミーポリシリコ
ン10を除去し、続いてボロンを例えばエネルギー30KeV,
ドーズ量１〜５×1013cm-2なる条件でイオン注入するこ
とによりベース拡散層７を形成する。この時、外部ベー
ス領域のP+拡散層６とベース拡散層７は、P+拡散層６の
横方向拡散によるひろがりがあるために、自己整合的に
連結される。
10と絶縁膜11のエッチング選択比が充分に大きなドライ
エッチング雰囲気（例えばCF4）中でダミーポリシリコ
ン10を除去し、続いてボロンを例えばエネルギー30KeV,
ドーズ量１〜５×1013cm-2なる条件でイオン注入するこ
とによりベース拡散層７を形成する。この時、外部ベー
ス領域のP+拡散層６とベース拡散層７は、P+拡散層６の
横方向拡散によるひろがりがあるために、自己整合的に
連結される。
次に第１図（ｆ）に示すように、CVD法等により半導
体基板表面に厚さ1000〜2000Åのシリコン酸化膜を成長
し、これをエッチバックすることによりサイドウォール
12を形成すると同時に、エミッタ形成のためのコンタク
ト孔を開孔する。
体基板表面に厚さ1000〜2000Åのシリコン酸化膜を成長
し、これをエッチバックすることによりサイドウォール
12を形成すると同時に、エミッタ形成のためのコンタク
ト孔を開孔する。
次に第１図（ｇ）に示すように、CVD法によりポリシ
リコンを厚さ2000〜4000Å成長し、このポリシリコン層
に例えばヒ素をエネルギー50KeV,ドーズ量１×1016cm-2
イオン注入した後、900℃で30分程度の熱処理を施すこ
とによりエミッタ14を形成し、その後、フォトレジスト
マスクを用いてエミッタポリシリ13を加工形成する。
リコンを厚さ2000〜4000Å成長し、このポリシリコン層
に例えばヒ素をエネルギー50KeV,ドーズ量１×1016cm-2
イオン注入した後、900℃で30分程度の熱処理を施すこ
とによりエミッタ14を形成し、その後、フォトレジスト
マスクを用いてエミッタポリシリ13を加工形成する。
以後、必要に応じて層間絶縁膜の成長，メタライゼー
ション及びパッシベーションを施すことにより所望のBi
CMOS集積回路を得る。
ション及びパッシベーションを施すことにより所望のBi
CMOS集積回路を得る。
〔第２の実施例〕 第２図（ａ）〜（ｈ）は本発明の第２の実施例の半導
体チップの断面図である。第１の実施例は、シングルド
レイン構造のPMOSFETとBipトランジスタを組み合わせた
場合について述べたが、本第２の実施例では、LDD（Lig
htly Doped Drain）構造をもつPMOSFETとBipトランジス
タを組み合わせた場合について述べる。第２図（ａ）に
おいてＮ型エピタキシャル層３の表面に厚さ100〜300Å
のゲート酸化膜４を形成する。次に第２図（ｂ）におい
て例えばポリシリコン層にリンを拡散し、N+型ポリシリ
コン層とした後、PMOSトランジスタのゲートポリシリコ
ン５及びバイポーラトランジスタのベースエミッタ部分
をマスクするためのダミーポリシリコン10を同時に加工
形成する。その後、Ｐ型LDD層15を、例えばボロンをエ
ネルギー50KeV,ドーズ量１〜５×1013cm-2なる条件でイ
オン注入することにより形成する。
体チップの断面図である。第１の実施例は、シングルド
レイン構造のPMOSFETとBipトランジスタを組み合わせた
場合について述べたが、本第２の実施例では、LDD（Lig
htly Doped Drain）構造をもつPMOSFETとBipトランジス
タを組み合わせた場合について述べる。第２図（ａ）に
おいてＮ型エピタキシャル層３の表面に厚さ100〜300Å
のゲート酸化膜４を形成する。次に第２図（ｂ）におい
て例えばポリシリコン層にリンを拡散し、N+型ポリシリ
コン層とした後、PMOSトランジスタのゲートポリシリコ
ン５及びバイポーラトランジスタのベースエミッタ部分
をマスクするためのダミーポリシリコン10を同時に加工
形成する。その後、Ｐ型LDD層15を、例えばボロンをエ
ネルギー50KeV,ドーズ量１〜５×1013cm-2なる条件でイ
オン注入することにより形成する。
次に第２図（ｃ）に示すように厚さ1000〜2000ÅのCV
D酸化膜16を成長する。
D酸化膜16を成長する。
次に第２図（ｄ）に示すようにCVD酸化膜16を異方性
ドライエッチングによりエッチバックしてサイドウォー
ル18を形成し、その後、例えばボロンを注入エネルギー
30KeV,ドーズ量５×1015cm-2なる条件でイオン注入する
ことによりP+拡散層17を形成する。
ドライエッチングによりエッチバックしてサイドウォー
ル18を形成し、その後、例えばボロンを注入エネルギー
30KeV,ドーズ量５×1015cm-2なる条件でイオン注入する
ことによりP+拡散層17を形成する。
次に第２図（ｅ）に示すようにCVD法により厚さ1000
〜10000Åの絶縁膜11（例えばSiO2）を成長する。
〜10000Åの絶縁膜11（例えばSiO2）を成長する。
次に第２図（ｆ）に示すように、ダミーポリシリコン
10上の絶縁膜11を、フォトレジストマスク等を用いて選
択的に除去し、ダミーポリシリコン10の上部を露出させ
る。
10上の絶縁膜11を、フォトレジストマスク等を用いて選
択的に除去し、ダミーポリシリコン10の上部を露出させ
る。
次に第２図（ｇ）に示すように、ダミーポリシリコン
10と絶縁膜11のエッチング選択比が充分に大きなドライ
エッチング雰囲気（例えばCF4）中でダミーポリシリコ
ン10を除去し、続いてボロンを例えばエネルギー30KeV,
ドーズ量１〜５×1013cm-2なる条件でイオン注入するこ
とによりベース拡散層７を形成する。この時、外部ベー
ス領域のＰ型LDD層15とベース拡散層７は、自己整合的
に連結される。
10と絶縁膜11のエッチング選択比が充分に大きなドライ
エッチング雰囲気（例えばCF4）中でダミーポリシリコ
ン10を除去し、続いてボロンを例えばエネルギー30KeV,
ドーズ量１〜５×1013cm-2なる条件でイオン注入するこ
とによりベース拡散層７を形成する。この時、外部ベー
ス領域のＰ型LDD層15とベース拡散層７は、自己整合的
に連結される。
次に第２図（ｈ）に示すように、ベース拡散層７上に
残存する厚さ100〜300Åのゲート酸化膜４をエッチング
除去した後、エミッタポリシリコン13及びエミッタ14を
加工形成する。
残存する厚さ100〜300Åのゲート酸化膜４をエッチング
除去した後、エミッタポリシリコン13及びエミッタ14を
加工形成する。
このときサイドウォール18の横方向の厚さ（1000〜20
00Å）分だけ、エミッタ14とP+拡散層17が隔てられてい
ることにより、例えばエミッタ・ベース間耐圧の劣化等
を未然に防ぐことができる。
00Å）分だけ、エミッタ14とP+拡散層17が隔てられてい
ることにより、例えばエミッタ・ベース間耐圧の劣化等
を未然に防ぐことができる。
以後、必要に応じて層間絶縁膜の成長，メタライゼー
ション及びパッシベーションを施すことにより所望のBi
CMOS集積回路を得る。
ション及びパッシベーションを施すことにより所望のBi
CMOS集積回路を得る。
本第２の実施例は、LDD構造のMOSFETとバイポーラト
ランジスタを同時に作成しているため、LDD構造を構成
するサイドウォールがバイポーラトランジスタの外部ベ
ース領域とエミッタを自己整合的に分離しているため、
第１の実施例に較べて、バイポーラトランジスタを作成
する工程が簡略化されている。
ランジスタを同時に作成しているため、LDD構造を構成
するサイドウォールがバイポーラトランジスタの外部ベ
ース領域とエミッタを自己整合的に分離しているため、
第１の実施例に較べて、バイポーラトランジスタを作成
する工程が簡略化されている。
以上説明したように本発明は、ゲートポリシリコン層
で、バイポーラトランジスタのエミッタ・ベース領域を
覆った状態で、PMOSFETのソース・ドレイン及び外部ベ
ース領域となるP+拡散層を形成し、次に、このゲートポ
リシリコン層を除去した後、このゲートポリシリコン層
のあった部分に自己整合的にバイポーラトランジスタの
ベース及びエミッタを形成することにより、PMOSFETの
ソース・ドレイン領域内に、素子の配列ピッチを乱すこ
となく高性能のバイポーラトランジスタを形成できるの
で、超高集積なBiCMOS集積回路を実現できる。
で、バイポーラトランジスタのエミッタ・ベース領域を
覆った状態で、PMOSFETのソース・ドレイン及び外部ベ
ース領域となるP+拡散層を形成し、次に、このゲートポ
リシリコン層を除去した後、このゲートポリシリコン層
のあった部分に自己整合的にバイポーラトランジスタの
ベース及びエミッタを形成することにより、PMOSFETの
ソース・ドレイン領域内に、素子の配列ピッチを乱すこ
となく高性能のバイポーラトランジスタを形成できるの
で、超高集積なBiCMOS集積回路を実現できる。
第１図（ａ）〜（ｇ）は本発明の第一の実施例の断面
図、第２図（ａ）〜（ｈ）は本発明の第二の実施例の断
面図、第３図（ａ）は従来のBiCMOS集積回路の平面図、
第３図（ｂ）は従来のBiCMOS集積回路の断面図である。 １……Ｐ型基板、２……N+埋込層、３……Ｎ型エピタキ
シャル層、４……ゲート酸化膜、５……ゲートポリシリ
コン、6,17……P+拡散層、７……ベース拡散層、8,14…
…エミッタ、９……コンタクト孔、10……ダミーポリシ
リコン、11……絶縁膜、12,18……サイドウォール、13
……エミッタポリシリ、15……Ｐ型LDD層、16……CVD酸
化膜。
図、第２図（ａ）〜（ｈ）は本発明の第二の実施例の断
面図、第３図（ａ）は従来のBiCMOS集積回路の平面図、
第３図（ｂ）は従来のBiCMOS集積回路の断面図である。 １……Ｐ型基板、２……N+埋込層、３……Ｎ型エピタキ
シャル層、４……ゲート酸化膜、５……ゲートポリシリ
コン、6,17……P+拡散層、７……ベース拡散層、8,14…
…エミッタ、９……コンタクト孔、10……ダミーポリシ
リコン、11……絶縁膜、12,18……サイドウォール、13
……エミッタポリシリ、15……Ｐ型LDD層、16……CVD酸
化膜。
Claims (2)
- 【請求項１】第１導電型の半導体層上に第１の絶縁膜を
形成する工程と、 前記第１の絶縁膜上に第１のゲート導電膜、第２のゲー
ト導電膜、前記第１のゲート導電膜と前記第２のゲート
導電膜との間にダミー導電膜をそれぞれ離間して形成す
る工程と、 前記第１のゲート導電膜、前記ダミー導電膜、及び前記
第２のゲート導電膜をマスクとして使用することにより
前記第１のゲート導電膜及び前記ダミー導電膜との間の
前記半導体層内の第１の領域及び前記第２のゲート導電
膜及び前記ダミー導電膜との間の前記半導体層内の第２
の領域に夫々第２導電型の第１及び第２の拡散層を形成
する工程と、 前記第１の導電膜上から前記第１の拡散層、前記ダミー
導電膜、及び第２の拡散層上を介して前記第２の導電膜
上にわたって第２の絶縁膜を形成する工程と、 前記ダミー導電膜上に堆積している前記第２の絶縁膜及
び該ダミー導電膜を選択的に除去して前記第２の絶縁膜
に第１の開口部を形成する工程と、 残存した前記第２の絶縁膜をマスクとして不純物を前記
第１の開口部から導入することにより前記第２の導電型
の第３の拡散層を前記第１及び前記第２の拡散層と接す
るように前記半導体層内に形成する工程と、 前記第１の開口部により露出している前記第２の絶縁膜
の側面に第３の絶縁膜を形成して前記第１の開口部より
も径の小さい第２の開口部を形成する工程と、 前記第２の開口部から不純物を導入して前記第３の拡散
層内に前記第１導電型の第４の拡散層を形成する工程と
を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】夫々が順に並んだ第１、第２、第３、第４
及び第５の領域を備える第１導電型の第１の半導体層上
に第１の絶縁膜を形成する工程と、 選択的に前記第１の半導体層の前記第１、第３、第５の
領域の上に形成された前記第１の絶縁膜上に夫々第１の
ゲート導電膜、ダミー導電膜、及び第２のゲート導電膜
を形成する工程と、 前記第１及び第２のゲート導電膜並びに前記ダミー導電
膜をマスクとして使用することにより前記第１の半導体
層の前記第２及び第４の領域に夫々第２導電型の第１及
び第２の拡散層を形成する工程と、 前記第１及び第２のゲート導電膜並びに前記ダミー導電
膜の側面に第２の絶縁膜を形成しつつ前記第１の絶縁膜
を選択的に除去して前記第１の半導体層の前記第２及び
前記第４の領域を露出させる工程と、 前記第１のゲート導電膜上から前記第２のゲート導電膜
上にかけて全面に第３の絶縁膜を形成する工程と、 前記ダミー導電膜上に形成された前記第３の絶縁膜及び
前記ダミー導電膜を除去する工程と、 前記第２の絶縁膜及び第３の絶縁膜をマスクとして使用
することにより前記第１の半導体層の前記第３の領域の
一部に前記第１及び前記第２の拡散層と接続するように
前記第２導電型の第３の拡散層を形成する工程と、 前記第３の拡散層内に前記第１導電型の第４の拡散層を
形成する工程とを備えることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02106964A JP3097095B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02106964A JP3097095B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH045851A JPH045851A (ja) | 1992-01-09 |
| JP3097095B2 true JP3097095B2 (ja) | 2000-10-10 |
Family
ID=14447006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02106964A Expired - Fee Related JP3097095B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097095B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100253280B1 (ko) * | 1997-03-28 | 2000-04-15 | 김영환 | 디램셀제조방법 |
| KR100486304B1 (ko) * | 2003-02-07 | 2005-04-29 | 삼성전자주식회사 | 자기정렬을 이용한 바이씨모스 제조방법 |
| KR100967478B1 (ko) * | 2007-12-24 | 2010-07-07 | 주식회사 동부하이텍 | 반도체 소자의 제조방법 |
-
1990
- 1990-04-23 JP JP02106964A patent/JP3097095B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH045851A (ja) | 1992-01-09 |
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