JPH0580155B2 - - Google Patents
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- JPH0580155B2 JPH0580155B2 JP27060187A JP27060187A JPH0580155B2 JP H0580155 B2 JPH0580155 B2 JP H0580155B2 JP 27060187 A JP27060187 A JP 27060187A JP 27060187 A JP27060187 A JP 27060187A JP H0580155 B2 JPH0580155 B2 JP H0580155B2
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- bipolar transistor
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Links
- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 8
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- 229920002120 photoresistant polymer Polymers 0.000 description 2
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- 229910052787 antimony Inorganic materials 0.000 description 1
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は高性能バイポーラトランジスタを相補
型MOSトランジスタと同一半導体基板に形成す
る半導体装置に関するものである。
型MOSトランジスタと同一半導体基板に形成す
る半導体装置に関するものである。
＜従来の技術＞
集積回路技術の著しい進歩及びそれらを各種電
子機器に適用する手法が進歩するに伴つて、バイ
ポーラトランジスタ及びMOSトランジスタは
夫々単一の種類で集積回路を構成するだけでな
く、両トランジスタの特性を活用したBi−
CMOS集積回路が開発され、実用化されている。
子機器に適用する手法が進歩するに伴つて、バイ
ポーラトランジスタ及びMOSトランジスタは
夫々単一の種類で集積回路を構成するだけでな
く、両トランジスタの特性を活用したBi−
CMOS集積回路が開発され、実用化されている。
第２図は従来から用いられているこの種の半導
体装置の断面図である。図において、Ｐ型半導体
基板１の表面にはn+埋め込み層２及びp+埋め込
み層３が形成され、両埋め込み層２，３上に被着
されたエピタキシヤル層にn-ウエル層４及びp-
ウエル層５が夫々形成されている。n-ウエル層
４にはコレクタ拡散層６、p+ベース層７及びn+
エミツタ層８が夫々形成されてNPNバイポーラ
トランジスタが形成され、上記n+エミツタ層８
にはｎ型ポリシリコンが電極として形成されてい
る。またp-ウエル層５にはソース、ドレイン層
１０がｎ型不純物の拡散によつて形成され、ゲー
ト酸化膜上にはポリシリコンからなるゲート電極
１１が形成されている。
体装置の断面図である。図において、Ｐ型半導体
基板１の表面にはn+埋め込み層２及びp+埋め込
み層３が形成され、両埋め込み層２，３上に被着
されたエピタキシヤル層にn-ウエル層４及びp-
ウエル層５が夫々形成されている。n-ウエル層
４にはコレクタ拡散層６、p+ベース層７及びn+
エミツタ層８が夫々形成されてNPNバイポーラ
トランジスタが形成され、上記n+エミツタ層８
にはｎ型ポリシリコンが電極として形成されてい
る。またp-ウエル層５にはソース、ドレイン層
１０がｎ型不純物の拡散によつて形成され、ゲー
ト酸化膜上にはポリシリコンからなるゲート電極
１１が形成されている。
上記NPNバイポーラトランジスタ１００及び
ｎチヤネルMOSトランジスタ１０１に対して、
他のn-ウエル層４には、ｐ型不純物を拡散して
形成したソース、ドレイン１２を有し、ゲート酸
化物上にはポリシリコンからなるゲート電極１３
を備えたｐチヤネルMOSトランジスタが形成さ
れ、同一半導体基板にBi−CMOSが構成されて
いる。
ｎチヤネルMOSトランジスタ１０１に対して、
他のn-ウエル層４には、ｐ型不純物を拡散して
形成したソース、ドレイン１２を有し、ゲート酸
化物上にはポリシリコンからなるゲート電極１３
を備えたｐチヤネルMOSトランジスタが形成さ
れ、同一半導体基板にBi−CMOSが構成されて
いる。
上記Bi−CMOS半導体装置におけるバイポー
ラトランジスタは、n+埋め込み層２上に被つて
形成したp-エピタキシヤル層にn-ウエル層４を
形成する際、n-ウエル層形成のためのｎ型不純
物拡散は、底面がn+埋め込み層２に達するまで
ほぼ均一な不純物濃度で形成される。
ラトランジスタは、n+埋め込み層２上に被つて
形成したp-エピタキシヤル層にn-ウエル層４を
形成する際、n-ウエル層形成のためのｎ型不純
物拡散は、底面がn+埋め込み層２に達するまで
ほぼ均一な不純物濃度で形成される。
＜発明が解決しようとする問題点＞
上記従来構造のBi−CMOS半導体装置は、高
濃度埋め込み層の作用により耐ラツチアツプ性が
向上し、高速高集積・低消費電力の利点を有して
いる。
濃度埋め込み層の作用により耐ラツチアツプ性が
向上し、高速高集積・低消費電力の利点を有して
いる。
Bi−CMOS集積回路としての特徴を最大限に
生かすには遮断周波数fT（以下に単にfTと表わす）
の高いバイポーラトランジスタが必要であり、こ
れを実現するためには浅い接合のエミツタ形成
と、エピタキシヤル層を極力薄くしてp+ベース
とp+埋め込み層の距離を小さくすることが重要
である。
生かすには遮断周波数fT（以下に単にfTと表わす）
の高いバイポーラトランジスタが必要であり、こ
れを実現するためには浅い接合のエミツタ形成
と、エピタキシヤル層を極力薄くしてp+ベース
とp+埋め込み層の距離を小さくすることが重要
である。
しかし従来の構成では極端にエピタキシヤル層
を薄くすると、高濃度のn+埋め込み層がp+ベー
スに接近して上記電流路形成の効果以上にコレク
タ・ベース間の接合容量が大きくなり、高fTトラ
ンジスタの実現の防げとなる欠点があつた。
を薄くすると、高濃度のn+埋め込み層がp+ベー
スに接近して上記電流路形成の効果以上にコレク
タ・ベース間の接合容量が大きくなり、高fTトラ
ンジスタの実現の防げとなる欠点があつた。
本発明はこの欠点を改善するために提案された
ものである。
ものである。
＜問題点を解決するための手段＞
本発明は同一半導体基板にバイポーラトランジ
スタとMOSトランジスタを形成してなる半導体
装置において、バイポーラトランジスタの少なく
ともエミツタ領域下に位置する埋め込み層との間
のコレクタ領域の不純物濃度を極めて低い濃度に
形成して構成する。
スタとMOSトランジスタを形成してなる半導体
装置において、バイポーラトランジスタの少なく
ともエミツタ領域下に位置する埋め込み層との間
のコレクタ領域の不純物濃度を極めて低い濃度に
形成して構成する。
＜作用＞
p+ベース領域とn+埋め込み層の間の領域に極
めて低濃度な層をもつことにより、エタピキシヤ
ル層を薄くした場合に起こるコレクター・ベース
間の接合容量増加を防ぎ、高fTバイポーラトラン
ジスタの実現を可能にする。
めて低濃度な層をもつことにより、エタピキシヤ
ル層を薄くした場合に起こるコレクター・ベース
間の接合容量増加を防ぎ、高fTバイポーラトラン
ジスタの実現を可能にする。
＜実施例＞
本発明の一実施例を第１図ａ〜ｃを用いて説明
する。
する。
第１図ａに示すように、ｐ型半導体基板１にバ
イポーラトランジスタおよびｐチヤネルMOS
FETの形成が予定される領域２にアンチモン、
砒素等のｎ型不純物を高濃度に拡散し、またｎチ
ヤネルMOS FETの形成が予定される領域３に
ボロン等のｐ型不純物を高濃度に拡散する。上記
のように形成された埋込み層２，３の上にp-エ
ピタキシヤル層１５の成長を行なう。つぎに上記
エピタキシヤル層１５の表面にホトレジストを塗
布し、該ホトレジスト膜のバイポーラトランジス
タおよびｐチヤネルMOS FETが形成される領
域に窓開け孔を形成してｎ不純物拡散を行なつて
n-ウエル領域４を形成する。
イポーラトランジスタおよびｐチヤネルMOS
FETの形成が予定される領域２にアンチモン、
砒素等のｎ型不純物を高濃度に拡散し、またｎチ
ヤネルMOS FETの形成が予定される領域３に
ボロン等のｐ型不純物を高濃度に拡散する。上記
のように形成された埋込み層２，３の上にp-エ
ピタキシヤル層１５の成長を行なう。つぎに上記
エピタキシヤル層１５の表面にホトレジストを塗
布し、該ホトレジスト膜のバイポーラトランジス
タおよびｐチヤネルMOS FETが形成される領
域に窓開け孔を形成してｎ不純物拡散を行なつて
n-ウエル領域４を形成する。
エピタキシヤル層表面にn-ウエル領域４の拡
散がなされた上記半導体基板は、第１図ｂに示す
ように、つぎにｎチヤネルMOS FETのための
p-ウエル領域５の形成を行なう。この時、上記
n-ウエル領域４内の少なくともバイポーラトラ
ンジスタのベースとなる領域１６にも同時にｐ型
不純物を拡散してp-ウエル層１６を形成する。
このようにn-ウエル領域４の一部に、p-ウエル
領域５の形成と同時にｐ型不純物を拡散すること
により、極めて低濃度なｎ型不純物領域１６が形
成される。
散がなされた上記半導体基板は、第１図ｂに示す
ように、つぎにｎチヤネルMOS FETのための
p-ウエル領域５の形成を行なう。この時、上記
n-ウエル領域４内の少なくともバイポーラトラ
ンジスタのベースとなる領域１６にも同時にｐ型
不純物を拡散してp-ウエル層１６を形成する。
このようにn-ウエル領域４の一部に、p-ウエル
領域５の形成と同時にｐ型不純物を拡散すること
により、極めて低濃度なｎ型不純物領域１６が形
成される。
上記低濃度領域１６が形成されたウエル領域に
は、第１図ｃに示す如くバイポーラトランジスタ
を構成するべくベース拡散及びエミツタ拡散を施
こしてベース領域７及びエミツタ領域８を形成
し、更にp-ウエル領域５には従来装置と同様に
ｎチヤネルMOSトランジスタ、ｎウエル領域４
にはｐチヤネルMOSトランジスタを形成してBi
−CMOSを構成する。
は、第１図ｃに示す如くバイポーラトランジスタ
を構成するべくベース拡散及びエミツタ拡散を施
こしてベース領域７及びエミツタ領域８を形成
し、更にp-ウエル領域５には従来装置と同様に
ｎチヤネルMOSトランジスタ、ｎウエル領域４
にはｐチヤネルMOSトランジスタを形成してBi
−CMOSを構成する。
上記実施例はｐ型不純物拡散によるn-低濃度
領域１６をエミツタ領域の下に形成する構造を挙
げて説明したが、低濃度領域はベース領域の底面
全域にわたつて形成することもできる。
領域１６をエミツタ領域の下に形成する構造を挙
げて説明したが、低濃度領域はベース領域の底面
全域にわたつて形成することもできる。
また図にはバイポーラトランジスタのエミツタ
はポリシリコンからの拡散を利用した例を示して
いるが、ｎチヤネルMOS FETのソース・ドレ
イン拡散と同時に形成することもできる。又バイ
ポーラトランジスタのベース拡散とｐチヤネル
MOS FETのソース・ドレイン拡散は同時に形
成しても良いし、別に形成しても良い。
はポリシリコンからの拡散を利用した例を示して
いるが、ｎチヤネルMOS FETのソース・ドレ
イン拡散と同時に形成することもできる。又バイ
ポーラトランジスタのベース拡散とｐチヤネル
MOS FETのソース・ドレイン拡散は同時に形
成しても良いし、別に形成しても良い。
＜発明の効果＞
以上説明した如く本発明によれば、Bi−
CMOS構造からなる半導体装置においてバイポ
ーラトランジスタのベース層とn+埋め込み層の
間に極めて低濃度な層を形成することにより、エ
ピタキシヤル層の薄膜化等によるコレクターベー
ス間の接合容量の増加を防ぐことができ、高fTバ
イポーラトランジスタの形成が可能になり、半導
体装置の利用範囲を著しく拡大することができ、
また半導体装置の信頼性をも高めることができ
る。
CMOS構造からなる半導体装置においてバイポ
ーラトランジスタのベース層とn+埋め込み層の
間に極めて低濃度な層を形成することにより、エ
ピタキシヤル層の薄膜化等によるコレクターベー
ス間の接合容量の増加を防ぐことができ、高fTバ
イポーラトランジスタの形成が可能になり、半導
体装置の利用範囲を著しく拡大することができ、
また半導体装置の信頼性をも高めることができ
る。
第１図ａ乃至ｃは本発明による一実施例の半導
体装置の製造工程を示す断面図、第２図は従来装
置の断面図である。 １：Ｐ型半導体基板 ２：n+埋め込み層
３：p+埋め込み層 ４：n-ウエル領域 ５：p-
ウエル領域 ６：コレクタ ７：ベース ８：エ
ミツタ １０：ソース ドレイン １２：ソース
ドレイン １６：低濃度領域。
体装置の製造工程を示す断面図、第２図は従来装
置の断面図である。 １：Ｐ型半導体基板 ２：n+埋め込み層
３：p+埋め込み層 ４：n-ウエル領域 ５：p-
ウエル領域 ６：コレクタ ７：ベース ８：エ
ミツタ １０：ソース ドレイン １２：ソース
ドレイン １６：低濃度領域。
Claims (1)
- 【特許請求の範囲】 １ 半導基板に形成した第１導電型ウエル内に第
２導電型チヤネルMOSトランジスタとバイポー
ラトランジスタを形成し、第２導電型ウエル内に
第１導電型チヤネルMOSトランジスタを形成し
てなる半導体装置において、 バイポーラトランジスタの少なくともエミツタ
領域下のコレクタ領域の不純物濃度を第１導電型
ウエルより低濃度に形成してなることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27060187A JPH01112763A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27060187A JPH01112763A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01112763A JPH01112763A (ja) | 1989-05-01 |
| JPH0580155B2 true JPH0580155B2 (ja) | 1993-11-08 |
Family
ID=17488370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27060187A Granted JPH01112763A (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112763A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2575876B2 (ja) * | 1989-05-17 | 1997-01-29 | 株式会社東芝 | 半導体装置 |
| KR940009357B1 (ko) * | 1991-04-09 | 1994-10-07 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
-
1987
- 1987-10-27 JP JP27060187A patent/JPH01112763A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01112763A (ja) | 1989-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |