JP2509690B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はバイポーラトランジスタ或いはMOSトランジ
スタを用いた半導体装置に関するもので、特にBiCMOS混
載半導体装置に使用されるものである。
スタを用いた半導体装置に関するもので、特にBiCMOS混
載半導体装置に使用されるものである。
（従来の技術） 従来はＰ型基板上にNPNバイポーラトランジスタを形
成し、Ｐ型基板上のＰウエル（well）中にＮチャネルMO
SFET,P型基板上のＮウエル中にＰチャネルMOSFETを形成
する構造を用いていた。
成し、Ｐ型基板上のＰウエル（well）中にＮチャネルMO
SFET,P型基板上のＮウエル中にＰチャネルMOSFETを形成
する構造を用いていた。
従来構造ではＮチャネルMOSFETを用いるメモリーセル
ではメモリーセルが逆導電型でくるまれていないため、
放射線その他によるソフトエラー耐性が悪くなる。
ではメモリーセルが逆導電型でくるまれていないため、
放射線その他によるソフトエラー耐性が悪くなる。
ＮチャネルMOSFETは全てＰ型基板上に直接形成される
ため、単一の電圧しか印加する事ができず、基板上には
同一のサブスレッショルド（sub threshold）特性を持
つＮチャネルMOSFETしか形成できない。
ため、単一の電圧しか印加する事ができず、基板上には
同一のサブスレッショルド（sub threshold）特性を持
つＮチャネルMOSFETしか形成できない。
従来構造ではPNPバイポーラトランジスタを電気的に
分離する事が不可能で、PNPトランジスタを混載する事
ができない。
分離する事が不可能で、PNPトランジスタを混載する事
ができない。
（発明が解決しようとする課題） 本発明は上記の事情に鑑みてなされたもので、ソフト
エラー耐性が強くかつ高性能のMOSFET、或いはバイポー
ラトランジスタを用いた半導体装置を提供する事を目的
とする。
エラー耐性が強くかつ高性能のMOSFET、或いはバイポー
ラトランジスタを用いた半導体装置を提供する事を目的
とする。
［発明の構成］ （課題を解決するための手段と作用） 本発明はBiCMOS混載メモリーのメモリーセルを他のウ
エル領域でくるむことにより、ソフトエラー耐性が向上
すると同時にメモリーセル以外のMOSFETとは異なる基板
バイアスを印加する事を可能にして、高性能のメモリー
LSIを得るものである。
エル領域でくるむことにより、ソフトエラー耐性が向上
すると同時にメモリーセル以外のMOSFETとは異なる基板
バイアスを印加する事を可能にして、高性能のメモリー
LSIを得るものである。
（実施例１） 以下図面を参照して本発明の実施例を詳細に説明す
る。第１図（ａ）ないし第１図（ｊ）は本発明の半導体
装置を得る方法を工程順に示す断面図である。
る。第１図（ａ）ないし第１図（ｊ）は本発明の半導体
装置を得る方法を工程順に示す断面図である。
まず、Ｐ型で（100）結晶面のシリコン半導体基板10
上に絶縁膜11を堆積し、写真触刻法により埋め込みコレ
クタ領域の形成予定位置，メモリーセルのNMOS形成予定
位置，及びPMOS素子の形成予定位置のみの絶縁膜11を選
択的に除去して開口部12を形成する。続いてこの開口部
12からSb（アンチモン）の気相あるいは固相拡散もしく
はAs（ヒ素）またはSbのイオン注入によりN+型の埋め込
みコレクタ層（及びウエルを深くする層）13を形成する
（第１図（ａ））。
上に絶縁膜11を堆積し、写真触刻法により埋め込みコレ
クタ領域の形成予定位置，メモリーセルのNMOS形成予定
位置，及びPMOS素子の形成予定位置のみの絶縁膜11を選
択的に除去して開口部12を形成する。続いてこの開口部
12からSb（アンチモン）の気相あるいは固相拡散もしく
はAs（ヒ素）またはSbのイオン注入によりN+型の埋め込
みコレクタ層（及びウエルを深くする層）13を形成する
（第１図（ａ））。
次に、上記絶縁膜11を全面除去した後、ウエハー全面
にB+を加速電圧100KeV、ドーズ量６×1012cm2でイオン
注入する。これによりパンチスルー防止用の低濃度埋込
みＰ領域を形成する（第１図（ｂ）。この後エピタキシ
ャル成長法により基板10上に不純物としてＰ（リン）を
１×1016/cm3程度含むＮ型エピタキシャル層14を形成す
る。このときの成長温度は例えば1130℃であり、層14の
厚みは1.2μｍである。（第１図（ｃ））。
にB+を加速電圧100KeV、ドーズ量６×1012cm2でイオン
注入する。これによりパンチスルー防止用の低濃度埋込
みＰ領域を形成する（第１図（ｂ）。この後エピタキシ
ャル成長法により基板10上に不純物としてＰ（リン）を
１×1016/cm3程度含むＮ型エピタキシャル層14を形成す
る。このときの成長温度は例えば1130℃であり、層14の
厚みは1.2μｍである。（第１図（ｃ））。
次に写真触刻法を用いてイオン注入用のマスク（図示
せず）を形成し、このマスクを用いて上記Ｎ型エピタキ
シャル層14のPMOS形成領域或いはPMOS,NPNバイポーラ素
子領域両者にＰイオンを160KeVの加速エネルギー、５×
1012/cm2のドーズ量でイオン注入することによりＮウェ
ル領域15を選択的に形成し、続いて別なイオン注入用の
マスクを用いてＢイオンを100KeVの加速エネルギー、６
×1012cm2のドーズ量でイオン注入することによりＰウ
ェル領域16を選択的に形成する（第１図（ｄ））、な
お、この工程では始めにＰウエル領域16を、次にＮウエ
ル領域15を形成するようにしてもよい。
せず）を形成し、このマスクを用いて上記Ｎ型エピタキ
シャル層14のPMOS形成領域或いはPMOS,NPNバイポーラ素
子領域両者にＰイオンを160KeVの加速エネルギー、５×
1012/cm2のドーズ量でイオン注入することによりＮウェ
ル領域15を選択的に形成し、続いて別なイオン注入用の
マスクを用いてＢイオンを100KeVの加速エネルギー、６
×1012cm2のドーズ量でイオン注入することによりＰウ
ェル領域16を選択的に形成する（第１図（ｄ））、な
お、この工程では始めにＰウエル領域16を、次にＮウエ
ル領域15を形成するようにしてもよい。
続いて、MOSトランジスタどうし及びMOSトランジスタ
とバイポーラトランジスタとを分離するためのフィール
ド酸化膜17を選択酸化法により形成する。このフィール
ド酸化膜17の膜厚は6000Å程度である。なお、このフィ
ールド酸化膜17の形成に先立ち、フィールド反転防止用
のイオン注入領域18を自己整合的に形成する。
とバイポーラトランジスタとを分離するためのフィール
ド酸化膜17を選択酸化法により形成する。このフィール
ド酸化膜17の膜厚は6000Å程度である。なお、このフィ
ールド酸化膜17の形成に先立ち、フィールド反転防止用
のイオン注入領域18を自己整合的に形成する。
さらに、上記Ｎ型エピタキシャル層14にＰイオンを32
0KeVの加速エネルギー、１×1016/cm2のドーズ量でイオ
ン注入することにより、上記埋め込みコレクタ層13に接
続されたディープ（Deep）N+イオン注入領域22を形成す
る（第１図（ｅ））。
0KeVの加速エネルギー、１×1016/cm2のドーズ量でイオ
ン注入することにより、上記埋め込みコレクタ層13に接
続されたディープ（Deep）N+イオン注入領域22を形成す
る（第１図（ｅ））。
このディープN+イオン注入領域22はNPNバイポーラト
ランジスタのコレクタ取り出し電極であると同時にメモ
リーセル下の埋め込みN+領域の周囲に形成され、メモリ
ーセル下のＰウエルを外部のＰウエルと電気的に分離す
る。
ランジスタのコレクタ取り出し電極であると同時にメモ
リーセル下の埋め込みN+領域の周囲に形成され、メモリ
ーセル下のＰウエルを外部のＰウエルと電気的に分離す
る。
続いて全面に膜厚が150Å程度のダミーゲート酸化膜1
9を熱酸化法により形成する。この後、上記ダミーゲー
ト酸化膜19を通して上記Ｎウエル領域15、Ｐウエル領域
16それぞれの表面にＰチャネルMOSトランジスタ、Ｎチ
ャネルMOSトランジスタの閾値合わせ込み用及びパンチ
スルー防止用のチャネルイオン注入領域20,21を形成す
る。上記Ｎウエル領域15側のチャネルイオン注入領域20
は、Ｂイオン20KeVの加速エネルギー、３×1012/cm2の
ドーズ量のイオン注入、Ｐイオンを240KeVの加速エネル
ギー、２×1012/cm2のドーズ量のイオン注入からなる２
回のイオン注入により形成する。Ｐウエル領域16側のチ
ャネルイオン注入領域21は、Ｂイオンを20KeVの加速エ
ネルギー、４×1012/cm2のドーズ量でイオン注入するこ
とにより形成する。
9を熱酸化法により形成する。この後、上記ダミーゲー
ト酸化膜19を通して上記Ｎウエル領域15、Ｐウエル領域
16それぞれの表面にＰチャネルMOSトランジスタ、Ｎチ
ャネルMOSトランジスタの閾値合わせ込み用及びパンチ
スルー防止用のチャネルイオン注入領域20,21を形成す
る。上記Ｎウエル領域15側のチャネルイオン注入領域20
は、Ｂイオン20KeVの加速エネルギー、３×1012/cm2の
ドーズ量のイオン注入、Ｐイオンを240KeVの加速エネル
ギー、２×1012/cm2のドーズ量のイオン注入からなる２
回のイオン注入により形成する。Ｐウエル領域16側のチ
ャネルイオン注入領域21は、Ｂイオンを20KeVの加速エ
ネルギー、４×1012/cm2のドーズ量でイオン注入するこ
とにより形成する。
次に、上記ダミーゲート酸化膜19を全面剥離した後、
酸化法により表面に150Å程度の厚みのゲート酸化膜23
を形成する。さらにその上にCVD法（化学的気相成長
法）により多結晶シリコン層24を所定の厚みに堆積す
る。続いて、Ｐ拡散によりこの多結晶シリコン層24に不
純物を導入して低抵抗化する（第１図（ｆ））。
酸化法により表面に150Å程度の厚みのゲート酸化膜23
を形成する。さらにその上にCVD法（化学的気相成長
法）により多結晶シリコン層24を所定の厚みに堆積す
る。続いて、Ｐ拡散によりこの多結晶シリコン層24に不
純物を導入して低抵抗化する（第１図（ｆ））。
次に、写真触刻法を用いて上記多結晶シリコン層24及
びゲート酸化膜23をパターニングし、MOSトランジスタ
のゲート電極をＮウェル領域15上及びＰウエル領域16上
にそれぞれ残す。続いて900℃、O2雰囲気中で30分酸化
を行ない、後酸化膜50を形成する。続いて写真触刻法に
よるマスクと前記フィールド酸化膜17と上記ゲート電極
をマスクにしてBF2 +イオンを50KeVの加速エネルギー、
５×1015/cm2のドーズ量でイオン注入を行ない、Ｎウエ
ル領域15の表面にP+型のソース領域25及びドレイン領域
26を形成する。このとき、同時に前記埋め込みコレクタ
層13上のＮ型エピタキシャル層14にもイオン注入を行な
って、バイポーラトランジスタの外部ベース領域27を形
成する。次に、写真触刻法によるマスクと前記フィール
ド酸化膜17と上記ゲート電極をマスクにP+イオンを60Ke
Vの加速エネルギー、４×1013/cm2のドーズ量でイオン
注入を行ない、Ｐウエル領域16の表面にN-型のソース領
域28及びドレイン領域29を形成する（第１図（ｇ））。
びゲート酸化膜23をパターニングし、MOSトランジスタ
のゲート電極をＮウェル領域15上及びＰウエル領域16上
にそれぞれ残す。続いて900℃、O2雰囲気中で30分酸化
を行ない、後酸化膜50を形成する。続いて写真触刻法に
よるマスクと前記フィールド酸化膜17と上記ゲート電極
をマスクにしてBF2 +イオンを50KeVの加速エネルギー、
５×1015/cm2のドーズ量でイオン注入を行ない、Ｎウエ
ル領域15の表面にP+型のソース領域25及びドレイン領域
26を形成する。このとき、同時に前記埋め込みコレクタ
層13上のＮ型エピタキシャル層14にもイオン注入を行な
って、バイポーラトランジスタの外部ベース領域27を形
成する。次に、写真触刻法によるマスクと前記フィール
ド酸化膜17と上記ゲート電極をマスクにP+イオンを60Ke
Vの加速エネルギー、４×1013/cm2のドーズ量でイオン
注入を行ない、Ｐウエル領域16の表面にN-型のソース領
域28及びドレイン領域29を形成する（第１図（ｇ））。
次に、全面にCVD−SiO2膜30を2000Åの厚みに堆積
し、続いてRIE（反応性イオンエッチング法）等の異方
性エッチング技術によりこのCVD−SiO2膜30をエッチン
グして、CVD−SiO2膜30を前記ゲート電極の側面にのみ
残す。そして、上記Ｐウエル領域16のみが露出するよう
な図示しないマスクを形成した後、Asイオンを50KeVの
加速エネルギー、５×1015/cm2のドーズ量でイオン注入
を行なって、Ｐウエル領域16の表面にN+型のソース領域
31及びドレイン領域32を形成する。すなわち、このＰウ
エル領域16にはいわゆるLDD構造のＮチャンネルMOSトラ
ンジスタが形成されることになる。続いて900℃、O2雰
囲気中で30分間の酸化を行なうことにより後酸化膜33を
形成する。さらに続いてフォトレジスト等によりＰウエ
ル領域16及びＮウエル領域15の表面を覆った後、BF2 +イ
オンを30KeVの加速エネルギー、５×1013/cm2のドーズ
量でイオン注入を行ない、前記埋め込みコレクタ層13上
のＮ型エピタキシャル層14にＰ型の内部ベース領域34を
形成する（第１図（ｈ））。
し、続いてRIE（反応性イオンエッチング法）等の異方
性エッチング技術によりこのCVD−SiO2膜30をエッチン
グして、CVD−SiO2膜30を前記ゲート電極の側面にのみ
残す。そして、上記Ｐウエル領域16のみが露出するよう
な図示しないマスクを形成した後、Asイオンを50KeVの
加速エネルギー、５×1015/cm2のドーズ量でイオン注入
を行なって、Ｐウエル領域16の表面にN+型のソース領域
31及びドレイン領域32を形成する。すなわち、このＰウ
エル領域16にはいわゆるLDD構造のＮチャンネルMOSトラ
ンジスタが形成されることになる。続いて900℃、O2雰
囲気中で30分間の酸化を行なうことにより後酸化膜33を
形成する。さらに続いてフォトレジスト等によりＰウエ
ル領域16及びＮウエル領域15の表面を覆った後、BF2 +イ
オンを30KeVの加速エネルギー、５×1013/cm2のドーズ
量でイオン注入を行ない、前記埋め込みコレクタ層13上
のＮ型エピタキシャル層14にＰ型の内部ベース領域34を
形成する（第１図（ｈ））。
次に、全面に層間絶縁膜としてのCVD−SiO2膜35を200
0Åの厚みに堆積し、続いてこのCVD−SiO2膜35に対し、
前記内部ベース領域34の表面に通じるコンタクトホール
36及び前記ＮチャネルMOSトランジスタ側のN+型ドレイ
ン領域32の表面に通じるコンタクトホール37をそれぞれ
開口する。この後、多結晶シリコン層を2000Åの厚さに
堆積し、さらにパターニングを行なってエミッタ電極と
高抵抗素子とすべき位置にのみ多結晶シリコン層38,39
として残す。この時多結晶シリコンの堆積温度は600℃
以下にすると良い。次に上記多結晶シリコン層39の一部
分をフォトレジスト等のマスク40で覆った後、上記多結
晶シリコン層38,39に対してAsイオンを50KeVの加速エネ
ルギー、５×1015/cm2のドーズ量でイオン注入を行な
い、前記内部ベース領域34内にＮ型のエミッタ領域41を
形成すると同時に多結晶シリコン層38を低抵抗化してバ
イポーラトランジスタのエミッタ電極を形成する。また
同時に、多結晶シリコン層39を一部除いて低抵抗化して
ＮチャネルMOSトランジスタのドレイン配線と高抵抗素
子42を形成する（第１図（ｉ））。また、このイオン注
入工程の後に、あるいは続く平坦化工程の後に950℃な
いし1100℃の温度で５秒間ないし１分間熱処理を行なう
いわゆるラピッドアニールを行なうことにより、さらに
良好なコンタクト特性を得るきとができる。
0Åの厚みに堆積し、続いてこのCVD−SiO2膜35に対し、
前記内部ベース領域34の表面に通じるコンタクトホール
36及び前記ＮチャネルMOSトランジスタ側のN+型ドレイ
ン領域32の表面に通じるコンタクトホール37をそれぞれ
開口する。この後、多結晶シリコン層を2000Åの厚さに
堆積し、さらにパターニングを行なってエミッタ電極と
高抵抗素子とすべき位置にのみ多結晶シリコン層38,39
として残す。この時多結晶シリコンの堆積温度は600℃
以下にすると良い。次に上記多結晶シリコン層39の一部
分をフォトレジスト等のマスク40で覆った後、上記多結
晶シリコン層38,39に対してAsイオンを50KeVの加速エネ
ルギー、５×1015/cm2のドーズ量でイオン注入を行な
い、前記内部ベース領域34内にＮ型のエミッタ領域41を
形成すると同時に多結晶シリコン層38を低抵抗化してバ
イポーラトランジスタのエミッタ電極を形成する。また
同時に、多結晶シリコン層39を一部除いて低抵抗化して
ＮチャネルMOSトランジスタのドレイン配線と高抵抗素
子42を形成する（第１図（ｉ））。また、このイオン注
入工程の後に、あるいは続く平坦化工程の後に950℃な
いし1100℃の温度で５秒間ないし１分間熱処理を行なう
いわゆるラピッドアニールを行なうことにより、さらに
良好なコンタクト特性を得るきとができる。
続いて、全面にCVD−SiO2膜とBPSG膜とからなる層間
絶縁膜43を堆積して表面の平坦化を行なった後、この層
間絶縁膜43に対して前記エミッタ電極としての多結晶シ
リコン層38の表面に通じるコンタクトホール44及び前記
ドレイン配線としての多結晶シリコン層39の表面に通じ
るコンタクトホール45をそれぞれ開口すると共に、層間
絶縁膜43及びその下部のCVD−SiO2膜35に対してＰチャ
ネルMOSトランジスタのソース領域25の表面に通じるコ
ンタクトホール46を開口する。次に、全面に配線用のア
ルミニウムを真空蒸着法等により堆積し、さらにこれを
パターニングしてアルミニウム配線47,48,49を形成する
ことにより完成する（第１図（ｊ））。
絶縁膜43を堆積して表面の平坦化を行なった後、この層
間絶縁膜43に対して前記エミッタ電極としての多結晶シ
リコン層38の表面に通じるコンタクトホール44及び前記
ドレイン配線としての多結晶シリコン層39の表面に通じ
るコンタクトホール45をそれぞれ開口すると共に、層間
絶縁膜43及びその下部のCVD−SiO2膜35に対してＰチャ
ネルMOSトランジスタのソース領域25の表面に通じるコ
ンタクトホール46を開口する。次に、全面に配線用のア
ルミニウムを真空蒸着法等により堆積し、さらにこれを
パターニングしてアルミニウム配線47,48,49を形成する
ことにより完成する（第１図（ｊ））。
なお、このようにして製造された半導体装置におい
て、多結晶シリコン層39の一部によって高抵抗素子42が
構成されており、この高抵抗素子42はスタティック型メ
モリセルの負荷抵抗として使用される。
て、多結晶シリコン層39の一部によって高抵抗素子42が
構成されており、この高抵抗素子42はスタティック型メ
モリセルの負荷抵抗として使用される。
なお本発明は上記実施例のみに限られず、種々の応用
が可能である。例えば実施例ではＮチャネルMOS素子をL
DD構造としたが、それぞれ素子のサイズにより、MOS素
子については最適な構造を用いればよい。また、LDD構
造に用いる側壁はポリ（Poly）Siを用いてもよい。ま
た、ＰチャネルP+イオン注入はＮチャネルのN+イオン注
入の後でもよい。
が可能である。例えば実施例ではＮチャネルMOS素子をL
DD構造としたが、それぞれ素子のサイズにより、MOS素
子については最適な構造を用いればよい。また、LDD構
造に用いる側壁はポリ（Poly）Siを用いてもよい。ま
た、ＰチャネルP+イオン注入はＮチャネルのN+イオン注
入の後でもよい。
上記実施例はスタティックRAMのメモリーセルをディ
ープN+領域と埋込みN+領域で囲む例を示したが、メモリ
ーセルのみならず他のＮチャネルMOS領域を同様に囲ん
でもよいし、メモリーセルはスタティックRAMのメモリ
ーセルのみに限られず、DRAM,EPROM,E2PROM,MROMその他
のメモリーセルでも良い。
ープN+領域と埋込みN+領域で囲む例を示したが、メモリ
ーセルのみならず他のＮチャネルMOS領域を同様に囲ん
でもよいし、メモリーセルはスタティックRAMのメモリ
ーセルのみに限られず、DRAM,EPROM,E2PROM,MROMその他
のメモリーセルでも良い。
又、全面埋込みＰ領域は選択的に形成しても良い。
この方法によりメモリーセルのNMOSFETは埋め込みN+
とディープN+領域にくるまれているため、メモリーセル
のソフトエラー耐性が向上するとともに他のNMOSFETと
は異なる基板バイアスを印加する事ができる。
とディープN+領域にくるまれているため、メモリーセル
のソフトエラー耐性が向上するとともに他のNMOSFETと
は異なる基板バイアスを印加する事ができる。
（実施例２） 次に、第２図（ａ）〜（ｊ）により実施例２を説明す
る。まずＰ型で、（100）結晶面のシリコン半導体基板1
0上に写真触刻法によりメモリーセル形成予定位置に埋
め込みＮウエル形成のための不純物Ｐをイオン注入し、
1190℃で30時間拡散し、埋め込みＮウエル１を形成した
後、絶縁膜11を堆積し、写真触刻法により埋め込みコレ
クタ領域の形成予定位置及びPMOS素子の形成予定位置の
みの絶縁膜11を選択的に除去して開口部12を形成する。
続いてこの開口部12からSb（アンチモン）の気相あるい
は固相拡散もしくはAs（ヒ素）またはSbのイオン注入法
によりN+型の埋め込みコレクタ層（及びＮウエルを深く
する層）13を形成する（第２図（ａ））。
る。まずＰ型で、（100）結晶面のシリコン半導体基板1
0上に写真触刻法によりメモリーセル形成予定位置に埋
め込みＮウエル形成のための不純物Ｐをイオン注入し、
1190℃で30時間拡散し、埋め込みＮウエル１を形成した
後、絶縁膜11を堆積し、写真触刻法により埋め込みコレ
クタ領域の形成予定位置及びPMOS素子の形成予定位置の
みの絶縁膜11を選択的に除去して開口部12を形成する。
続いてこの開口部12からSb（アンチモン）の気相あるい
は固相拡散もしくはAs（ヒ素）またはSbのイオン注入法
によりN+型の埋め込みコレクタ層（及びＮウエルを深く
する層）13を形成する（第２図（ａ））。
次に、上記絶縁膜11を全面除去した後、ウェハーに選
択的にB+を加速電圧100KeV、ドーズ量６×1012cm3でイ
オン注入する。これによりパンチスルー防止用の第１の
低濃度埋め込みＰ領域９を形成する（第２図（ｂ））。
この後エピタキシャル成長法により基板10上に不純物と
してＰ（リン）を１×1016/cm3程度を含むＮエピタキシ
ャル層14を形成する。このときの成長温度は例えば1130
℃であり、層14の厚みは1.2μｍである（第２図
（ｃ））。
択的にB+を加速電圧100KeV、ドーズ量６×1012cm3でイ
オン注入する。これによりパンチスルー防止用の第１の
低濃度埋め込みＰ領域９を形成する（第２図（ｂ））。
この後エピタキシャル成長法により基板10上に不純物と
してＰ（リン）を１×1016/cm3程度を含むＮエピタキシ
ャル層14を形成する。このときの成長温度は例えば1130
℃であり、層14の厚みは1.2μｍである（第２図
（ｃ））。
次に、写真触刻法を用いてイオン注入用のマスク（図
示せず）を形成し、このマスクを用いて上記Ｎ型エピタ
キシャル層14のPMOS形成領域あるいはPMOS,NPNバイポー
ラ素子領域両者にＰイオンを160KeVの加速エネルギー、
５×1012/cm2のドーズ量でイオン注入することによりＮ
ウエル領域15を選択的に形成し、続いて別なイオン注入
用のマスクを用いてＢイオンを100KeVの加速エネルギ
ー、６×1012cm2のドーズ量でイオン注入することによ
りＰウエル領域16を選択的に形成する（第２図
（ｄ））。
示せず）を形成し、このマスクを用いて上記Ｎ型エピタ
キシャル層14のPMOS形成領域あるいはPMOS,NPNバイポー
ラ素子領域両者にＰイオンを160KeVの加速エネルギー、
５×1012/cm2のドーズ量でイオン注入することによりＮ
ウエル領域15を選択的に形成し、続いて別なイオン注入
用のマスクを用いてＢイオンを100KeVの加速エネルギ
ー、６×1012cm2のドーズ量でイオン注入することによ
りＰウエル領域16を選択的に形成する（第２図
（ｄ））。
この時、Ｎウエル２は、メモリーセル部の埋込みＮウ
エルの外周にも同時に形成され、メモリーセル部を電気
的に分離する。なお、この工程では始めにＰウエル領域
16を、次にウエル領域15を形成するようにしてもよい。
エルの外周にも同時に形成され、メモリーセル部を電気
的に分離する。なお、この工程では始めにＰウエル領域
16を、次にウエル領域15を形成するようにしてもよい。
続いて、MOSトランジスタどうし及びMOSトランジスタ
とバイポーラトランジスタとを分離するためのフィール
ド酸化膜17を選択酸化法により形成する。このフィール
ド酸化膜17の膜厚は6000Å程度である。なお、このフィ
ールド酸化膜17の形成に先立ち、フィールド反転防止用
のイオン注入領域18を自己整合的に形成する。
とバイポーラトランジスタとを分離するためのフィール
ド酸化膜17を選択酸化法により形成する。このフィール
ド酸化膜17の膜厚は6000Å程度である。なお、このフィ
ールド酸化膜17の形成に先立ち、フィールド反転防止用
のイオン注入領域18を自己整合的に形成する。
さらに、上記Ｎ型エピタキシャル層14にＰイオンを32
0KeVの加速エネルギー、１×1014/cm2のドーズ量でイオ
ン注入することにより、上記埋め込みコレクタ層13に接
続されたディープ（Deep）N+型イオン注入領域22を形成
する。（第２図（ｅ））。
0KeVの加速エネルギー、１×1014/cm2のドーズ量でイオ
ン注入することにより、上記埋め込みコレクタ層13に接
続されたディープ（Deep）N+型イオン注入領域22を形成
する。（第２図（ｅ））。
続いて全面に膜厚が150Å程度のダミーゲート酸化膜1
9を熱酸化法により形成する。この後、上記ダミーゲー
ト酸化膜19を通して上記Ｎウエル領域15、Ｐウエル領域
16それぞれの表面にＰチャネルMOSトランジスタ、Ｎチ
ャネルMOSトランジスタの閾値合わせ込み用及びパンチ
スルー防止用のチャネルイオン注入領域20,21を形成す
る。上記Ｎウエル領域15側のチャネルイオン注入領域20
は、Ｂイオンを20KeVの加速エネルギー、３×1012×cm2
のドーズ量のイオン注入、Ｐイオンを240KeVの加速エネ
ルギー、２×1012/cm2のドーズ量のイオン注入からなる
２回のイオン注入により形成する。Ｐウエル領域16側の
チャネルイオン注入領域21は、Ｂイオンを20KeVの加速
エネルギー、４×1012/cm2のドーズ量でイオン注入する
ことにより形成する。
9を熱酸化法により形成する。この後、上記ダミーゲー
ト酸化膜19を通して上記Ｎウエル領域15、Ｐウエル領域
16それぞれの表面にＰチャネルMOSトランジスタ、Ｎチ
ャネルMOSトランジスタの閾値合わせ込み用及びパンチ
スルー防止用のチャネルイオン注入領域20,21を形成す
る。上記Ｎウエル領域15側のチャネルイオン注入領域20
は、Ｂイオンを20KeVの加速エネルギー、３×1012×cm2
のドーズ量のイオン注入、Ｐイオンを240KeVの加速エネ
ルギー、２×1012/cm2のドーズ量のイオン注入からなる
２回のイオン注入により形成する。Ｐウエル領域16側の
チャネルイオン注入領域21は、Ｂイオンを20KeVの加速
エネルギー、４×1012/cm2のドーズ量でイオン注入する
ことにより形成する。
次に、上記ダミーゲート酸化膜19を全面剥離した後、
酸化法により表面に150Å程度の厚みのゲート酸化膜23
を形成する。さらにその上にCVD法（化学的気相成長
法）により多結晶シリコン層24を所定の厚みに堆積す
る。続いて、Ｐ拡散によりこの多結晶シリコン層24に不
純物を導して低抵抗化する（第２図（ｆ））。
酸化法により表面に150Å程度の厚みのゲート酸化膜23
を形成する。さらにその上にCVD法（化学的気相成長
法）により多結晶シリコン層24を所定の厚みに堆積す
る。続いて、Ｐ拡散によりこの多結晶シリコン層24に不
純物を導して低抵抗化する（第２図（ｆ））。
次に、写真触刻法を用いて上記多結晶シリコン層24及
びゲート酸化膜23をパターニングし、MOSトランジスタ
のゲート電極をＮウエル領域15上及びＰウエル領域16上
にそれぞれ残す。続いて900℃、O2雰囲気中で30分酸化
を行ない、後酸化膜50を形成する。続いて写真触刻法に
よるマスクと前記フィールド酸化膜17と上記ゲート電極
をマスクにしてBF2 +イオンを50KeVの加速エネルギー、
５×1015/cm2のドーズ量でイオン注入を行ない、Ｎウエ
ル領域15の表面にP+型のソース領域25及びドレイン領域
26を形成する。このとき、同時に前記埋め込みコレクタ
層13上のＮ型エピタキシャル層14にもイオン注入を行な
って、バイポーラトランジスタの外部ベース領域27を形
成する。次に、写真触刻法によるマスクと前記フィール
ド酸化膜17と上記ゲート電極をマスクにP+イオンを60Ke
Vの加速エネルギー、４×1013/cm2のドーズ量でイオン
注入を行ない、Ｐウエル領域16の表面にN-型のソース領
域28及びドレイン領域29を形成する（第２図（ｇ））。
びゲート酸化膜23をパターニングし、MOSトランジスタ
のゲート電極をＮウエル領域15上及びＰウエル領域16上
にそれぞれ残す。続いて900℃、O2雰囲気中で30分酸化
を行ない、後酸化膜50を形成する。続いて写真触刻法に
よるマスクと前記フィールド酸化膜17と上記ゲート電極
をマスクにしてBF2 +イオンを50KeVの加速エネルギー、
５×1015/cm2のドーズ量でイオン注入を行ない、Ｎウエ
ル領域15の表面にP+型のソース領域25及びドレイン領域
26を形成する。このとき、同時に前記埋め込みコレクタ
層13上のＮ型エピタキシャル層14にもイオン注入を行な
って、バイポーラトランジスタの外部ベース領域27を形
成する。次に、写真触刻法によるマスクと前記フィール
ド酸化膜17と上記ゲート電極をマスクにP+イオンを60Ke
Vの加速エネルギー、４×1013/cm2のドーズ量でイオン
注入を行ない、Ｐウエル領域16の表面にN-型のソース領
域28及びドレイン領域29を形成する（第２図（ｇ））。
次に、全面にCVD−SiO2膜30を2000Åの厚みに堆積
し、続いてRIE（反応性イオンエッチング法）等の異方
性エッチング技術によりこのCVD−SiO2膜30をエッチン
グして、CVD−SiO2膜30を前記ゲート電極の側面にのみ
残す。そして、上記Ｐウエル領域16のみが露出するよう
な図示しないマスクを形成した後、Asイオンを50KeVの
加速エネルギー、５×1015/cm2のドーズ量でイオン注入
を行なって、Ｐウエル領域16の表面にN+型のソース領域
31及びドレイン領域32を形成する。すなわち、このＰウ
エル領域16にはいわゆるLDD構造のＮチャネルMOSトラン
ジスタが形成されることになる。続いて900℃、O2雰囲
気中で30分間の酸化を行なうことにより後酸化膜33を形
成する。さらに続いてフォトレジスト等によりＰウエル
領域16及びＮウエル領域15の表面を覆って後、BF2 +イオ
ンを30KeVの加速エネルギー、５×1013/cm2のドーズ量
でイオン注入を行ない、前記埋め込みコレクタ層13上の
Ｎ型エピタキシャル層14にＰ型の内部ベース領域34を形
成する（第２図（ｈ））。
し、続いてRIE（反応性イオンエッチング法）等の異方
性エッチング技術によりこのCVD−SiO2膜30をエッチン
グして、CVD−SiO2膜30を前記ゲート電極の側面にのみ
残す。そして、上記Ｐウエル領域16のみが露出するよう
な図示しないマスクを形成した後、Asイオンを50KeVの
加速エネルギー、５×1015/cm2のドーズ量でイオン注入
を行なって、Ｐウエル領域16の表面にN+型のソース領域
31及びドレイン領域32を形成する。すなわち、このＰウ
エル領域16にはいわゆるLDD構造のＮチャネルMOSトラン
ジスタが形成されることになる。続いて900℃、O2雰囲
気中で30分間の酸化を行なうことにより後酸化膜33を形
成する。さらに続いてフォトレジスト等によりＰウエル
領域16及びＮウエル領域15の表面を覆って後、BF2 +イオ
ンを30KeVの加速エネルギー、５×1013/cm2のドーズ量
でイオン注入を行ない、前記埋め込みコレクタ層13上の
Ｎ型エピタキシャル層14にＰ型の内部ベース領域34を形
成する（第２図（ｈ））。
次に、全面に層間絶縁膜としてのCVD−SiO2膜35を200
0Åの厚みに堆積し、続いてこのCVD−SiO2膜35に対し、
前記内部ベース領域34の表面に通じるコンタクトホール
36及び前記ＮチャネルMOSトランジスタ側のN+型ドレイ
ン領域32の表面に通じるコンタクトホール37をそれぞれ
開口する。この後、多結晶シリコン層を2000Åの厚さに
堆積し、さらにパターニングを行なってエミッタ電極と
高抵抗素子とすべき位置にのみ多結晶シリコン38,39と
して残す。この時多結晶シリコンの堆積温度は600℃以
下にすると良い。次に上記多結晶シリコン層39の一部分
をフォトレジスト等のマスク40で覆った後、上記多結晶
シリコン層38,39に対してAsイオンを50Kevの加速エネル
ギー、５×1015/cm2のドーズ量でイオン注入を行ない、
前記内部ベース領域33内にＮ型のエミッタ領域41を形成
すると同時に多結晶シリコン層38を低抵抗化してバイポ
ーラトランジスタのエミッタ電極を形成する。また同時
に、多結晶シリコン層39を一部除いて低抵抗化してＮチ
ャネルMOSトランジスタのドレイン配線と高抵抗素子42
を形成する（第２図（ｉ））。また、このイオン注入工
程の後に、あるいは続く平坦化工程の後に950℃ないし1
100℃の温度で５秒間ないし１分間熱処理を行なういわ
ゆるラピッドアニールを行なうことにより、さらに良好
なコンタクト特性を得ることができる。
0Åの厚みに堆積し、続いてこのCVD−SiO2膜35に対し、
前記内部ベース領域34の表面に通じるコンタクトホール
36及び前記ＮチャネルMOSトランジスタ側のN+型ドレイ
ン領域32の表面に通じるコンタクトホール37をそれぞれ
開口する。この後、多結晶シリコン層を2000Åの厚さに
堆積し、さらにパターニングを行なってエミッタ電極と
高抵抗素子とすべき位置にのみ多結晶シリコン38,39と
して残す。この時多結晶シリコンの堆積温度は600℃以
下にすると良い。次に上記多結晶シリコン層39の一部分
をフォトレジスト等のマスク40で覆った後、上記多結晶
シリコン層38,39に対してAsイオンを50Kevの加速エネル
ギー、５×1015/cm2のドーズ量でイオン注入を行ない、
前記内部ベース領域33内にＮ型のエミッタ領域41を形成
すると同時に多結晶シリコン層38を低抵抗化してバイポ
ーラトランジスタのエミッタ電極を形成する。また同時
に、多結晶シリコン層39を一部除いて低抵抗化してＮチ
ャネルMOSトランジスタのドレイン配線と高抵抗素子42
を形成する（第２図（ｉ））。また、このイオン注入工
程の後に、あるいは続く平坦化工程の後に950℃ないし1
100℃の温度で５秒間ないし１分間熱処理を行なういわ
ゆるラピッドアニールを行なうことにより、さらに良好
なコンタクト特性を得ることができる。
続いて、全面にCVD−SiO2膜とBPSG膜とからなる層間
絶縁膜43を堆積して表面の平坦化を行なった後、この層
間絶縁膜43に対して前記エミッタ電極としての多結晶シ
リコ層38の表面に通じるコンタクトホール44及び前記ド
レイン配線としての多結晶シリコン層39の表面に通じる
コンタクトホール45をそれぞれ開口すると共に、層間絶
縁膜43及びその下部のCVD−SiO2膜35に対してＰチャネ
ルMOSトランジスタのソース領域25の表面に通じるコン
タクトホール46を開口する。次に全面に配線用のアルミ
ニウムを真空蒸着法等により堆積し、さらにこれをパタ
ーニングしてアルミニウム配線47,48,49を形成すること
により完成する（第２図（ｊ））。
絶縁膜43を堆積して表面の平坦化を行なった後、この層
間絶縁膜43に対して前記エミッタ電極としての多結晶シ
リコ層38の表面に通じるコンタクトホール44及び前記ド
レイン配線としての多結晶シリコン層39の表面に通じる
コンタクトホール45をそれぞれ開口すると共に、層間絶
縁膜43及びその下部のCVD−SiO2膜35に対してＰチャネ
ルMOSトランジスタのソース領域25の表面に通じるコン
タクトホール46を開口する。次に全面に配線用のアルミ
ニウムを真空蒸着法等により堆積し、さらにこれをパタ
ーニングしてアルミニウム配線47,48,49を形成すること
により完成する（第２図（ｊ））。
なお、このようにして製造された半導体装置におい
て、多結晶シリコン層39の一部によって高抵抗素子42が
構成されており、この高抵抗素子42はスタティック型メ
モリセルの負荷抵抗として使用される。
て、多結晶シリコン層39の一部によって高抵抗素子42が
構成されており、この高抵抗素子42はスタティック型メ
モリセルの負荷抵抗として使用される。
この方法によりメモリーセルのNMOSFETは埋め込みＮ
ウエルとＮウエルによりくるまれメモリーセルのソフト
エラー耐性が向上するとともに、他のNMOSFETとは異な
る基板バイアスを印加する事ができる。
ウエルとＮウエルによりくるまれメモリーセルのソフト
エラー耐性が向上するとともに、他のNMOSFETとは異な
る基板バイアスを印加する事ができる。
（実施例３） 以下第３図を参照して本発明の実施例３を説明する。
第３図（ａ）ないし第３図（ｊ）は本発明の半導体装置
を得る方法を工程順に示す断面図である。
第３図（ａ）ないし第３図（ｊ）は本発明の半導体装置
を得る方法を工程順に示す断面図である。
まず、Ｎ型で（100）結晶面のシリコン半導体基板10
上にＢをNPNバイポーラトランジスタ形成予定位置に選
択的に注入し、1190℃30時間の拡散を行ない埋め込みＰ
ウエル３を形成した後、絶縁膜11を堆積し、写真触刻法
により埋め込みコレクタ領域の形成予定位置及びPMOS素
子の形成予定位置のみの絶縁膜11を選択的に除去して開
口部12を形成する。続いてこの開口部12からSb（アンチ
モン）の気相あるいは固相拡散もしくはAs（ヒ素）また
はSbのイオン注入によりN+型の埋め込みコレクタ層（及
びＮウエルを深くする層）13を形成する（第３図
（ａ））。
上にＢをNPNバイポーラトランジスタ形成予定位置に選
択的に注入し、1190℃30時間の拡散を行ない埋め込みＰ
ウエル３を形成した後、絶縁膜11を堆積し、写真触刻法
により埋め込みコレクタ領域の形成予定位置及びPMOS素
子の形成予定位置のみの絶縁膜11を選択的に除去して開
口部12を形成する。続いてこの開口部12からSb（アンチ
モン）の気相あるいは固相拡散もしくはAs（ヒ素）また
はSbのイオン注入によりN+型の埋め込みコレクタ層（及
びＮウエルを深くする層）13を形成する（第３図
（ａ））。
次に、上記絶縁膜11を全面除去した後、ウエハーに選
択的にB+を加速電圧100KeV、ドーズ量６×1012cm2でイ
オンを注入する。これによりパンチスルー防止用の低濃
度埋め込みＰ領域９を形成する。
択的にB+を加速電圧100KeV、ドーズ量６×1012cm2でイ
オンを注入する。これによりパンチスルー防止用の低濃
度埋め込みＰ領域９を形成する。
さらに選択的にＢを加速電圧20KeV、ドーズ量５×10
14cm-2でイオン注入し、PNPトランジスタの埋込みコレ
クタ領域４を形成する。
14cm-2でイオン注入し、PNPトランジスタの埋込みコレ
クタ領域４を形成する。
この時、埋込みP+領域は埋込みＰ領域と同じ濃度で一
度期に形成しても良い（第３図（ｂ））。この後エピタ
キシャル成長法により基板10上に不純物としてＰ（リ
ン）を１×16/cm3程度含むＮ型エピタキシャル層14を形
成する。このときの成長温度は例えば1130℃であり、層
14の厚みは1.2μｍである（第３図（ｃ））。
度期に形成しても良い（第３図（ｂ））。この後エピタ
キシャル成長法により基板10上に不純物としてＰ（リ
ン）を１×16/cm3程度含むＮ型エピタキシャル層14を形
成する。このときの成長温度は例えば1130℃であり、層
14の厚みは1.2μｍである（第３図（ｃ））。
次に、写真触刻法を用いてイオン注入用のマスク（図
示せず）を形成し、このマスクを用いて上記Ｎ型エピタ
キシャル層14のPMOS形成領域或いはPMOS,NPNバイポーラ
素子領域両者にＰイオンを160KeVの加速エネルギー、５
×1012/cm2のドーズ量でイオン注入することによりＮウ
エル領域15を選択的に形成し、続いて別なイオン注入用
のマスクを用いてＢイオンを100KeVの加速エネルギー、
６×1012/cm2のドーズ量でイオン注入することによりＰ
ウエル領域16を選択的に形成する（第３図（ｄ））。な
お、この工程では始めにＰウエル領域16を、次にＮウエ
ル領域15を形成するようにしてもよい。
示せず）を形成し、このマスクを用いて上記Ｎ型エピタ
キシャル層14のPMOS形成領域或いはPMOS,NPNバイポーラ
素子領域両者にＰイオンを160KeVの加速エネルギー、５
×1012/cm2のドーズ量でイオン注入することによりＮウ
エル領域15を選択的に形成し、続いて別なイオン注入用
のマスクを用いてＢイオンを100KeVの加速エネルギー、
６×1012/cm2のドーズ量でイオン注入することによりＰ
ウエル領域16を選択的に形成する（第３図（ｄ））。な
お、この工程では始めにＰウエル領域16を、次にＮウエ
ル領域15を形成するようにしてもよい。
続いて、MOSトランジスタどうし及びMOSトランジスタ
とバイポーラトランジスタとを分離するためのフィール
ド酸化膜17を選択酸化法により形成する。このフィール
ド酸化膜17の膜厚は6000Å程度である。なお、このフィ
ールド酸化膜17の形成に先立ち、フィールド反転防止用
のイオン注入領域18を自己整合的に形成する。
とバイポーラトランジスタとを分離するためのフィール
ド酸化膜17を選択酸化法により形成する。このフィール
ド酸化膜17の膜厚は6000Å程度である。なお、このフィ
ールド酸化膜17の形成に先立ち、フィールド反転防止用
のイオン注入領域18を自己整合的に形成する。
さらに、上記Ｎ型エピタキシャル層14にＰイオンを32
0KeVの加速エネルギー、１×1015/cm2のドーズ量でイオ
ン注入することにより、上記埋め込みコレクタ層13に接
続されたディープ（Deep）N+型イオン注入領域22を形成
する（第３図（ｅ））。
0KeVの加速エネルギー、１×1015/cm2のドーズ量でイオ
ン注入することにより、上記埋め込みコレクタ層13に接
続されたディープ（Deep）N+型イオン注入領域22を形成
する（第３図（ｅ））。
同じ手法でPNPトランジスタのコレクタ取り出し電極
５を160KeVの加速エネルギー、１×1015/cm2のドーズ量
でイオン注入する事により形成する。
５を160KeVの加速エネルギー、１×1015/cm2のドーズ量
でイオン注入する事により形成する。
このディープP+領域は形成しなくとも良い。
さらに高性能なPNPバイポーラ素子を形成するため
に、この時1MeVの加速エネルギー５×14/cm2のドーズ量
でイオン注入する事により埋込みコレクタ領域の濃度を
上げても良い。続いて全面に膜厚が150Å程度のダミー
ゲート酸化膜19を熱酸化法により形成する。この後、上
記ダミーゲート酸化膜19を通して上記Ｎウエル領域15、
Ｐウエル領域16それぞれの表面にＰチャネルMOSトラン
ジスタ、ＮチャネルMOSトランジスタの閾値合わせ込み
用及びパンチスルー防止用のチャネルイオン注入領域2
0,21を形成する。上記Ｎウエル領域15側のチャネルイオ
ン注入領域20は、Ｂイオンを20KeVの加速エネルギー、
３×1012/cm2のドーズ量のイオン注入、Ｐイオンを240K
eVの加速エネルギー、２×1012/cm2のドーズ量のイオン
注入からなる２回のイオン注入により形成する。Ｐウエ
ル領域16側のチャネルイオン注入領域21は、Ｂイオンを
20KeVの加速エネルギー、４×1012/cm2のドーズ量のイ
オン注入することにより形成する。
に、この時1MeVの加速エネルギー５×14/cm2のドーズ量
でイオン注入する事により埋込みコレクタ領域の濃度を
上げても良い。続いて全面に膜厚が150Å程度のダミー
ゲート酸化膜19を熱酸化法により形成する。この後、上
記ダミーゲート酸化膜19を通して上記Ｎウエル領域15、
Ｐウエル領域16それぞれの表面にＰチャネルMOSトラン
ジスタ、ＮチャネルMOSトランジスタの閾値合わせ込み
用及びパンチスルー防止用のチャネルイオン注入領域2
0,21を形成する。上記Ｎウエル領域15側のチャネルイオ
ン注入領域20は、Ｂイオンを20KeVの加速エネルギー、
３×1012/cm2のドーズ量のイオン注入、Ｐイオンを240K
eVの加速エネルギー、２×1012/cm2のドーズ量のイオン
注入からなる２回のイオン注入により形成する。Ｐウエ
ル領域16側のチャネルイオン注入領域21は、Ｂイオンを
20KeVの加速エネルギー、４×1012/cm2のドーズ量のイ
オン注入することにより形成する。
次に、上記ダミーゲート酸化膜19を全面剥離した後、
酸化法により表面に150Å程度の厚みのゲート酸化膜23
を形成する。さらにその上にCVD法（化学的気相成長
法）により多結晶シリコン層24を所定の厚みに堆積す
る。続いて、Ｐ拡散によりこの多結晶シリコン層24に不
純物を導入して低抵抗化する（第３図（ｆ））。
酸化法により表面に150Å程度の厚みのゲート酸化膜23
を形成する。さらにその上にCVD法（化学的気相成長
法）により多結晶シリコン層24を所定の厚みに堆積す
る。続いて、Ｐ拡散によりこの多結晶シリコン層24に不
純物を導入して低抵抗化する（第３図（ｆ））。
次に、写真触刻法を用いて上記多結晶シリコン層24及
びゲート酸化膜23をパターニングし、MOSトランジスタ
のゲート電極をＮウエル領域15上及びＰウエル領域16上
にそれぞれ残す。続いて900℃、O2雰囲気中で30分酸化
を行ない、後酸化膜50を形成する。続いて写真触刻法に
よるマスクと前記フィールド酸化膜17と上記ゲート電極
をマスクにしてBF2 +イオンを50KeVの加速エネルギー、
５×1015/cm2のドーズ量でイオン注入を行ない、Ｎウエ
ル領域15の表面にP+型のソース領域25及びドレイン領域
26を形成する。このとき、同時に前記埋め込みコレクタ
層13上のＮ型エピタキシャル層14にもイオン注入を行な
って、バイポーラトランジスタの外部ベース領域27を形
成する。次に、写真触刻法によるマスクと前記フィール
ド酸化膜17と上記ゲート電極をマスクにP+イオンを60Ke
Vの加速エネルギー、４×1013/cm2のドーズ量でイオン
注入を行ない、Ｐウエル領域16の表面にP-型のソース領
域28及びドレイン領域29を形成する（第３図（ｇ））。
びゲート酸化膜23をパターニングし、MOSトランジスタ
のゲート電極をＮウエル領域15上及びＰウエル領域16上
にそれぞれ残す。続いて900℃、O2雰囲気中で30分酸化
を行ない、後酸化膜50を形成する。続いて写真触刻法に
よるマスクと前記フィールド酸化膜17と上記ゲート電極
をマスクにしてBF2 +イオンを50KeVの加速エネルギー、
５×1015/cm2のドーズ量でイオン注入を行ない、Ｎウエ
ル領域15の表面にP+型のソース領域25及びドレイン領域
26を形成する。このとき、同時に前記埋め込みコレクタ
層13上のＮ型エピタキシャル層14にもイオン注入を行な
って、バイポーラトランジスタの外部ベース領域27を形
成する。次に、写真触刻法によるマスクと前記フィール
ド酸化膜17と上記ゲート電極をマスクにP+イオンを60Ke
Vの加速エネルギー、４×1013/cm2のドーズ量でイオン
注入を行ない、Ｐウエル領域16の表面にP-型のソース領
域28及びドレイン領域29を形成する（第３図（ｇ））。
このLDDN-イオン注入によりPNPトランジスタの内部ベ
ース領域６も同時に形成する。又、このベース領域６は
別のイオン注入により形成しても良い。
ース領域６も同時に形成する。又、このベース領域６は
別のイオン注入により形成しても良い。
次に、全面にCVD−SiO2膜30を2000Åの厚みに堆積
し、続いてRIE（反応性イオンエッチング法）等の異方
性エッチング技術によりこのCVD−SiO2膜30をエッチン
グして、CVD−SiO2膜30を前記ゲート電極の側面にのみ
残す。そして、上記Ｐウエル領域16のみが露出するよう
な図示しないマスクを形成した後、Asイオンを50KeVの
加速エネルギー、５×1015/cm2のドーズ量でイオン注入
を行なって、Ｐウエル領域16の表面にN+型のソース領域
31及びドレイン領域32を形成する。すなわち、このＰウ
エル領域16にはいわゆるLDD構造のＮチャネルMOSトラン
ジスタが形成されることになる。
し、続いてRIE（反応性イオンエッチング法）等の異方
性エッチング技術によりこのCVD−SiO2膜30をエッチン
グして、CVD−SiO2膜30を前記ゲート電極の側面にのみ
残す。そして、上記Ｐウエル領域16のみが露出するよう
な図示しないマスクを形成した後、Asイオンを50KeVの
加速エネルギー、５×1015/cm2のドーズ量でイオン注入
を行なって、Ｐウエル領域16の表面にN+型のソース領域
31及びドレイン領域32を形成する。すなわち、このＰウ
エル領域16にはいわゆるLDD構造のＮチャネルMOSトラン
ジスタが形成されることになる。
このN+のイオン注入によりPNPトランジスタの外部ベ
ース領域７も同時に形成する。
ース領域７も同時に形成する。
続いて900℃、O2雰囲気中で30分間の酸化を行なうこ
とにより後酸化膜33を形成する。さらに続いてフォトレ
ジスト等によりＰウエル領域16及びＮウエル領域15の表
面を覆った後、BF2 +イオンを30KeVの加速エネルギー、
５×1013/cm2のドーズ量でイオン注入を行ない、前記埋
め込みコレクタ層13上のＮ型エピタキシャル層14にＰ型
の内部ベース領域34を形成する（第３図（ｈ））。
とにより後酸化膜33を形成する。さらに続いてフォトレ
ジスト等によりＰウエル領域16及びＮウエル領域15の表
面を覆った後、BF2 +イオンを30KeVの加速エネルギー、
５×1013/cm2のドーズ量でイオン注入を行ない、前記埋
め込みコレクタ層13上のＮ型エピタキシャル層14にＰ型
の内部ベース領域34を形成する（第３図（ｈ））。
次に、全面に層間絶縁膜としてのCVD−SiO2膜35を200
0Åの厚みに堆積し、続いてこのCVD−SiO2膜35に対し、
前記内部ベース領域34の表面に通じるコンタクトホール
36及び前記ＮチャネルMOSトランジスタ側のN+型ドレイ
ン領域32の表面に通じるコンタクトホール37をそれぞれ
開口する。この後、多結晶シリコン層を2000Åの厚さに
堆積し、さらにパターニングを行なってNPNトランジス
タをPNPトランジスタのエミッタ電極と高抵抗素子とす
べき位置にのみ多結晶シリコン層38および８として残
す。この時多結晶シリコンの堆積温度は600℃以下にす
ると良い。次に上記多結晶シリコン層８の一部分をフォ
トレジスト等のマスクで覆った後、上記多結晶シリコン
層38および８に対してAsイオンを50KeVの加速エネルギ
ー、５×1015/cm2のドーズ量でイオン注入を行ない、前
記内部ベース領域34内にＮ型のエミッタ領域41を形成す
ると同時に多結晶シリコン層38を低抵抗化してNPNバイ
ポーラトランジスタのエミッタ電極を形成する。又、同
様にしてBF2イオンを選択的に５×1015/cm2のドーズ量
でPNPトランジスタのエミッタ領域上の多結晶シリコン
に注入する事により、前記内部ベース６内にＰ型エミッ
タ領域60を形成する。
0Åの厚みに堆積し、続いてこのCVD−SiO2膜35に対し、
前記内部ベース領域34の表面に通じるコンタクトホール
36及び前記ＮチャネルMOSトランジスタ側のN+型ドレイ
ン領域32の表面に通じるコンタクトホール37をそれぞれ
開口する。この後、多結晶シリコン層を2000Åの厚さに
堆積し、さらにパターニングを行なってNPNトランジス
タをPNPトランジスタのエミッタ電極と高抵抗素子とす
べき位置にのみ多結晶シリコン層38および８として残
す。この時多結晶シリコンの堆積温度は600℃以下にす
ると良い。次に上記多結晶シリコン層８の一部分をフォ
トレジスト等のマスクで覆った後、上記多結晶シリコン
層38および８に対してAsイオンを50KeVの加速エネルギ
ー、５×1015/cm2のドーズ量でイオン注入を行ない、前
記内部ベース領域34内にＮ型のエミッタ領域41を形成す
ると同時に多結晶シリコン層38を低抵抗化してNPNバイ
ポーラトランジスタのエミッタ電極を形成する。又、同
様にしてBF2イオンを選択的に５×1015/cm2のドーズ量
でPNPトランジスタのエミッタ領域上の多結晶シリコン
に注入する事により、前記内部ベース６内にＰ型エミッ
タ領域60を形成する。
また同時に、多結晶シリコン層８を一部除いて低抵抗
化してＮチャネルMOSトランジスタのドレイン配線を形
成する（第３図（ｉ））、また、このイオン注入工程の
後に、あるいは続く平坦化工程の後に950℃ないし1100
℃の温度で５秒間ないし１分間熱処理を行なういわゆる
ラピッドアニールを行なうことにより、さりに良好なコ
ンタクト特性を得ることができる。
化してＮチャネルMOSトランジスタのドレイン配線を形
成する（第３図（ｉ））、また、このイオン注入工程の
後に、あるいは続く平坦化工程の後に950℃ないし1100
℃の温度で５秒間ないし１分間熱処理を行なういわゆる
ラピッドアニールを行なうことにより、さりに良好なコ
ンタクト特性を得ることができる。
続いて、全面にCVD−SiO2膜とBPSG膜とからなる層間
絶縁膜43を堆積して表面の平坦化を行なった後、この層
間絶縁膜43に対して前記エミッタ電極としての多結晶シ
リコン層38の表面に通じるコンタクトホール44及びコン
タクトホール45をそれぞれ開口すると共に、層間絶縁膜
43及びその下部のCVD−SiO2膜35に対してＰチャネルMOS
トランジスタのソース領域25の表面に通じるコンタクト
ホール46を開口する。次に全面に配線用のアルミニウム
を真空蒸着法等により堆積し、さらにこれをパターニン
グしてアルミニウム配線47,48,49を形成することにより
完成する（第３図（ｊ））。
絶縁膜43を堆積して表面の平坦化を行なった後、この層
間絶縁膜43に対して前記エミッタ電極としての多結晶シ
リコン層38の表面に通じるコンタクトホール44及びコン
タクトホール45をそれぞれ開口すると共に、層間絶縁膜
43及びその下部のCVD−SiO2膜35に対してＰチャネルMOS
トランジスタのソース領域25の表面に通じるコンタクト
ホール46を開口する。次に全面に配線用のアルミニウム
を真空蒸着法等により堆積し、さらにこれをパターニン
グしてアルミニウム配線47,48,49を形成することにより
完成する（第３図（ｊ））。
この方法によりＮチャネルMOSFETのＰウエルは自動的
にＮ型基板とＮウエルにより囲まれる事になりメモリー
セルのソフトエラー耐性が向上すると同時に他のNMOSFE
Tとは異なる基板バイアスを印加する事ができる。
にＮ型基板とＮウエルにより囲まれる事になりメモリー
セルのソフトエラー耐性が向上すると同時に他のNMOSFE
Tとは異なる基板バイアスを印加する事ができる。
又、バイポーラトランジスタの埋め込みコレクタ層13
は埋め込みＰ領域９で囲まれて分離される為、Ｎ型基板
10に電圧VDDが加えられてもバイポーラトランジスタの
埋め込みコレクタ層13から出力を取り出すことができ
る。
は埋め込みＰ領域９で囲まれて分離される為、Ｎ型基板
10に電圧VDDが加えられてもバイポーラトランジスタの
埋め込みコレクタ層13から出力を取り出すことができ
る。
本実施例ではPNPトランジスタのエミッタ電極をＰ型
多結晶シリコンからの拡散により形成したが、Ｐチャネ
ルMOSFETのソースドレインのP+イオン注入により形成し
ても良い。
多結晶シリコンからの拡散により形成したが、Ｐチャネ
ルMOSFETのソースドレインのP+イオン注入により形成し
ても良い。
［発明の効果］ 以上述べたように本発明により、従来のBiCMOS混成メ
モリーLSIのソフトエラーレートが10000FIT以上であっ
たのに対して、10FIT以下に低減する事が出来た。
モリーLSIのソフトエラーレートが10000FIT以上であっ
たのに対して、10FIT以下に低減する事が出来た。
又、メモリーセル部と周辺回路部のNMOSFETに異なる
基板バイアスを印加する事により、2n secのアクセスタ
イムの高速化をはかる事ができた。即ち、高速化を図か
るためには、NMOSFETのスレッショルド電圧Vthを下げ
ること、NMOSFETのキャパシタンスを下げること、の
２つの条件が必要である。一方、SRAMのメモリーセルで
はデータを保持するためにはスレッショルド電圧Vthを
上げてやる必要がある。そこで、メモリーセルを他のウ
エル領域でくるむことにより、メモリーセル以外のMOSF
ETとは異なるバックゲートバイアスを印加することによ
り、メモリーセルのスレッショルド特性を上げてデータ
の保持をすると共に、メモリーセル以外の基板バイアス
を低くして、上記，の条件を満たすようにして高速
化を図ったものである。
基板バイアスを印加する事により、2n secのアクセスタ
イムの高速化をはかる事ができた。即ち、高速化を図か
るためには、NMOSFETのスレッショルド電圧Vthを下げ
ること、NMOSFETのキャパシタンスを下げること、の
２つの条件が必要である。一方、SRAMのメモリーセルで
はデータを保持するためにはスレッショルド電圧Vthを
上げてやる必要がある。そこで、メモリーセルを他のウ
エル領域でくるむことにより、メモリーセル以外のMOSF
ETとは異なるバックゲートバイアスを印加することによ
り、メモリーセルのスレッショルド特性を上げてデータ
の保持をすると共に、メモリーセル以外の基板バイアス
を低くして、上記，の条件を満たすようにして高速
化を図ったものである。
第１図は本発明の一実施例を示す各製造工程の断面図、
第２図及び第３図はそれぞれ本発明の他の実施例を示す
各製造工程の断面図である。 １……埋め込みＮウエル、２……Ｎウエル、３……埋め
込みＰウエル、４……埋め込みコレクタ領域、５……コ
レクタ取り出し電極、６……PNP内部ベース領域、７…
…PNP外部ベース領域、８……PNPエミッタ電極、９……
埋め込みＰ領域、10……シリコン半導体基板、11……絶
縁膜、12……開口部、13……埋め込みコレクタ層、14…
…Ｎ型エピタキシャル層、15……Ｎウエル領域、16……
Ｐウエル領域、17……フィールド酸化膜、18……イオン
注入領域、19……ダミーゲート酸化膜、20,21……チャ
ネルイオン注入領域、22……N+型イオン注入領域、23…
…ゲート酸化膜、24……多結晶シリコン層、25……P+型
のソース領域、26……P+型のドレイン領域、27……外部
ベース領域、28……N-型のソース領域、29……N-型のド
レイン領域、30……CVD−SiO2膜、31……N+型のソース
領域、32……N+型ドレイン領域、33……後酸化膜、34…
…内部ベース領域、35……CVD−SiO2膜、36,37,44,45,4
6……コンタクトホール、38,39……多結晶シリコン層、
40……マスク、41……エミッタ領域、42……高抵抗素
子、43……層間絶縁間、47,48,49……アルミニウム配
線、50……後酸化膜、60……PNPエミッタ領域。
第２図及び第３図はそれぞれ本発明の他の実施例を示す
各製造工程の断面図である。 １……埋め込みＮウエル、２……Ｎウエル、３……埋め
込みＰウエル、４……埋め込みコレクタ領域、５……コ
レクタ取り出し電極、６……PNP内部ベース領域、７…
…PNP外部ベース領域、８……PNPエミッタ電極、９……
埋め込みＰ領域、10……シリコン半導体基板、11……絶
縁膜、12……開口部、13……埋め込みコレクタ層、14…
…Ｎ型エピタキシャル層、15……Ｎウエル領域、16……
Ｐウエル領域、17……フィールド酸化膜、18……イオン
注入領域、19……ダミーゲート酸化膜、20,21……チャ
ネルイオン注入領域、22……N+型イオン注入領域、23…
…ゲート酸化膜、24……多結晶シリコン層、25……P+型
のソース領域、26……P+型のドレイン領域、27……外部
ベース領域、28……N-型のソース領域、29……N-型のド
レイン領域、30……CVD−SiO2膜、31……N+型のソース
領域、32……N+型ドレイン領域、33……後酸化膜、34…
…内部ベース領域、35……CVD−SiO2膜、36,37,44,45,4
6……コンタクトホール、38,39……多結晶シリコン層、
40……マスク、41……エミッタ領域、42……高抵抗素
子、43……層間絶縁間、47,48,49……アルミニウム配
線、50……後酸化膜、60……PNPエミッタ領域。
Claims (1)
- 【請求項１】Ｎ型基板に形成された埋込みＰウエルと、
この埋込みＰウエルの内部に形成された埋込みＮ層と、
前記Ｎ型基板に形成された埋込みＰ層と、この埋込みＰ
層及び前記埋込みＮ層及び前記埋込みＰウエルの上に堆
積されたエピタキシャル成長層と、前記埋込みＮ層上に
形成されたＮウエルと、このＮウエル周囲の前記埋込み
Ｐウエルの上に形成された第１のＰウエルと、前記埋込
みＰ層上に形成された第２のＰウエルと、前記Ｎウエル
中に形成されたNPNバイポーラトランジスタと、前記第
１のＰウエル中に形成されたＮチャネルMOSFETと、前記
第２のＰウエル中に形成されたPNPトランジスタとを具
備することを特徴とする半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039816A JP2509690B2 (ja) | 1989-02-20 | 1989-02-20 | 半導体装置 |
| US07/480,762 US5075752A (en) | 1989-02-20 | 1990-02-16 | Bi-cmos semiconductor device having memory cells formed in isolated wells |
| KR1019900002073A KR970005146B1 (ko) | 1989-02-20 | 1990-02-20 | Bi-CMOS 반도체장치 |
| EP90103241A EP0384396B1 (en) | 1989-02-20 | 1990-02-20 | Bi-CMOS semiconductor device having memory cells formed in isolated wells |
| DE69033321T DE69033321T2 (de) | 1989-02-20 | 1990-02-20 | Bi CMOS-Halbleiteranordnung mit in isolierten Bereichen angeordneten Speicherzellen |
| KR1019940012349A KR950009798B1 (ko) | 1989-02-20 | 1994-06-02 | Bi-CMOS 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039816A JP2509690B2 (ja) | 1989-02-20 | 1989-02-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02219262A JPH02219262A (ja) | 1990-08-31 |
| JP2509690B2 true JP2509690B2 (ja) | 1996-06-26 |
Family
ID=12563496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1039816A Expired - Fee Related JP2509690B2 (ja) | 1989-02-20 | 1989-02-20 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5075752A (ja) |
| EP (1) | EP0384396B1 (ja) |
| JP (1) | JP2509690B2 (ja) |
| KR (1) | KR970005146B1 (ja) |
| DE (1) | DE69033321T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04363059A (ja) * | 1990-08-23 | 1992-12-15 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2609753B2 (ja) * | 1990-10-17 | 1997-05-14 | 株式会社東芝 | 半導体装置 |
| US5075571A (en) * | 1991-01-02 | 1991-12-24 | International Business Machines Corp. | PMOS wordline boost cricuit for DRAM |
| US5264716A (en) * | 1992-01-09 | 1993-11-23 | International Business Machines Corporation | Diffused buried plate trench dram cell array |
| SG45211A1 (en) * | 1992-01-09 | 1998-01-16 | Ibm | Double grid and double well substrate plate trench dram cell array |
| JPH088268A (ja) * | 1994-06-21 | 1996-01-12 | Mitsubishi Electric Corp | バイポーラトランジスタを有する半導体装置およびその製造方法 |
| US5885880A (en) * | 1994-09-19 | 1999-03-23 | Sony Corporation | Bipolar transistor device and method for manufacturing the same |
| KR100190008B1 (ko) * | 1995-12-30 | 1999-06-01 | 윤종용 | 반도체 장치의 정전하 보호 장치 |
| US5858828A (en) * | 1997-02-18 | 1999-01-12 | Symbios, Inc. | Use of MEV implantation to form vertically modulated N+ buried layer in an NPN bipolar transistor |
| US6927460B1 (en) | 2002-02-15 | 2005-08-09 | Fairchild Semiconductor Corporation | Method and structure for BiCMOS isolated NMOS transistor |
| JP2005085349A (ja) * | 2003-09-08 | 2005-03-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939904B2 (ja) * | 1978-09-28 | 1984-09-27 | 株式会社東芝 | 半導体装置 |
| US4311532A (en) * | 1979-07-27 | 1982-01-19 | Harris Corporation | Method of making junction isolated bipolar device in unisolated IGFET IC |
| JPS58192359A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 半導体装置 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| DE3583575D1 (de) * | 1984-10-17 | 1991-08-29 | Hitachi Ltd | Komplementaere halbleiteranordnung. |
| JPH073811B2 (ja) * | 1985-04-12 | 1995-01-18 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS61281545A (ja) * | 1985-06-06 | 1986-12-11 | Fuji Electric Co Ltd | バイポ−ラ・ｃｍｏｓ半導体装置 |
| GB2186117B (en) * | 1986-01-30 | 1989-11-01 | Sgs Microelettronica Spa | Monolithically integrated semiconductor device containing bipolar junction,cmosand dmos transistors and low leakage diodes and a method for its fabrication |
| JP2523506B2 (ja) * | 1986-06-25 | 1996-08-14 | 株式会社日立製作所 | 半導体装置 |
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