JPH0621077A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0621077A JPH0621077A JP17555492A JP17555492A JPH0621077A JP H0621077 A JPH0621077 A JP H0621077A JP 17555492 A JP17555492 A JP 17555492A JP 17555492 A JP17555492 A JP 17555492A JP H0621077 A JPH0621077 A JP H0621077A
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Abstract
(57)【要約】
【目的】 高速で高周波特性もよい半導体装置およびこ
の半導体装置を容易に製造できる製造方法を提供する。 【構成】 エミッタ層形成予定領域９にボロンをイオン
注入し（図１Ａ）、アニールをおこなうとベース層形成
予定領域４１まで、ボロンが拡散する（同図Ｂ）。つぎ
に、ひ素をイオン注入すると、エミッタ層１３およびコ
レクタ層１５が形成される（同図Ｃ）。その際、ひ素よ
りもボロンのほうが拡散係数が大きいので、Ｐ形のエミ
ッタ層１３から突出するように、ベース層１１が自己整
合的に形成される。 【効果】 拡散速度の差の分だけの厚みのベース層を自
己整合的に形成することができる。
の半導体装置を容易に製造できる製造方法を提供する。 【構成】 エミッタ層形成予定領域９にボロンをイオン
注入し（図１Ａ）、アニールをおこなうとベース層形成
予定領域４１まで、ボロンが拡散する（同図Ｂ）。つぎ
に、ひ素をイオン注入すると、エミッタ層１３およびコ
レクタ層１５が形成される（同図Ｃ）。その際、ひ素よ
りもボロンのほうが拡散係数が大きいので、Ｐ形のエミ
ッタ層１３から突出するように、ベース層１１が自己整
合的に形成される。 【効果】 拡散速度の差の分だけの厚みのベース層を自
己整合的に形成することができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関する
ものであり、特にその動作速度および性能向上に関する
ものである。
ものであり、特にその動作速度および性能向上に関する
ものである。
【０００２】
【従来の技術】半導体集積回路において、一般的には、
シリコン基板の上にエピタキシャル成長層を形成し、こ
のエピタキシャル成長層に回路を形成している。ところ
で、このような構造においては、シリコン基板とエピタ
キシャル成長層がＰＮ接合を形成し、容量を有すること
となる。このＰＮ接合部の容量は、素子の動作速度を低
下させるものである。したがって、高速動作を要求され
る素子の形成には適さない構造であった。
シリコン基板の上にエピタキシャル成長層を形成し、こ
のエピタキシャル成長層に回路を形成している。ところ
で、このような構造においては、シリコン基板とエピタ
キシャル成長層がＰＮ接合を形成し、容量を有すること
となる。このＰＮ接合部の容量は、素子の動作速度を低
下させるものである。したがって、高速動作を要求され
る素子の形成には適さない構造であった。
【０００３】この問題を解決するために、近年、シリコ
ン基板上の絶縁層の上にさらにシリコン単結晶層を形成
したＳＯＩ(Semiconductor on Insulator)基板が提供さ
れている。ＳＯＩ基板においてはシリコン単結晶層をシ
リコン基板から絶縁することができる。したがってシリ
コン単結晶層内にラテラルバイポーラトランジスタを形
成することにより、シリコン単結晶層に形成した半導体
素子とシリコン基板とのＰＮ接合をなくすことができ
る。
ン基板上の絶縁層の上にさらにシリコン単結晶層を形成
したＳＯＩ(Semiconductor on Insulator)基板が提供さ
れている。ＳＯＩ基板においてはシリコン単結晶層をシ
リコン基板から絶縁することができる。したがってシリ
コン単結晶層内にラテラルバイポーラトランジスタを形
成することにより、シリコン単結晶層に形成した半導体
素子とシリコン基板とのＰＮ接合をなくすことができ
る。
【０００４】図５に、ＳＯＩ基板４を用いたラテラルバ
イポーラトランジスタ31の製造方法を示す。同図Ａは、
ＳＯＩ基板４を示す。ＳＯＩ基板４は、シリコン基板２
の上に絶縁層であるシリコン酸化膜（ＳｉＯ2）３が形
成されている。シリコン酸化膜３の上には、さらに単結
晶シリコン層５が形成されている。
イポーラトランジスタ31の製造方法を示す。同図Ａは、
ＳＯＩ基板４を示す。ＳＯＩ基板４は、シリコン基板２
の上に絶縁層であるシリコン酸化膜（ＳｉＯ2）３が形
成されている。シリコン酸化膜３の上には、さらに単結
晶シリコン層５が形成されている。
【０００５】つぎにＳＯＩ基板４の表面に、フォトレジ
スト７を塗布し、同図Ｂに示すようにパターンニング
し、開口部８を形成する。その後、基板表面からＢ
+（ボロン）をイオン注入をする。
スト７を塗布し、同図Ｂに示すようにパターンニング
し、開口部８を形成する。その後、基板表面からＢ
+（ボロン）をイオン注入をする。
【０００６】同図Ｂのフォトレジスト７を一旦除去し、
新たにＳＯＩ基板４の表面に、フォトレジスト８を塗布
し、同図Ｃのようにパターンニングし、開口部１０を形
成する。その後、基板表面からＰ+（リン）をイオン注
入する。
新たにＳＯＩ基板４の表面に、フォトレジスト８を塗布
し、同図Ｃのようにパターンニングし、開口部１０を形
成する。その後、基板表面からＰ+（リン）をイオン注
入する。
【０００７】つぎに、同図Ｃのフォトレジスト２３を除
去したのち、アニールを行なうことにより、Ｐ形である
ベース層１１、ともにＮ形であるコレクタ層１５および
エミッタ層１３が形成される。その後、コレクタ層１
５、エミッタ層１３およびベース層１１に電極を形成し
（図示せず）、ラテラルバイポーラトランジスタ３１が
完成する。
去したのち、アニールを行なうことにより、Ｐ形である
ベース層１１、ともにＮ形であるコレクタ層１５および
エミッタ層１３が形成される。その後、コレクタ層１
５、エミッタ層１３およびベース層１１に電極を形成し
（図示せず）、ラテラルバイポーラトランジスタ３１が
完成する。
【０００８】
【発明が解決しようとする課題】しかし、上記のような
ラテラルバイポーラトランジスタ３１においては、次の
ような問題があった。ベース層１１の幅Ｗは、フォトレ
ジスト７のパターンニングの幅によって決定される。こ
のパターンニングの幅を縮小することは、アライメント
許容度および加工精度から限界がある（約１μｍ程
度）。したがって、ベース層１１の幅Ｗを狭めることに
は限界があった。このため、動作速度が遅く、高周波特
性もよくなかった。
ラテラルバイポーラトランジスタ３１においては、次の
ような問題があった。ベース層１１の幅Ｗは、フォトレ
ジスト７のパターンニングの幅によって決定される。こ
のパターンニングの幅を縮小することは、アライメント
許容度および加工精度から限界がある（約１μｍ程
度）。したがって、ベース層１１の幅Ｗを狭めることに
は限界があった。このため、動作速度が遅く、高周波特
性もよくなかった。
【０００９】この発明は、上記のような問題点を解決
し、高速で高周波特性もよい半導体装置およびこの半導
体装置を容易に製造できる製造方法を提供することを目
的とする。
し、高速で高周波特性もよい半導体装置およびこの半導
体装置を容易に製造できる製造方法を提供することを目
的とする。
【００１０】
【課題を解決するための手段】請求項１にかかる半導体
装置は、絶縁層上の薄膜半導体層に形成される半導体装
置であって、ともに第１導電型のエミッタ層およびコレ
クタ層と、前記エミッタ層とコレクタ層との間に配置さ
れた第２導電型のベース層と、を前記薄膜半導体層内に
横方向に配置した半導体装置において、前記エミッタ層
形成予定領域または前記コレクタ層形成予定領域に、第
１の不純物および第１の不純物より拡散係数が大きい第
２の不純物を注入拡散することにより、第１の不純物の
拡散領域をエミッタ層またはコレクタ層とし、第１の不
純物の拡散領域から突出した第２の不純物の拡散領域を
前記ベース層とすること、を特徴とする。
装置は、絶縁層上の薄膜半導体層に形成される半導体装
置であって、ともに第１導電型のエミッタ層およびコレ
クタ層と、前記エミッタ層とコレクタ層との間に配置さ
れた第２導電型のベース層と、を前記薄膜半導体層内に
横方向に配置した半導体装置において、前記エミッタ層
形成予定領域または前記コレクタ層形成予定領域に、第
１の不純物および第１の不純物より拡散係数が大きい第
２の不純物を注入拡散することにより、第１の不純物の
拡散領域をエミッタ層またはコレクタ層とし、第１の不
純物の拡散領域から突出した第２の不純物の拡散領域を
前記ベース層とすること、を特徴とする。
【００１１】請求項２にかかる半導体装置は、前記コレ
クタ層よりも不純物濃度の薄い中間層を前記ベース層と
前記コレクタ層の間に設けたことを特徴とする。
クタ層よりも不純物濃度の薄い中間層を前記ベース層と
前記コレクタ層の間に設けたことを特徴とする。
【００１２】請求項３にかかる半導体装置は、前記ベー
ス層の横にベース電極取り出し用の高濃度層を設けたこ
とを特徴とする。
ス層の横にベース電極取り出し用の高濃度層を設けたこ
とを特徴とする。
【００１３】請求項４にかかる半導体装置を製造する方
法は、前記エミッタ層形成予定領域または前記コレクタ
層形成予定領域に、第１の不純物および第１の不純物よ
り拡散係数が大きい第２の不純物を注入拡散し、第１の
不純物の拡散領域によってエミッタ層またはコレクタ層
を形成し、第１の不純物の拡散領域から突出した第２の
不純物の拡散領域によって前記ベース層を形成するこ
と、を特徴とする。請求項５にかかる半導体装置の製造
方法は、前記コレクタ層よりも不純物濃度の薄い中間層
を前記ベース層と前記コレクタ層の間に形成する工程を
備えたことを特徴とする。
法は、前記エミッタ層形成予定領域または前記コレクタ
層形成予定領域に、第１の不純物および第１の不純物よ
り拡散係数が大きい第２の不純物を注入拡散し、第１の
不純物の拡散領域によってエミッタ層またはコレクタ層
を形成し、第１の不純物の拡散領域から突出した第２の
不純物の拡散領域によって前記ベース層を形成するこ
と、を特徴とする。請求項５にかかる半導体装置の製造
方法は、前記コレクタ層よりも不純物濃度の薄い中間層
を前記ベース層と前記コレクタ層の間に形成する工程を
備えたことを特徴とする。
【００１４】請求項６にかかる半導体装置の製造方法
は、前記ベース層予定領域上に、イオンの注入を防御す
る防御膜を形成する工程を備えたことを特徴とする。
は、前記ベース層予定領域上に、イオンの注入を防御す
る防御膜を形成する工程を備えたことを特徴とする。
【００１５】請求項７にかかる半導体装置の製造方法
は、前記ベース層形成予定領域および前記中間層形成予
定領域上に、不純物の注入を防御する防御膜を形成する
工程を備えたことを特徴とする。
は、前記ベース層形成予定領域および前記中間層形成予
定領域上に、不純物の注入を防御する防御膜を形成する
工程を備えたことを特徴とする。
【００１６】請求項８にかかる半導体装置の製造方法
は、前記ベース層の横にベース電極取り出し用の高濃度
層を形成する工程を備えたことを特徴とする。
は、前記ベース層の横にベース電極取り出し用の高濃度
層を形成する工程を備えたことを特徴とする。
【００１７】
【作用】請求項１、請求項４にかかる半導体装置または
その製造方法においては、前記エミッタ層形成予定領域
または前記コレクタ層形成予定領域に、第１の不純物お
よび第１の不純物より拡散係数が大きい第２の不純物を
注入拡散する。そして、第１の不純物の拡散領域によっ
てエミッタ層またはコレクタ層を形成し、第１の不純物
の拡散領域から突出した第２の不純物の拡散領域によっ
て前記ベース層を形成する。したがって、拡散係数の差
の分だけの厚みのベース層を自己整合的に形成すること
ができる。
その製造方法においては、前記エミッタ層形成予定領域
または前記コレクタ層形成予定領域に、第１の不純物お
よび第１の不純物より拡散係数が大きい第２の不純物を
注入拡散する。そして、第１の不純物の拡散領域によっ
てエミッタ層またはコレクタ層を形成し、第１の不純物
の拡散領域から突出した第２の不純物の拡散領域によっ
て前記ベース層を形成する。したがって、拡散係数の差
の分だけの厚みのベース層を自己整合的に形成すること
ができる。
【００１８】請求項２、請求項５にかかる半導体装置ま
たはその製造方法においては、前記コレクタ層よりも不
純物濃度の薄い中間層を前記ベース層と前記コレクタ層
の間に設けている。したがって、この中間層をベース層
とコレクタ層間の抗耐圧領域と用いることができる。
たはその製造方法においては、前記コレクタ層よりも不
純物濃度の薄い中間層を前記ベース層と前記コレクタ層
の間に設けている。したがって、この中間層をベース層
とコレクタ層間の抗耐圧領域と用いることができる。
【００１９】請求項３、請求項８にかかる半導体装置ま
たはその製造方法においては、前記ベース層の横にベー
ス電極取り出し用の高濃度層を形成する。したがって、
ベース層の幅が小さくとも確実にベース電極をベース層
に接続することができる。さらにベース層の不純物濃度
を低くしてもベース電極とベース層を接続することがで
きる。
たはその製造方法においては、前記ベース層の横にベー
ス電極取り出し用の高濃度層を形成する。したがって、
ベース層の幅が小さくとも確実にベース電極をベース層
に接続することができる。さらにベース層の不純物濃度
を低くしてもベース電極とベース層を接続することがで
きる。
【００２０】請求項６にかかる半導体装置の製造方法に
おいては、防御膜は前記ベース層予定領域に不純物が注
入されるのを防御する。したがって、拡散することによ
り前記防御膜の下部領域に、拡散係数の差の分だけの厚
みのベース層が自己整合的に形成される。
おいては、防御膜は前記ベース層予定領域に不純物が注
入されるのを防御する。したがって、拡散することによ
り前記防御膜の下部領域に、拡散係数の差の分だけの厚
みのベース層が自己整合的に形成される。
【００２１】請求項７にかかる半導体装置の製造方法に
おいては、防御膜は、前記ベース層形成予定領域および
前記中間層形成予定領域に、不純物が注入されるのを防
御する。したがって、拡散することにより前記防御膜の
下部領域に拡散係数の差の分だけの厚みのベース層およ
び中間層が自己整合的に形成される。
おいては、防御膜は、前記ベース層形成予定領域および
前記中間層形成予定領域に、不純物が注入されるのを防
御する。したがって、拡散することにより前記防御膜の
下部領域に拡散係数の差の分だけの厚みのベース層およ
び中間層が自己整合的に形成される。
【００２２】
【実施例】図４に本発明の一実施例であるラテラルバイ
ポーラトランジスタを示す。なお、図４Ａは、同図Ｂの
線Ｘ−Ｘにおける断面図である。
ポーラトランジスタを示す。なお、図４Ａは、同図Ｂの
線Ｘ−Ｘにおける断面図である。
【００２３】このラテラルバイポーラトランジスタにお
いては、シリコン基板２上に絶縁層３が形成されてお
り、絶縁層３上には、薄膜半導体層５が形成されてお
り、薄膜半導体層５には、Ｎ+形であるエミッタ層１
３、Ｐ形であるベース層１１、Ｎ形の中間層であるドリ
フト領域１４およびＮ+形であるコレクタ層１５が横方
向に並んで設けられている。なお、本明細書において、
横方向とは、薄膜半導体層５の深さ方向と直交する方向
をいう。
いては、シリコン基板２上に絶縁層３が形成されてお
り、絶縁層３上には、薄膜半導体層５が形成されてお
り、薄膜半導体層５には、Ｎ+形であるエミッタ層１
３、Ｐ形であるベース層１１、Ｎ形の中間層であるドリ
フト領域１４およびＮ+形であるコレクタ層１５が横方
向に並んで設けられている。なお、本明細書において、
横方向とは、薄膜半導体層５の深さ方向と直交する方向
をいう。
【００２４】エミッタ層１３、コレクタ層１５には、各
々エミッタ電極４３、コレクタ電極４５が接続されてい
る。なお、エミッタ層１３、ベース層１１、ドリフト領
域１４およびコレクタ層１５は、シリコン酸化膜４６で
覆われている。
々エミッタ電極４３、コレクタ電極４５が接続されてい
る。なお、エミッタ層１３、ベース層１１、ドリフト領
域１４およびコレクタ層１５は、シリコン酸化膜４６で
覆われている。
【００２５】さらに、同図Ｂに示すように、ベース層１
１の横には、ベース電極５４、５５の取り出し用の高濃
度層であるＰ+形の外部ベース層５２、５３が設けられ
ている。なお、本明細書において、横とは、薄膜半導体
層の深さ方向と直交する方向に位置することをいう。
１の横には、ベース電極５４、５５の取り出し用の高濃
度層であるＰ+形の外部ベース層５２、５３が設けられ
ている。なお、本明細書において、横とは、薄膜半導体
層の深さ方向と直交する方向に位置することをいう。
【００２６】図１〜図３を用いてこのラテラルバイポー
ラトランジスタの製造工程を説明する。図２Ａは、ＳＯ
Ｉ基板４を示す。ＳＯＩ基板４は、シリコン基板２の上
に絶縁層であるシリコン酸化膜３が形成されている。シ
リコン酸化膜３の上には、さらに薄膜半導体層である単
結晶シリコン層５が形成されている。本実施例において
は、ＳＯＩ基板４は、シリコン基板２の上にシリコン酸
化膜を500nm堆積させ、その後、単結晶Ｎ形シリコン
（Ｓｉ）を200nm成長させて形成した。
ラトランジスタの製造工程を説明する。図２Ａは、ＳＯ
Ｉ基板４を示す。ＳＯＩ基板４は、シリコン基板２の上
に絶縁層であるシリコン酸化膜３が形成されている。シ
リコン酸化膜３の上には、さらに薄膜半導体層である単
結晶シリコン層５が形成されている。本実施例において
は、ＳＯＩ基板４は、シリコン基板２の上にシリコン酸
化膜を500nm堆積させ、その後、単結晶Ｎ形シリコン
（Ｓｉ）を200nm成長させて形成した。
【００２７】つぎにＳＯＩ基板４の表面に、フォトレジ
ストをパターンニングし、LOCOS法により、素子分離を
行う。これによりフィールド酸化層２３が同図Ｂに示す
ように形成される。次に、基板を洗浄した後、ＣＶＤ法
により５００nmのシリコン酸化膜を堆積させる。その
後、領域３６の上部のみ残し、エッチングを行なうこと
により、防御膜であるシリコン酸化膜３３が形成され
る。さらに、熱酸化（９００℃で３０分）によりシリコ
ン酸化膜３４を100nm成長させる（同図Ｃ）。
ストをパターンニングし、LOCOS法により、素子分離を
行う。これによりフィールド酸化層２３が同図Ｂに示す
ように形成される。次に、基板を洗浄した後、ＣＶＤ法
により５００nmのシリコン酸化膜を堆積させる。その
後、領域３６の上部のみ残し、エッチングを行なうこと
により、防御膜であるシリコン酸化膜３３が形成され
る。さらに、熱酸化（９００℃で３０分）によりシリコ
ン酸化膜３４を100nm成長させる（同図Ｃ）。
【００２８】その後、図１Ａに示すようにコレクタ層形
成予定領域３７をレジスト３９で覆い、エミッタ層形成
予定領域９に、第２の不純物であるＢ+（ボロン）をイ
オン注入する。ここで、領域３６およびコレクタ層形成
予定領域３７は、おのおのシリコン酸化膜３３およびレ
ジスト３９で覆われている。したがって、領域３６およ
びコレクタ層形成予定領域３７にはイオン注入が行なわ
れない。
成予定領域３７をレジスト３９で覆い、エミッタ層形成
予定領域９に、第２の不純物であるＢ+（ボロン）をイ
オン注入する。ここで、領域３６およびコレクタ層形成
予定領域３７は、おのおのシリコン酸化膜３３およびレ
ジスト３９で覆われている。したがって、領域３６およ
びコレクタ層形成予定領域３７にはイオン注入が行なわ
れない。
【００２９】なお、本実施例においては、前記イオン注
入は、加速エネルギー５０ＫｅＶ、ドーズ量５＊１０12
ｃｍ-2の条件で行なった。
入は、加速エネルギー５０ＫｅＶ、ドーズ量５＊１０12
ｃｍ-2の条件で行なった。
【００３０】その後、第１のアニールを行なうことによ
り打込んだボロンを活性化させる。ボロンは拡散係数が
大きいので、このようなアニールにより、同図Ｂに示す
ように、打込んだボロンはベース層形成予定領域４１ま
で拡散する。
り打込んだボロンを活性化させる。ボロンは拡散係数が
大きいので、このようなアニールにより、同図Ｂに示す
ように、打込んだボロンはベース層形成予定領域４１ま
で拡散する。
【００３１】つぎに、同図Ｃに示すように、フォトレジ
スト３９を除去し、ＳＯＩ基板４の表面から第１の不純
物であるＡｓ+（ひ素）をイオン注入する。その際、領
域３６はシリコン酸化膜３３で覆われている為、イオン
注入が行なわれない。なお、本実施例においては、イオ
ン注入は、加速エネルギー５０ＫｅＶ、ドーズ量５＊１
０15ｃｍ-2の条件で行なった。その後、打込んだひ素を
第２のアニールを行なうことにより活性化させる。これ
により、ともにＰ形のエミッタ層１３およびコレクタ層
１５が形成される。
スト３９を除去し、ＳＯＩ基板４の表面から第１の不純
物であるＡｓ+（ひ素）をイオン注入する。その際、領
域３６はシリコン酸化膜３３で覆われている為、イオン
注入が行なわれない。なお、本実施例においては、イオ
ン注入は、加速エネルギー５０ＫｅＶ、ドーズ量５＊１
０15ｃｍ-2の条件で行なった。その後、打込んだひ素を
第２のアニールを行なうことにより活性化させる。これ
により、ともにＰ形のエミッタ層１３およびコレクタ層
１５が形成される。
【００３２】ところで、ひ素よりもボロンのほうが拡散
係数が大きい。したがって、第２のアニールをおこなっ
ても、打込んだひ素がベース層形成予定領域まで拡散す
ることはない。このようにして、Ｐ形のエミッタ層１３
から突出したＮ形のベース層１１が自己整合的に形成さ
れる。このベース層１１の幅Ｄは、アニールの条件を制
御することにより、ほぼ正確に制御することができるの
で、薄いベース層１１を形成することができる。
係数が大きい。したがって、第２のアニールをおこなっ
ても、打込んだひ素がベース層形成予定領域まで拡散す
ることはない。このようにして、Ｐ形のエミッタ層１３
から突出したＮ形のベース層１１が自己整合的に形成さ
れる。このベース層１１の幅Ｄは、アニールの条件を制
御することにより、ほぼ正確に制御することができるの
で、薄いベース層１１を形成することができる。
【００３３】また、領域３６のうちベース層１１が形成
されなかった部分には、ドリフト領域１４が、自己整合
的に形成される。なお、ドリフト領域１４の不純物濃度
は当初の基板濃度であり、コレクタ層１５の不純物濃度
よりも薄い。したがって、ドリフト領域１４をベース層
１１とコレクタ層１５間の抗耐圧領域と用いることがで
きる。
されなかった部分には、ドリフト領域１４が、自己整合
的に形成される。なお、ドリフト領域１４の不純物濃度
は当初の基板濃度であり、コレクタ層１５の不純物濃度
よりも薄い。したがって、ドリフト領域１４をベース層
１１とコレクタ層１５間の抗耐圧領域と用いることがで
きる。
【００３４】つぎに、外部ベース層５２，５３（図４Ｂ
参照）の形成方法を説明する。図３Ａは図４Ｂの線Ｙ−
Ｙにおける断面図である。外部ベース層形成予定領域以
外をレジストで覆い図３Ａに示すようにＢ+をイオン注
入する。なお、本実施例においては、前記イオン注入
は、加速エネルギー５０ＫｅＶ、ドーズ量１＊１０15ｃ
ｍ-2の条件で行なった。その後、打込んだボロンを第３
のアニールを行なうことにより活性化させる。
参照）の形成方法を説明する。図３Ａは図４Ｂの線Ｙ−
Ｙにおける断面図である。外部ベース層形成予定領域以
外をレジストで覆い図３Ａに示すようにＢ+をイオン注
入する。なお、本実施例においては、前記イオン注入
は、加速エネルギー５０ＫｅＶ、ドーズ量１＊１０15ｃ
ｍ-2の条件で行なった。その後、打込んだボロンを第３
のアニールを行なうことにより活性化させる。
【００３５】このように、ベース層１１の横にベース電
極５４、５５の取り出し用の高濃度層を設けることによ
り、ベース層１１の幅Ｄが小さくとも、容易にベース電
極を形成することができる。さらに、ベース層１１の不
純物濃度を低くしても、ベース電極とベース層１１を確
実に接続することができる。したがって、より高速のラ
テラルバイポーラトランジスタを提供することができ
る。
極５４、５５の取り出し用の高濃度層を設けることによ
り、ベース層１１の幅Ｄが小さくとも、容易にベース電
極を形成することができる。さらに、ベース層１１の不
純物濃度を低くしても、ベース電極とベース層１１を確
実に接続することができる。したがって、より高速のラ
テラルバイポーラトランジスタを提供することができ
る。
【００３６】つぎに同図Ｂに示すように、ＣＶＤ法によ
り５００nmのシリコン酸化膜を堆積させる。その後、同
図Ｃに示すようにエミッタ電極用の開口部６３、および
コレクタ電極用の開口部６５を形成する。同様にして外
部ベース層にもベース電極用の開口部を形成する（図示
せず）。
り５００nmのシリコン酸化膜を堆積させる。その後、同
図Ｃに示すようにエミッタ電極用の開口部６３、および
コレクタ電極用の開口部６５を形成する。同様にして外
部ベース層にもベース電極用の開口部を形成する（図示
せず）。
【００３７】最後に、全面にアルミニウムをデポジショ
ンしてパターニングして（図示せず）、ラテラルバイポ
ーラトランジスタが完成する。
ンしてパターニングして（図示せず）、ラテラルバイポ
ーラトランジスタが完成する。
【００３８】なお、本実施例においては、第２の不純物
であるボロンのイオン注入後と、第１の不純物であるひ
素のイオン注入後と２回のアニールを行なっている。し
かし、これに限られることなく、たとえば第２の不純物
であるボロンのイオン注入し、さらに第１の不純物であ
るひ素のイオン注入した後、まとめてアニールを行なう
ようにしてもよい。
であるボロンのイオン注入後と、第１の不純物であるひ
素のイオン注入後と２回のアニールを行なっている。し
かし、これに限られることなく、たとえば第２の不純物
であるボロンのイオン注入し、さらに第１の不純物であ
るひ素のイオン注入した後、まとめてアニールを行なう
ようにしてもよい。
【００３９】また、本実施例においては、エミッタ層形
成予定領域９に、第２の不純物であるボロンのイオン注
入した後、第１の不純物であるひ素のイオン注入を行な
っている。しかし、これに限られることなく、第１の不
純物であるひ素のイオン注入後、第２の不純物であるボ
ロンをイオン注入してもよい。
成予定領域９に、第２の不純物であるボロンのイオン注
入した後、第１の不純物であるひ素のイオン注入を行な
っている。しかし、これに限られることなく、第１の不
純物であるひ素のイオン注入後、第２の不純物であるボ
ロンをイオン注入してもよい。
【００４０】なお、本実施例においては、第１の不純物
としてひ素を、第２の不純物としてボロンを採用した
が、これに限られることなく、拡散係数に違いがあるも
のであればどのようなものであってもよく、たとえば、
第１の不純物としてアンチモン（Ｓb）を、第２の不純
物としてボロンを採用してもよい。
としてひ素を、第２の不純物としてボロンを採用した
が、これに限られることなく、拡散係数に違いがあるも
のであればどのようなものであってもよく、たとえば、
第１の不純物としてアンチモン（Ｓb）を、第２の不純
物としてボロンを採用してもよい。
【００４１】また、本実施例においてはトランジスタ単
体として説明したが、ラテラルバイポーラトランジスタ
を含む集積回路として構成してもよい。
体として説明したが、ラテラルバイポーラトランジスタ
を含む集積回路として構成してもよい。
【００４２】
【発明の効果】請求項１、請求項４にかかる半導体装置
またはその製造方法においては、前記エミッタ層形成予
定領域または前記コレクタ層形成予定領域に、第１の不
純物および第１の不純物より拡散係数が大きい第２の不
純物を注入拡散する。そして、第１の不純物の拡散領域
によってエミッタ層またはコレクタ層を形成し、第１の
不純物の拡散領域から突出した第２の不純物の拡散領域
によって前記ベース層を形成する。したがって、拡散係
数の差の分だけの厚みのベース層を自己整合的に形成す
ることができる。これにより、高速で高周波特性もよい
半導体装置およびこの半導体装置を容易に製造できる製
造方法を提供することができる。
またはその製造方法においては、前記エミッタ層形成予
定領域または前記コレクタ層形成予定領域に、第１の不
純物および第１の不純物より拡散係数が大きい第２の不
純物を注入拡散する。そして、第１の不純物の拡散領域
によってエミッタ層またはコレクタ層を形成し、第１の
不純物の拡散領域から突出した第２の不純物の拡散領域
によって前記ベース層を形成する。したがって、拡散係
数の差の分だけの厚みのベース層を自己整合的に形成す
ることができる。これにより、高速で高周波特性もよい
半導体装置およびこの半導体装置を容易に製造できる製
造方法を提供することができる。
【００４３】請求項２、請求項５にかかる半導体装置ま
たはその製造方法においては、前記コレクタ層よりも不
純物濃度の薄い中間層を前記ベース層と前記コレクタ層
の間に設けている。したがって、この中間層をベース層
とコレクタ層間の抗耐圧領域と利用することができる。
これにより、ベース層とコレクタ層間の耐圧性の高い半
導体装置を提供することができる。
たはその製造方法においては、前記コレクタ層よりも不
純物濃度の薄い中間層を前記ベース層と前記コレクタ層
の間に設けている。したがって、この中間層をベース層
とコレクタ層間の抗耐圧領域と利用することができる。
これにより、ベース層とコレクタ層間の耐圧性の高い半
導体装置を提供することができる。
【００４４】請求項３、請求項８にかかる半導体装置ま
たはその製造方法においては、前記ベース層の横にベー
ス電極取り出し用の高濃度層を形成する。したがって、
ベース層の幅が小さくとも容易にベース電極を形成する
ことができる。さらにベース層の不純物濃度を低くして
も、ベース電極とベース層を確実に接続することができ
る。
たはその製造方法においては、前記ベース層の横にベー
ス電極取り出し用の高濃度層を形成する。したがって、
ベース層の幅が小さくとも容易にベース電極を形成する
ことができる。さらにベース層の不純物濃度を低くして
も、ベース電極とベース層を確実に接続することができ
る。
【００４５】請求項６にかかる半導体装置の製造方法に
おいては、防御膜は前記ベース層予定領域に不純物が注
入されるのを防御する。したがって、拡散することによ
り前記防御膜の下部領域に自己整合的にベース層を形成
することができる。これにより、高速で高周波特性もよ
い半導体装置を容易に製造することができる。
おいては、防御膜は前記ベース層予定領域に不純物が注
入されるのを防御する。したがって、拡散することによ
り前記防御膜の下部領域に自己整合的にベース層を形成
することができる。これにより、高速で高周波特性もよ
い半導体装置を容易に製造することができる。
【００４６】請求項７にかかる半導体装置の製造方法に
おいては、防御膜は、前記ベース層形成予定領域および
前記中間層形成予定領域に、不純物が注入されるのを防
御する。したがって、拡散することにより前記防御膜の
下部領域に自己整合的にベース層および中間層を形成す
ることができる。これにより、高速で高周波特性もよい
半導体装置を容易に製造することができる。
おいては、防御膜は、前記ベース層形成予定領域および
前記中間層形成予定領域に、不純物が注入されるのを防
御する。したがって、拡散することにより前記防御膜の
下部領域に自己整合的にベース層および中間層を形成す
ることができる。これにより、高速で高周波特性もよい
半導体装置を容易に製造することができる。
【図１】本発明にかかるラテラルバイポーラトランジス
タの製造工程を示す図である。
タの製造工程を示す図である。
【図２】本発明にかかるラテラルバイポーラトランジス
タの製造工程を示す図である。
タの製造工程を示す図である。
【図３】本発明にかかるラテラルバイポーラトランジス
タの製造工程を示す図である。
タの製造工程を示す図である。
【図４】本発明にかかるラテラルバイポーラトランジス
タを示す図である。
タを示す図である。
【図５】従来のラテラルバイポーラトランジスタ３１の
製造工程を示す図である。
製造工程を示す図である。
３・・・絶縁層 １１・・・べース層 １３・・・エミッタ層 １４・・・ドリフト層 １５・・・コレクタ層 ３３・・・シリコン酸化膜 ５２、５３・・・外部ベース層
Claims (8)
- 【請求項１】絶縁層上の薄膜半導体層に形成される半導
体装置であって、 ともに第１導電型のエミッタ層およびコレクタ層と、 前記エミッタ層とコレクタ層との間に配置された第２導
電型のベース層と、 を前記薄膜半導体層内に横方向に配置した半導体装置に
おいて、 前記エミッタ層形成予定領域または前記コレクタ層形成
予定領域に、第１の不純物および第１の不純物より拡散
係数が大きい第２の不純物を注入拡散することにより、
第１の不純物の拡散領域をエミッタ層またはコレクタ層
とし、第１の不純物の拡散領域から突出した第２の不純
物の拡散領域を前記ベース層とすること、 を特徴とする半導体装置。 - 【請求項２】請求項１の半導体装置において、 前記コレクタ層よりも不純物濃度の薄い中間層を前記ベ
ース層と前記コレクタ層の間に設けたこと、 を特徴とする半導体装置。 - 【請求項３】請求項１の半導体装置において、 前記ベース層の横にベース電極取り出し用の高濃度層を
設けたこと、 を特徴とする半導体装置。 - 【請求項４】絶縁層上の薄膜半導体層に半導体装置を製
造する方法であって、 ともに第１導電型のエミッタ層およびコレクタ層と、 前記エミッタ層とコレクタ層との間に配置された第２導
電型のベース層と、 を前記薄膜半導体層内に薄膜半導体層の深さ方向と直交
する方向に配置した半導体装置を製造する方法におい
て、 前記エミッタ層形成予定領域または前記コレクタ層形成
予定領域に、第１の不純物および第１の不純物より拡散
係数が大きい第２の不純物を注入拡散し、第１の不純物
の拡散領域によってエミッタ層またはコレクタ層を形成
し、第１の不純物の拡散領域から突出した第２の不純物
の拡散領域によって前記ベース層を形成すること、 を特徴とする半導体装置の製造方法。 - 【請求項５】請求項４の半導体装置の製造方法におい
て、 前記コレクタ層よりも不純物濃度の薄い中間層を前記ベ
ース層と前記コレクタ層の間に形成する工程、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項６】請求項４の半導体装置の製造方法におい
て、 前記ベース層予定領域上に、不純物の注入を防御する防
御膜を形成する工程、を備えたことを特徴とする半導体
装置の製造方法。 - 【請求項７】請求項５の半導体装置の製造方法におい
て、 前記ベース層形成予定領域および前記中間層形成予定領
域上に、不純物の注入を防御する防御膜を形成する工
程、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項８】請求項４の半導体装置の製造方法におい
て、 前記ベース層の横にベース電極取り出し用の高濃度層を
形成する工程を備えたこと、 を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17555492A JPH0621077A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17555492A JPH0621077A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621077A true JPH0621077A (ja) | 1994-01-28 |
Family
ID=15998117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17555492A Pending JPH0621077A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621077A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19515797C1 (de) * | 1995-04-28 | 1996-09-19 | Siemens Ag | SOI-BiCMOS-Verfahren |
| JP2012060111A (ja) * | 2010-09-09 | 2012-03-22 | Sharp Corp | バイポーラ接合トランジスタ |
-
1992
- 1992-07-02 JP JP17555492A patent/JPH0621077A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19515797C1 (de) * | 1995-04-28 | 1996-09-19 | Siemens Ag | SOI-BiCMOS-Verfahren |
| JP2012060111A (ja) * | 2010-09-09 | 2012-03-22 | Sharp Corp | バイポーラ接合トランジスタ |
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