JPS63123177A - ファジィ情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の要約 ファジィ・コンピュータは、基本的には複数のファジィ
・メンバーシップ関数発生回路と１発生したファジィφ
メンバーシップ関数間で所定のファジィ演算を行なうフ
ァジィ推論エンジンとから構成される。ファジィ・メン
バーシップ関数は、複数本の信号ライン上に分布した電
気信号によって表わされる（第３１図〜第３４図参照）
。

発明の前足 この発明は、ファジィ・コンビ二一夕に関する。

偉人な人間の頭脳は、ストアされたプログラムの概念、
プール代数および安定な動作を行なうバイナリイ・ハー
ドウェアを調和させることによってディジタル・コンピ
ュータを創作した。その連続的な動作によって、深い論
理の展開、データの沫い処理等が可能となった。ディジ
タル・コンピュータはその安定な動作によって信頼性が
高く、ディジタル・コンピュータ・システムは益々巨大
化しつつある。プログラムが人間のメンタルなレベルの
情報を含んでいない限り、ディジタル・コンピュータは
任意のプログラムが可能であり、この点でそれは汎用機
械とさえ呼ばれる。

ディジタル中コンピュータ・システムの実現によって人
間の生活１社会が大きく変貌しつつある。

もう１つの偉人な人間の頭脳は２人間が何をどのように
考え、相互にいかにコミュニケートするかについて考察
し、非常に重要な概念「ファジネス」を創出した。Ｉ７
．Ａ、Ｚａｄｅｈがファジィ集合の概念を提唱したのが
１０００年である。それ以来ファジィの理論的検討は数
多くの論文で行なわれているが、その応用の報告はまだ
少なく、それもバイナリイ・ディジタル・コンピュータ
の助けを借りてのみ行なわれているのが実情である。

ファジィの研究において２人間の知識は、専門家のノウ
ハウのように言語情報で総括されるべき蓄積された経験
に基づくものである。ということが強調されている。こ
の言語情報は、一般にあいまいさ、漠然性、不確実性、
不完全性または不正確さを具備し、メンバーシップ関数
によって特徴づけられる。メンバーシップの大きさはｏ
、ｏ〜１．０までの間の領域の数値によって表わされ、
この範囲内で変化する。

言語情報がディジタル・コンピュータによって取扱われ
る場合には、メンバーシップの大きさく値）はパイナリ
イ・コードによって表わされる。このパイリーリイ・コ
ードで表わされた値はバイナリイ電子回路において、ス
トアされたプログラムにしたがって、繰返し何度も何度
も、ストアされ、転送され、そして演算される。したが
って、ディジタル・システムによってファジィ情報を処
理するためには長い時間がかかるという問題がある。さ
らに、バイナリイ・コード化された値は信じられない程
多くのストアのためのおよび演算のためのディバイスを
必要とする。ディジタル・コンピュータは」二連のよう
に汎用機械ではあるが、ファジィ情報をリアル・タイム
で処理するためには必ずしも最適なものではない。ここ
に。

ファジィ情報を効率的にかつ高速で処理できる他のタイ
プの機械の探求が要請されている。

発明の概要 この発明は、ファジィ情報の処理に適したハードウェア
・システム、すなわち「ファジィ・コンピュータ」と呼
ばれる新しいシステムを提供する−　　３　　＝ ことを目的とする。

この発明によるファジィ・コンピュータは、所定のファ
ジィφメンバーシップ関数を表わす複数本のライン上に
分布した電気信号を発生する複数のメンバーシップ関数
発生回路、および上記の複数のメンバーシップ関数発生
回路から出力される電気信号を入力として、所定のファ
ジィ演算を実行し、その演算結果を複数本のライン上に
分布した電気信号として出力するファジィ推論エンジン
を備えていることを特徴とする。

ファジィ・メンバーシップ関数は、複数の変数に対応す
る関数値（グレード）の集合である。この発明では１段
数の変数は庚数の信号ラインによって具現化され、ファ
ジィ・メンバーシップ関数の各個はこれらの信号ライン
上に現われるアナログ電気信号によって表わされる。す
なわち、複数本の信号ライン上に分布した電気信号によ
ってファジィ・メンバーシップ関数が表わされる。

この発明によるファジィ・コンピュータにおいては、複
数のファジィ・メンバーシップ関数発生回路から、所定
のファジィ・メンバーシップ関数をそれぞれ表わす複数
本の信号ライン上に分布したアナログ電気信号が出力さ
れ、ファジィ推論エンジンにおいて、これらのアナログ
電気信号にそのままの形態で所定の演算が施こされ、演
算結果を表わすメンバーシップ関数もまた電気信号分布
として出力される。

ファジィ・メンバーシップ関数は従来のディジタル・コ
ンピュータにおけるようにバイナリイ値にコード化され
ていないので、演算の速度が高速化し、リアル・タイム
のファジィ処理が可能となる。この発明によるファジィ
・コンピュータはまさにファジィ情報の処理に最適の形
態をとっている。

実施例の説明 １、ファジィ推論 人間の経験則を最も単純化して。

「もしＸがＡならば、ｙはＢである」 （Ｉｆ　ｘ　　ｉｓ　Ａ、　　ｔｈｅｎ　ｙ　　ｉｓ　
Ｂ）という命題で表現することができる。ここで。

「もしＸがＡならば」は前件部（ａｎｔｅｃｅｄｅｎｔ
）　。

「ｙはＢである」は後件部（ｃｏｎｓｅｑｕｅｎｔ）と
呼ばれる。ＡやＢが、「背が高い」　「作者いた人」。

「正の小さな値」等のあいまいな言語情報であるならば
、これらは−に連したようにファジィ・メンバーシップ
関数によって特徴づけることが可能である。すなわち、
Ａ、Ｂはファジィ集合である（後述する具体的な回路の
説明では、Ａ、Ｂ等はファジィ・メンバーシップ関数、
またはファジィ・メンバーシップ関数を表わす電圧分布
を示す）。

上記の命題は簡単に Ｘ■Ａ　−４ｙ−Ｂ と表現される。

人間は、前件部および後件部にファジィ表現を含む推論
をしばしば行なう。このタイプの推論は古典的なプール
論理を用いては満足に実行し得ない。

次のような形式の推論を考える。

インプリケーション（１ｍｐＨｃａｔｌｏｎ）　：ｚ　
Ｉ−Ａ−４ｙ　−ｍ　１３ プレミス（ｐｒｏｍｌｓｅ）　： Ｘ口Ａ′ 結論（ｃｏｎｃｌｕｓｉｏｎ）　：　ｙ　−Ｂ　−この
推論の形式、すなわちインプリケーションが存在すると
きに、与えられたプレミスから結論を推論することを「
一般化されたモーダス・ポネンス（ｇｃｎｃｒａｌｌｚ
ｃｄ　ｍｏｄｕｓ　ｐｏｎｃｎｓ）　Ｊという。インプ
リケーションは大前提、プレミスは小前提または前提と
も呼ばれる。

次のように、多数のインプリケーションやルールが存在
することもある。

インプリケーション１： Ｘ−Ａ　　−ｙ−Ｂ　　　ｅｌｓｅまたはａｎｄインプ
リケーション２： ””Ａ　　−＋ｙｍ１３　　　ｅｌｓｅまたはａｎｄイ
ンプリケーションｒ： ＸＷＡ　　→ｙ−Ｂｒ ブ レミスニー 結　　論　：ｙ−Ｂ− 多数のインプリケーションはｅｌｓｅ　（さもなければ
）またはａｎｄ　（かつ）で連結されている。

さらに次の形式の推論もある。

インプリケーション　：ｘ−Ａ　　→　ｙ−Ｂプ　　　
　し　　　　　ミ　　　　　ス　　　：　　　　　ｙｍ
　　Ｂ　−結　　　　　　　　　　　　論　　：ｘ−Ａ
−この推論形式は，一般化されたモーダス・トレンス（
　ｍｏｄｕｓ　ｔｏｌ　ｌｅｎｓ）と呼ばれている０フ
アジイ・コンピュータは，基本的には上述のインプリケ
ーション・ルールをストアするファジィ壷メモリと，モ
ーダス中ポネンスのファジィ推論を実行するファジィ推
論エンジンとから構成される（第３１図参照）。

モーダス・ポネンスのファジィ推論をさらに分析してみ
よう。

「ＡからＢへのファジィ関係（ｆｕｚｚｙ　ｒｅｌａｔ
ｉｏｎ１’ｒｏｍ　Ａ　　ｔｏ　Ｂ）　Ｊという概念を
考え，これをＲＡＢと表わす（以下，単にＲと略す）。

一般に Ａ−、　　（ａ　　、　　ａ　　、　・、　　ａ，　、
−、　　ａ　　）１２　　　　　　　　　　　ＩＩＩ Ｂ．−（ｂ，ｂ，・・＋，ｂ．，−・−、ｂｎ１とした
とき、ＡからＢへのファジィ関係Ｒはこのファジィ関係
を表わす演算は種々提案されている。詳しくはＭａｓａ
ｈａｒｕ　Ｍｌｚｕｍｏｔｏ　ａｎｄ　ｌｌａｎｓ−Ｊ
ｕｒｇｅｎ　Ｚｉｍｍｅｒｍａｎｎ，　”Ｃｏｍｐａｒ
ｌｓｏｎ　ｏｆ’　ＦｕｚｚｙＲｏａｓｏｎｌｎｇ　Ｍ
ｅｔｈｏｄｓ，ｌｌＦｕｚｚｙ　Ｓｅｔｓ　ａｎｄ　Ｓ
ｙｓｔｅｍｓＶｏｌ、８．　Ｎｏ、３．　ｐｐ、２５３
−２８３．　（１９８２）を参照。

既に提案された代表的なファジィ関係には次のようなも
のがある。

’Ｉｊ””１Ａｂｊ　　　　　　　　ＭＩＮ演算規則ｒ
　　−（ａ、Ａｂｊ）ｖ［１−ａｉ）　　ＭＡＸ規則ｊ ｒ　　＝１△（１−ａ、Ａｂｊ）　　　算術規則ｊ 第（１）式によって表わされたＭＩＮ演算規則が最もよ
く知られており、産業的な応用においてその有効性も証
明されているので、この実施例では第（１）式の演算規
則を採用する。しかしながら。

他の多くの演算規則も適用可能であるのはいうまでもな
い。

上述したように１つのインプリケーション・ルール（ｘ
−Ａ→ｙ−Ｂ）に対して、プレミス（ｘ　−Ａ　’）が
与えられたときに、これらから結論（Ｖ　−Ｂ　’）を
１１１論する場合の「推論合成規則（ｃｏｍｐｏｓｌｔ
ｌｏｎａｌ　ｒｕｌｅ　ｏｆＩｎｒａｒｃｎｃｃ）Ｊは
、ファジィ関係Ｒを用いて次のように表わされる。

１３”−Ａ−＊Ｒ −［ａ１’、　ａ２．−、　ａ、’、　＝・、　ａ　’
］■ ｗ　［ｂ　　“、ｂ　”１　・・・、ｂ、’、　　・・
・、ｂ　°］１２　　　　　　　　　ｊ　　　　　　　
　　ｎ上式における＊の演算にも種々の演算が提案され
ている。たとえばＭ　Ｉ　Ｎ／ＭＡＸ演算１代数積／Ｍ
ＡＸ演算を用いるもの等々である。この実施例では、最
もよく使用されているＭ　Ｉ　Ｎ／ＭＡＸ演算を＊の演
算として用いる。

したがって、推論合成規則による結論ｂｊは。

＊演算としてＭ　Ｉ　Ｎ／ＭＡＸ演算を用い、ファジィ
関係として第（１）式を用いると１次のように表わされ
る。

ｂ、°−（ａ’△ｒ、）ｖ（ａ　　°△ｒ２ｊ）■・・
・コ　　　　　　　　１　　　　１Ｊ　　　　　　　　
　２■（ａ　　’△ｒ　　、）■・・・ｖ（ａ　　°△
ｒ　ｍ　ｊ）１　　　１Ｊ　　　　　　　ｌ１１ −　　　　　。

−ｖａ、△ｒ、、　　　　　　　　　　　（２）２、、
　１ＩＪ 帆　　　。

一ａ　△（ａ　１　Ａｂｊ） ２＝、　　を 第　　　　。

一、Ｖａ、△ａＩＡｂｊ　　　　　　　（３）を集１ 第（２）式、第（３）式または第（４）式の演算は−１
−述したようにファジィ・コンピュータの主要部である
ファジィ推論エンジンによって実行される。

これらの式から、ファジィ推論エンジンは、主要にＭＩ
Ｎ回路およびＭＡＸ回路によって構成されることが理解
されよう。

したがって、ファジィ推論エンジンの構成について述べ
る前に、ＭＩＮ回路、ＭＡＮ回路およびその他の基本回
路について説明する。メンバーシップ関数の値（グレー
ド）を示すアナログ電気信号としては電圧信号および電
流信号があるが。

以下では電圧モードで動作する回路を例にとって議論を
すすめる。

２、ＭＩＮ回路、ＭＡＸ回路およびその他の基本回路 （Ｌ）　Ｍ　Ｉ　Ｎ回路、ＭＡＸ回路 バイポーラ・トランジスタを使用して構成したｎ入力−
出力のＭＩＮ回路の一例が第１図（Ａ）に示されている
。入力電圧をｘ　、　２　・・・Ｘ　ｎ　＋　出力電圧
を２とすると、この回路はｚ　ｗ−６Ｘ（の演算を行な
う。すなわち、最も小さい入力電圧に等しい出力電圧を
発生する。

このＭＩＮ回路はコンパレータ（比較回路）とコンベン
セータ（補償回路）とから構成されている。コンパレー
タは、相互にエミッタが結合されたｎ個のＰＮｒ’　ト
ランジスタＱ　　、Ｑ　　、Ｑｋｌ　　　１２　　　ｔ
ａ ・・・、Ｑ　と、これらのトランジスタを駆動する電ｎ 流源としてのトランジスタＱ１とから構成されている。

入力電圧Ｘ１〜Ｘ、はトランジスタＱ１１〜ＱＩｎのベ
ースにそれぞれ与えられる。トランジス。

りＱ　のベースには、このトランジスタＱ１に所定の一
定電流工　が流れるように基準電圧φ１が■ 印加される。トランジスタＱ１、〜Ｑ１ｎのうち最も低
い入力端子（Ｖ　　、　　とする）がそのベースに与１
ｎ えられたものが導通状態となるので、他のトランジスタ
はカットオフ状態となる。したがってエミッタにはこの
入力端子Ｖ　　に導通状態となっｌ１Ｉｎ たトランジスタのエミッタ／ベース電圧をＶＥＢを加え
た電圧、すなわちｖ　　＋Ｖ　−△Ｘ、＋山　　ＩＥＢ
；ｔ Ｖ　ｒ、ｎ　カ現われル（ｖＥＢは０．７ｖ程度）。２
つの入力電圧が等しい値でかつ他の入力電圧よりも低い
場合には、この２つの入力電圧が入力したトランジスタ
に１１／２ずつの電流が流れるので、同じ結果になる。

３つ以上の入力電圧が等しくかつ他の入力電圧よりも低
い場合にも同じである。

コンペンセータは、コンパレータの出力にＭＩＮ演算ご
１差として現われる電圧Ｖおｔ補償するものである。こ
のコンペンセータは、ＮＰＮトランジス゛りＱ２と、こ
のトランジスタＱ２を電流駆動するために電流源として
働くトランジスタＱ３とから構成されている。トランジ
スタＱ３のベースには、一定電流Ｉ２を流すために必要
な電圧φ２が印加されている。トランジスタＱ２のエミ
ッタがこのＭＩＮ回路の出力端子に接続されている。コ
ンパレータの出力電圧からトランジスタＱ２のベース／
エミッタ電圧ｖＢＥが減算される結果・出力電圧・は？
・１を表わす０とになる・電流源として働くトランジス
タＱ　　、Ｑ　　は抵抗に置きかえることもできる。ま
た、エミッタが電源Ｖｃｃに接続された１つのＰＮＰ　
）ランジスタを新たに設け、このトランジスタとトラン
ジスタＱ１とで電流ミラーを構成する。そして、新たに
設けたトランジスタに直列に接続された抵抗を調整する
ことによって所望の電流１１を流すようにすることもで
きる。

第１図（Ｂ）は改良されたＭＩＮ回路を示している。こ
の回路において第１図（Ａ）に示すものと同一物には同
一符号が付けられている。

第１図（＾）のＭＩＮ回路において、トランジスタＱ１
□〜Ｑ１ｎのＶ。Ｂを、これらは必ずしも同じ値とは限
らないが、トランジスタＱ１１をその代表と考え仮にＶ
　　とする。トランジスタＱ２のＢｉ Ｖ　をＶ　　とする。コンペンセータによってＢＥ　　
　ＢＥ２ ＭＩＮ演算におけるエラーが完全に補償されるのは■　
　−■　　のときである。すなわち、トラＥＢｉ　　　
ＢＥ２ ンジスタＱ１、〜Ｑ１ｎおよびＱ２が全く同一のｖＥＢ
−Ｉ　　（またはｖＢＥ−ＩＥ）特性をもっているとす
れば、ｌ−Ｉ２のときエラーは０になる。第１図（＾）
の回路でＩ　　−Ｉ　２とするためには電圧φ１．φ２
を調整しなければならない。

第１図（Ｂ）の改良された回路において、トランジスタ
Ｑ２に直列にトランジスタＱ４を設け、このトランジス
タＱ４とトランジスタＱ１とで電流ミラーを構成する。

トランジスタＱ２に一定電流■２を流せば、トランジス
タＱ、にも１１−１２となる電流Ｉｔが流れることにな
り、電圧φ１゜φ２の調整は不要となる。さらに、電流
源としてのトランジスタＱ３と電流ミラーを構成するト
ランジスタＱ５を設け、このトランジスタＱ５を■ｏの
電流源で駆動すれば、常に１２　”　Ｉ　ｏとなる。す
なわち、電源電圧ｖ、−ｖＥＥの変動に関Ｃ 係なく常に一定の電流を流すことができ、電源電圧変動
にきわめて強い回路となる。他のＭＩＮ回路の電流源と
してのトランジスタＱ６もまた。トランジスタＱ５と電
流ミラーを形成させることによって、１つの電流源■ｏ
で駆動することが可能となる。

もっとも、この改良はきわめて厳密な演算を考慮した場
合に有効となるが、後にコンドロールドＭＩ　Ｎ−ＭＡ
Ｘ回路で述べるように、電流■１とＩ２が異なっていて
も実用上は問題とならない。

第２図はＭＡＸ回路の一例を示している。このＭＡＸ回
路もまたコンパレータとコンペンセータとから構成され
ている。コンパレータは、入力電圧ｘ　　、ｘ　　、・
・・、Ｘ　によってベース制御され１　　　　２　　　
　　　　　　ｎ かつエミッタが相互に結合されたＮＰＮトランジスタＱ
　　、Ｑ　　、・・・＋　Ｑ　２　ｎと、これらのトラ
ンジスタを電流駆動するためのトランジスタＱ７とがら
構成されている。トランジスタＱ２１〜Ｑ２ｎのうち最
も高い入力電圧（これをＶ　　とする）が与ａ＋ａＸ えられたトランジスタのみが導通状態となってエミッタ
にＶ　　　−Ｖ　ｎｐの電圧が現われる。この−ｆｌａ
Ｘ ｖＢＥのエラーが、ＰＮＰトランジスタＱ９と電流源と
してのトランジスタＱ８とからなるコンペンセータによ
って補償される結果、出力端子には■ □、ニーγｘｎの出力電圧２が得られる。このＭＡＸ回
路もまた。第１図（Ｂ）に示した考え方にしたがって改
良することが可能であるのはいうまでもない。

これらのＭＩＮ回路、ＭＡＸ回路において、入力電圧Ｘ
１〜Ｘ　ｉはファジィ真理値（メンバーシップ関数の各
値Ｃグレード））を表わしている。ファジィ真理値は０
から１までの連続的な値［０，１］をとる。これに対応
して入力端子は。

たとえば［ＯＶ、　　５　Ｖ］に設定される。

」ユ述のＭＩＮ回路、ＭＡＸ回路のコンパレータにおけ
るすべてのトランジスタはエミッタにおいて相互に結合
しているので、この回路をエミッターカップルド・ファ
ジィ・ロジック・ゲート（ＥＣＦＬゲート）と名づける
。

−１−述のＭＩＮ回路、ＭＡＸ回路は、電流源（トラン
ジスタＱ　　、Ｑ　　、Ｑ　　、Ｑ８）によって駆動さ
れる２つのエミッタ中フロアのカスケード接続であると
考えることができる。したがって、これらは非常に高い
入力インピーダンスおよび非“常に低い出力インピーダ
ンスを示す。この事実は。

これらの回路が外部ノイズや信号のクロス・トークに強
いことを示し、後段に多くの回路を接続することができ
ることを意味している。

また、」二連のＭＩＮ回路、ＭＡＸ回路は電流源によっ
て駆動されるので各トランジスタでの飽和は生じない。

すなわちベース領域における小数キャリアの蓄積効果は
起こらない。したがって。

これらの回路は非常に速い演算速度を示す。実験による
と応答速度はＬＯｎｓｃｃ以下であった。

さらに、上述の回路の入力端子の１またはいくつかをオ
ープンにしても１回路全体の入／出力静特性は影響を受
けない。このことは、大規模システムを構築するために
非常に重要である。

さらに上述の回路において、ＰＮＰ、ＮＰＮトランジス
タをｐチャネル、ｎチャネルＭＯ８ＦＥＴにそれぞれ置
きかえることも可能である。

以上のことは、上述のＭＩＮ回路、ＭＡＸ回路のみなら
ず、以下に述べるすべての回路にあてはまる。

（２）　Ｍ　Ｉ　Ｎ回路、ＭＡＸ回路の分類次に、ＭＩ
Ｎ回路、ＭＡＸ回路の発展形を考察するとともに、ファ
ジィ推論エンジンを構成する回路の説明の便宜のために
、これらをいくつかの形態に分類しておく。

第１図に示すＭＩＮ回路において、２つの入力Ｘ　　、
Ｘ　　のみを考えるために他の入力のためのトランジス
タＱ１３〜Ｑ１ｏを省略する。また入力Ｘ、、Ｘ２をそ
れぞれＸ、ｙと置く。するとこのＭＩＮ回路はＺ−）（
Ａｙの演算を行なう２入力１出力のＭＩＮ回路となる。

このような２入力１出力のＭＩＮ回路をｎ個用意すると
、第３図（Ａ）に示すように、２ｎ入力（Ｘ　ｌ　＋　
　Ｘ　２　＋　”’１ｘｏ＋　ｙｌ、Ｙ　　＋　”’＋
　Ｙ　　）　ｎ出力（ｚｌ。

ｎ ２２、・・・、ｚ　　）のＭＩＮ回路となる。この回路
において、対応する入力Ｘ、とｙ、とによって】　　　
　　　　１ １つの出力２　がＺ　　”　Ｘ　ｔ△ｙ、として得られ
１す る。したがって、このタイプのＭＩＮ回路はコレスポン
ディングＭＩＮ回路（略して（、−ＭＩＮという）と呼
ぶことにする。同じようにして。

２，−ｘ　　ｖｙ、（ｉ−１〜ｎ）のＭＡＸ演算を行な
う２ｎ入力ｎ出力のＭＡＸ回路をコレスボンディングＭ
ＡＸ回路（略してＣ−ＭＡＸという）と呼ぶ。

Ｃ−ＭＩＮ、Ｃ−ＭＡＸは、第３図（Ｂ）に示されるよ
うに記号化される。バスの記号と同じような肉太の矢印
はｎ本の信号ラインを表わしている。この矢印の内部に
記入されたｎは信号ライン数を示す。ファジィ・メンバ
ーシップ関数Ｘ。

Ｙのｎ個の６値が各信号ライン上に分布した電圧として
表わされる。したがって、Ｃ−ＭＩＮ。

Ｃ−ＭＡＸは２つのメンバーシップ関数Ｘ、ＹのＭＩＮ
演算、ＭＡＸ演算をそれぞれ行なうための回路であると
いうことができる。演算により生成されたメンバーシッ
プ関数Ｚのｎ個の６値を表わす電圧もまたｎ本の信号ラ
イン」二に分布として現われる。

に述のＣ−ＭＥＮ、Ｃ−ＭＡＸとは対照的に。

第１図、第２図に示したｎ入力１出力のＭＩＮ回路、Ｍ
ＡＸ回路は、　　ｒ１個の入力信号のアンサンブル演算
結果を出力するので、アンサンプルＭＩＮ回路、アンサ
ンプルＭＡＸ回路（略してＥ−ＭＩＮ、Ｅ−ＭＡＸとい
う）と呼ぶ。これらの回路は、第４図（＾）に示すよう
に簡単化して示され、また第４図（１３）のように記号
化される。

さらに、もう１つの特殊なＭＩＮ回路を提案しておく。

それは、上述した「ＡがらＢへのファジィ関係」を実行
するデカルト積（または直積）ＭＩＮ回路（Ｃａｒｔｅ
ｓｉａｎ　ｐｒｏｄｕｃｔ　ＭＩＮ　ｃｉｒｃｕｉｔ：
略してＣＰ−ＭＩＮという）である。第（１）式で示し
たように、この実施例ではファジィ関係を表す演算とし
てＭＩＮ演算規則を採用している。

このＣＰ−ＭＩＮは。

Ａ””　（ａｌ、＋　　ａ２　、”・ｒ　　ａ１＋　・
・・＋　　ａ　　）Ｂ−（ｂ、ｂ、・・・、ｂｌ、・・
・、ｂ　　１１２　　　　　ｊ　　　　　ｎ を入力として、ファジィ関係 Ｒ冒旨ｌ、ｒ２．・・・、ｒ、、・・・、ｒ］Ｊ　　　
　　　　　　　　　ｎ ｒ、、−ａ、　　△　ｂ　。

ＩＪ　　　　　　１　　　　　　　ｊ を出力する回路である。

ＣＰ−ＭＩＮの記号が第５図（Ａ）に、単純化した回路
が第５図（Ｂ）にそれぞれ示されている。そして、第５
図（Ｂ）にａ、ｂ、およびｒｌｊのライＪ ンの交叉として記号化された回路の具体例が第６図に示
されている。第６図の回路は、第１図のＭＩＮ回路のト
ランジスタＱ１３〜Ｑ１ｎを省略して２入力に変形され
たＭＩＮ回路である。第６図において第１図に示すもの
と同一物に同一符号が付けられている。

（３）トランケーション回路 トランケーション回路は、第７図に示すように１入力す
るメンバーシップ関数Ｘをある値ａで裁断するもので、
この裁断結果得られるメンバーシップ関数Ｘ′を出力す
る。この回路は、後に示すように、ＭＩＮ、ＭＡＸ演算
を用いたファジィ推論エンジンを構築するために使用さ
れる。トランケーション回路は、ｎ個の入力、１個のト
ランケーティング入力ａおよびｎ個の出力をもつ。

トランケーション回路の具体例が第８図に示されている
。ファジィ・メンバーシップ関数Ｘを表わすｎ個の入力
はｘ、Ｘ２．・・・、Ｘ　で、トラＩ　　　　　　　　
　　　　　　　ｎ ンケートされた出力ファジィ・メンバーシップ関数Ｘ′
はｘ’、ｘ２°、・・・、Ｘ　　゛でそれぞれ表わさｎ れている。この回路は、２入力１出力のＭＩＮ回路をｎ
個並列に設け（すなわちＣ−ＭＩＮ）、かつ各ＭＩＮの
一方の入力を相互に接続してトランケーティング入力ａ
としたものということができる。また、トランケータと
コンペンセータとから構成されているということもでき
る。

（４）Ｍ　Ｉ　Ｎ−ＭＡＸ回路、ＭＡＸ−ＭＩＮ回路Ｍ
ＩＮ回路とＭＡＸ回路のカスケード接続は。

後述するファジィ推論エンジンの構築のためによく用い
られる。第９図はこのようなカスケード接続の例を示し
ている。第９図（Ａ）において１ｍ入力のＥ−ＭＩＮと
１１入力のＥ−ＭＩＮの出力側が２入力のＭＡＸ回路の
入力側に接続されている。

第９図（Ｂ）には１ｍ入力のＥ−ＭＡＸとｎ入力のＥ−
ＭＡＸの後段に２入力ＭＩＮ回路が接続された回路が示
されている。ＮＩＮ回路とＭＡＸ回路のカスケード接続
の例はこれらに限られるものではなく、Ｃ−ＭＩＮとＥ
−ＭＡＸとのカスケード接続、複数の並列に設けられた
Ｅ−ＭＩＮとＥ−ＭＡＸとの接続等々が考えられる。

第１図（Ａ）および第２図に示した具体的なＭＩＮ回路
、ＭＡＸ回路を利用して、第９図（Ａ）に示す回路を具
体化したものが第１Ｏ図に示されている。一方のＥ−Ｍ
ＩＮおよびＭＡＸ回路の構成素子の符号としては第１図
（Ａ）および第２図に示すものが採用されている。ただ
し、トランジスタＱＩｎにはＱｌｌｌｌの符号が付けら
れている。また、他りのＥ−ＭＩＮにおいては一方のＥ
−ＭＩＮの対応する素子の符号にダッシュを付けである
。トうンジスタＱ１ユに対応するトランジスタには符号
Ｑ　゛が付けられている。

Ｉｎ 第１０図において、Ｅ−ＭＩＮのコンペンセータ（トラ
ンジスタＱ２）は、前述したように、前段のコンパレー
タのエミッタ接合における正の電圧シフトを補償するも
のである。また、２入力ＭＡＸ回路におけるフンペンセ
ータ（トランジスタＱ９）は前段のコンパレータのエミ
ッタ接合ニおける負の電圧シフトを補償するものである
。Ｅ−ＭＩＮのコンペンセータとＭＡＸ回路のコンペン
セータとは互いに逆方向の電圧シフトを補償しているか
ら、これらのコンペンセータを省略しても、最終出力２
の値に変化はない。

この考え方にしたがって２両コンペンセータを省略する
ことによって構成した回路が第１１図に示されている。

第１０図の回路との比較によって、第１１図の回路はき
わめて簡素化されていることが理解できよう。これによ
って、トランジスタを節約し、動作速度を高速化し、電
力消費を低減させ、ることができる。このコンベンセー
タ省略技術は。

ＭＡＸ回路とＭＩＮ回路のカスケード接続またはトラン
ケーション回路とＭＡＸ回路のカスケード接続にも有効
に使用できるのはいうまでもない。

（５）コンドロールドＭ　Ｉ　Ｎ−ＭＡＸ回路コンドロ
ールドＭＩ　Ｎ−ＭＡＸ回路は、制御入力に応じてＭＩ
Ｎ回路またはＭＡＸ回路として働く回路であり、その−
例がｍ１２図に示されている。この回路は、２つの信号
入力Ｘ＋Ｖ＋１つの制御入力Ｃおよび１つの出力２をも
つ。

第１２図の回路は、第ｉｔ図のＭＩＮ−ＭＡＸ回路にお
けるＥ−ＭＩＮのトランジスタＱ１２〜Ｑｌ。

Ｑ　°〜Ｑｉｎ’を省略することによって構成される。

そして、トランジスタＱ、Ｑ’のベースに信号入力ｘ＋
Ｖがそれぞれり、えられている。

さらに、トランジスタＱ　とＱ　°のエミッタ間に、制
御入力Ｃによって制御されるアナログ・スイッチが接続
されている。このアナログ・スイッチは並列に接続され
た１対のｎチャネルおよびｐチャネル間Ｏ８ＦＥＴ　Ｑ
３１およびＱ３２がら構成されており、ＦＥＴＱ３１の
ゲートには制御入力Ｃが直接に、ＦＥＴ　Ｑ３２のゲー
トには制御入力Ｃがインバータで反転されてそれぞれ与
えられる。

制御入力Ｃはバイナリイ値、すなわちＨレベル（たとえ
ば５Ｖ）およびＬレベル（たとえばＯＶ）をとる。制御
入力ＣがＬレベルの場合にはアナログ・スイッチはオフ
となる。この場合には第１２図の回路は、まさに第１１
図の回路からトランジスタＱ−Ｑ、Ｑ’〜Ｑ　°を除去
した１２　　１ｍ　　　１２　　　　Ｉｎ 回路と同じになるから、２−（△ｘ）　Ｖ　（△ｙ）−
ｘＶｙの１１１力が得られ（ΔＸ、△ｙはＸ＋Ｖに等し
く、演算としては意味をもたないが第１１図とのアナロ
ジイ上このように表現した）ＭＡＸ回路として働く。制
御入力ＣがＨレベルの場合には、アナログ・スイッチが
オンとなりトランジスタＱ　　、Ｑ　　’がコンパレー
タ、トランジスタＱ　　、Ｑ　　のいずれか一方がコン
ペンセータとして作用するので、ＭＩＮ回路となる（第
１図（Ａ）の回路と比較せよ）。このとき、２つの電流
源Ｑ、Ｑ、°が存在するので、トランジスタＱ、Ｑ’の
うち導通状態となったトランジス！１１１ 夕には両相流源Ｑ、Ｑ１°からの加算電流が流れる。こ
のため、導通状態となったトランジスタのエミッタ接合
における電圧シフトはやや大きくなり、コンペンセータ
による補償に若干のエラーが生じる。しかしながら、こ
のエラーは実用上は殆んど問題にならない。というのは
、トランジスタのｖＥＢ−ＩＥ特性はきわめて急峻な立
上りをもっているからである。実験によると、エミッタ
電流力５ｍＡ（７）ときＶ　ＥＢＢＯ２７１Ｖ　、　ｌ
０ＩＩＩＡ（７）ときｖＥＢは０．７２５Ｖであった。

したがって、エミッタ電流ＩＥがたとえ２倍になったと
してもｖＥＢには０．０１５Ｖの差しか現われない。信
号入力Ｘまたはｙが０〜５Ｖの範囲で炭化するとすると
（ファジィ真理値０〜１に対応）　、　　０．０１５Ｖ
は完全に無視できる値である。

３、ファジィ（イ１論エンジン （１）基本的なＩｆ＆論エンジン 上述したモーダス・ボネンスのファジィ推論を実行する
ユニットであるファジィ推論エンジンについて述べる。

まず、インプリケーションの前件部に１つのファジィ命
題（上述した「もしＸがＡならば：　ｘ−ＡＪ　）のみ
を含む簡単な推論を実行する基本的な推論エンジンにつ
いて説明し１次により複雑な推論を実行する拡張された
ファジィ推論エンジン（拡張推論エンジン）について述
べる。

簡単な推論を実行する基本的なファジィ推論エンジンの
概念が第１３図に示されている。この推論エンジンは、
上述したファジィ推論の合成規則に基づいて与えられた
ファジィ命題に対応するファジィ中メンバーシップ関数
Ａ、ＢおよびＡ′を入力として、結論を表わすファジィ
・メンバーシップ関数Ｂ″を出力するものである。これ
らのファジィ中メンバーシップ関数Ａ、Ｂ、Ａ−および
Ｂ′は、ファジィ集合の要素に対応するｍ本またはｎ本
の信号ライン上に分布したアナログ電圧によって具現化
される。

２５本的なファジィ？ｆｌＩ論エンジンは、上述した第
（２）式、第（３）式または第（４）式の演算を実行す
る回路である。第（２）、　（３）、　（４）式に対応
して少なくとも３種類のファジィ推論エンジンの構成が
考えられるので、これらをタイプ［１］、　［２］、　
［３］とする。

（２）タイプ［ｌ］ タイプ［１］の基本的なファジィ推論エンジンは第（２
）式の演算を実行するものであり、第１４図にそのブロ
ック図が示されている。ｍ本の信号ライン、にに分布し
たファジィ・メンバーシップ関数Ａを表わす電圧入力と
ｎ本の信号ライン上に分布したファジィ・メ、ンバーシ
ップ関数Ｂを表わす電圧入力がＣＰ−ＭＩＮＩＩに与え
られ、ここでＡからＢへのファジィ関係Ｒを表わすｎｘ
ｍ個の出力電圧信号（ｒ、、ｊ−１〜ｎ　）が得られる
。ｎ個のＣ−ＭＩＮ１２が設けられており、各Ｃ−ＭＩ
Ｎ１２にファジィ・メンバーシップ関数Ａ″を表わす信
号（ｍ個の電圧信号の集合）と上記のＣＰ−ＭＩＮ演算
結果を表わす信号ｒ’、　　（ｒ、はｎ個の電圧、１３ を信号よりなる）とがそれぞれ与えられる。各Ｃ−ＭＩ
Ｎ１２の出力はａ　Δｒ、ｊ（ｉ−１〜ｎ）を■ 表わすｍ個の電圧信号よりなる。さらにｎ個のＥ−ＭＡ
Ｘ１３が設けられており、各Ｅ−ＭＡＸ１３で入力する
ｍ個の電圧信号のＭＡＸ演算が行なわれる。したがって
、ｎ個のＥ−ＭＡＸ１３のｎ本の出力信号ライン上に分
布したアナログ電圧す、゛の集合としての結論を表わす
ファジィ・メンバーシップ関数Ｂ゛を得ることができる
。

Ｃ−ＭＩＮ１２とＥ−ＭＡＸＩ３のカスケード接続にお
いて、上述したようにコンペンセータを省略することが
可能である。

（３）タイプ［２］ タイプ［２コの基本的なファジィ推論エンジンは第（３
）式の演算を実行するものであり、第１５図にそのブロ
ック図の一部が示されている。すべてのｊ（ｊ−１〜ｎ
）についてａ＋°△ａ　ＩＡ　ｂ　ｊ（ｔ−１〜ｍ）の
演算を実行する必要がある。このため、各ｊの値に対し
てｍ個のＥ−ＭＩＮ２１が設゛けられ、各Ｅ−ＭＩＮ２
１にす、、ａ、’、ａ、（ｉｍ１〜ｍ）の電圧信号が入
力している。合計ｎＸｍ個のＥ−ＭＩＮが必要である。

各ｊの値に対してｍ個のＥ−ＭＩＮ２１のｍ個の出力が
Ｅ−ＭＡＸ２２に送られる。ｎ個のＥ−ＭＡＸ回路２２
が設けられており、各Ｅ−ＭＡＸ２２から出力電圧す、
’（ｊ−１〜ｎ）が得られる。

この回路においてもＥ−ＭＩＮ２１とＥ−ＭＡＸ２２と
のカスケード接続においてコンペンセータを省略するこ
とができる。

第１６図は、第１５図に示すブロック図のうち１つのす
、（具体的にはｂ１゛）を得るための具体的口路構成を
示している。Ｅ−ＭＩＮ２１およびＥ−ＭＡＸ２２にお
いて、第１図（Ａ）および第２図に示すものと同一物に
は同一符号が付けられているので。

その構成を容易に理解することができよう。Ｅ−ＭＩＮ
２１の電流源として働くトランジスタＱ１と新たに設け
られたトランジスタＱ３３とによってマルチ出力電流ミ
ラーが構成されており、トランジスタＱ　は電流源１１
□によって駆動される。したかって、簡単な構成ですべ
てのＥ−ＭＩＮ２１が等しい電流で駆動されることにな
る。同じようにＥ−ＭＡＸ２２の電流源としてのトラン
ジスタＱ７は新たに設けられたトランジスタＱ３４と電
流ミラーを構成しており、電流源１１□によって駆動さ
れる。

（４）タイプ〔３］ タイプ［３］の基本的なファジィ推論エンジンは第（４
）式の演算を実行するものであり、そのブロック図が第
１７図に示されている。それぞれｍ本の信号ライン上に
分布したファジィ・メンバーシップ関数Ａ、Ａ−を表わ
す電圧がＣ−ＭＡＸ３１に与えられ、ここでａ１°Δａ
１　（ｉ−１〜ｍ）のＭＩＮ演算が行なわれる。そのｍ
個の出力電圧はＥ−ＭＡＸ３２に入力する。このＥ−Ｍ
ＡＸティング入力ａとしてトランケーション回路３３に
与えられる。他方、トランケーション回路３３には０本
の信号ライン」二に分布したファジィ・メンバーシップ
関数Ｂを表わす電圧（ｂｊ、　　ｊ−１〜ｎ）が入力し
ている。結局、トランケーション回路３８で第（４）式
の演算が行なわれ、０本の出力ライン上に分布したアナ
ログ電圧ｂｊ°の集合としての結論Ｂ′を得ることがで
きる。

このタイプ［３］のファジィ推論エンジンの具体的な電
子回路が第１８図に示されている。これらの図において
、第１図（Ａ）、第２図、第８図および第１６図に示す
ものに対応する素子には同一符号が付けられている。Ｃ
−Ｍ　Ｉ　Ｎ３１トＥ−ＭＡＸ３２のカスケード接続に
おいてコンペンセータは省略されている。トランケーシ
ョン回路３３は第８図に示すものと全く同じである。Ｃ
−ＭＩＮ３１のｍ個の電流源としてのトランジスタ。１
は、トランケーション回路３３のトランジスタ。■とと
もに。

トランジスタＱ　とマルチ出力電流ミラーを構成してい
る。Ｅ−ＭＡＸ３２における電流源としてのトランジス
タＱ７は、トランケーション回路３３のトランジスタＱ
３とともにトランジスタ。３４とマルチ出力電流ミラー
を構成している。

タイプ［３］の推論エンジンは、他のタイプ［１］およ
び［２］の推論エンジンに比べてその構成が非常に簡素
になっている。このタイプ［３］の推論エンジンは、ト
ランジスタＱ　　、Ｑ　　を除くと。

（４ｍ＋５ｎ＋ｌ）個のトランジスタによって構成され
る。モノリシックＩＣの形ではなく。

個別部品のバイポーラ・トランジスタを用いた実験によ
って、　１００ｎｓｅｅ　　（１Ｏ−７ｓｅｃ＞の演算
速１度が得られた。これは、この基本的な推論エンジン
は１秒間に実に１０，０００，０００回のファジィ推論
を実現できることを意味している（ｌＯＭｅｇａ　ＰＩ
ＰＳ　：　ＦＩＰＳ　−Ｐｕｚｚｙ　Ｉｎｆ’ｃｒｃｎ
ｃａｓ　Ｐｅｒ　５ｅｃｏｎｄ）。

（５）拡張推論エンジン 次に示すように、インプリケーションの前件部に２つの
ファジィ命題を含む推論が必要となることがある。これ
が拡張ファジィ推論と呼ばれるものである。インプリケ
ーションの前件部は「かっ／または（ａｎｄｌｏｒ）　
Ｊによって結合されている。

「かつ（ａｎｄ）Ｊまたは「または（ｏｒ）Ｊのいずれ
か一方が選択される。

インプリケーション： ＸがＡでかつ／またはｙがＢなら ば、２はＣである （Ｉｆ　ｘ　ｉｓ　Ａ　ａｎｄｌｏｒ　ｙ　１ｓ　Ｂ、
　ｔｈｅｎ　ｚ　ｉｓ　Ｃ）ブレミス：ＸはＡｏでかっ
／またはｙはＢｏである結　　論：２はＣ′である。

これは次のように記号で表現される インプリケーション： ｘ＝Ａ　ａｎｄｌｏｒ　ｙ−Ｂ−＋ｚ＝Ｃブ　　し　　
ミ　　ス　：ｘ−Ａ　　″　　ａｎｄｌｏｒ　　ｙ　　
−Ｂ　　’結　　　　　　論　：ｚ−Ｃ− この拡張ファジィ推論は、拡張ファジィ推論エンジンに
よって実行される。拡張推論エンジンの概念が第１９図
に示されている。入力はファジィ春メンバーシップ関数
Ａ、Ｂ、Ｃ，Ａ−およびＢ−、ならびに「かつ／または
」の結合を選択するための結合選択Ｃである。出力は結
論を表わすファジィ・メンバーシップ関数Ｃ−となる。

ファシイ・メンバーシップ関数Ａ、Ａ＝はｍ本の信号ラ
イン上に分布した電圧によって、Ｂ、Ｂ−はｍ′本の信
号ライン上に分布した電圧によって。

Ｃはｎ本の信号ライン上に分布した電圧によってそれぞ
れ表わされる。

第２０図はこの拡張された推論エンジンの構成を示して
おり、これは第１７図に示すタイプ［３］の基本的な推
論エンジンの構成を若干修正することによって得られる
。ファジィ・メンバーシップ関数ＡとＡ′との間てＣ−
ＭＩＮ演算が行なわれ（Ｃ−Ｍ　Ｉ　Ｎ３１Ａ）　、そ
の結果を表わすｍ個の電圧のＥ−ＭＡＸ演算が行なわれ
る（Ｅ−ＭＡＸ３２Ａ）。ファジィ・メンバーシップ関
数ＢとＢ′とについてもＣ−ＭＩＮ、Ｅ−ＭＡＸの演算
が行なわれる（Ｃ−ＭＩＮ３１Ｂ、Ｅ−ＭＡＸ３２Ｂ）
。結合「かつ（ａｎｄ）Ｊはこの実施例ではＭＩＮ演算
によって、「または（ｏｒ）ＪはＭＡＸ演算によってそ
れぞれ実現される。この結合の演算と選択が容易に可能
となるように、上述したコンドロールドＭＩ　Ｎ−ＭＡ
Ｘ四路３４が用いられる。２つのＥ−ＭＡＸの演算結果
はこのコンドロールドＭ　Ｉ　Ｎ−ＭＡＸ回路３４に入
力する。そして、「かつ」か「または」を選択するため
の結合選択入力信号ＣがコンドロールドＭ　Ｉ　Ｎ−Ｍ
ＡＸ回路３４の制御入力として与えられる。ファジィ・
メンバーシップ関数Ｃはトランケーション回路８８にり
、えられ、そのトランケーショング信号としてコンドロ
ールドＭＩＮ−ＭＡＸ回路３４の出力ａが与えられる。

トランケーション回路３３から結論Ｃ′を表わすファジ
ィ・メンバーシップ関数の電圧分布が得られる。

４、ファジィ会メモリ （１）ファジィ・メモリの概念 ファジィ争メモリの機能はファジィ番メンバーシップ関
数をストアすることにあり、指定されたファジィ・メン
バーシップ関数を複数本の信号ライン上における電圧分
布として出力するものである。

複数のファジィ・メンバーシップ関数をストアしかつ読
出すことのできるファジィ・メモリの基本概念が第２１
図に示されている。ファジィ・メモリは、ファジィ・メ
ンバーシップ関数のラベルをストアするラベル・メモリ
４１．ラベル・メモリ４１から読出されたラベルを表わ
すコードをストアするレジスタ４２およびラベルをファ
ジィ化することによってラベルに対応した電圧分布を出
力するメンバーシップ関数発生回路４３から構成されて
いる。ラベルとはファジィ番メンバーシップ関数を表わ
すワードと考えてよい。ラベル・メモリ４■およびレジ
スタ４２はバイナリイーディバイスであり、ラベル・メ
モリ４１はたとえばバイナリイＲＡＭである。

メンバーシップ関数発生回路４３は、複数の信号ライン
上に所定の電圧分布を発生する電圧分布発生回路４４１
発生した電圧分布を所定の出力信号ライン上に送り出す
ためのスイッチ・アレイ４５およびラベル・メモリ４１
から読出されたラベルを表わすコードを解読してスイッ
チ・アレイ４５のスイッチを制御するデコーダ４６から
構成されている。、電圧分布発生回路４４から発生する
電圧分布の形はあらかしめ定められているが、この電圧
分布の出力信号ライン上の位置がデコーダ４Ｇの出力に
よって制御されるスイッチ・アレイ４５によって変化さ
せられる。したがって、ラベル・メモリ４１から読出さ
れたラベルに対応したファジィ・メンバーシップ関数を
表わす電圧分布が出力ラインに現われる。

このファジィ・メモリは、ファジィ番メンバーシップ関
数のグレード（各関数値）を多数のバイナリイ・コード
に変換して記憶するのではなく。

ファジィ・メンバーシップ関数のラベルを記憶している
ので、バイナリイ争メモリ（メモリ４１）の８童がきわ
めて少なくてすむ。たとえば、ストアすべきファジィや
メンバーシップ関数の種類が８個以下であれば、それら
のラベルは３ビツト・コードで表わされるので、１つの
ファジィ・メンバーシップ関数を３ビツトでストアする
ことができる。また１通常のバイナリイ・メモリのアク
セス時間は、アナログ・メモリのそれに比べてきわめて
高速であるので、高速読出しが可能である。

しかも、最終的にはアナログ電圧分布によって表わされ
るファジィ・メンバーシップ関数を得ることができる。

さらに、バイナリイ・コードによる記憶であるからノイ
ズに対して強いという特徴もある。

以下にいくつかのファジィ・メンバーシップ関数発生回
路の具体例について説明するが、ここでは７種類のファ
ジィ・メンバーシップ関数が発生する。これらのメンバ
ーシップ関数のラベルをＮＬ、ＮＭ、ＮＳ、ＺＲ，ＰＳ
、ＰＭおよびＰＬとし、これらはそれぞれ負の大きな値
（ｎｅｇａｔｌｖｅｌａｒｇｅ）、負の中くらいの値（
ｎｅｇａｔｉｖｅ　ｍｅｄｉｕｍ）　。

負の小さな値（ｎｅｇａｔｉｖｅ　ｓｍａｌｌ）　＋零
（ｚｅｒｏ）　。

正の小さな値（ｐｏｓｌｔｉｖｅ　ｓｍａｌｌ）　、正
の中くらいの値（ｐｏｓｉｔｉｖｅ　ｍｅｄｉｕｍ）お
よび正の大きな値（ｐｏｓｉｔｉｖｅ　ｌａｒｇｅ）と
いう言語情報を表現するものとする。また、ファジィ・
メンバーシップ関数の壺数の領域における点の数（ファ
ジィ集合の要素の数に対応）は２５に制限されているも
の′とする。したがって、ファジィ・メンバーシップ関
数発生回路の出力端子は２５個である。

（２）スイッチ・マトリクスを用いたファジィ・メンバ
ーシップ関数発生回路 第２２図および第２３図は、スイッチ・アレイとしてス
イッチ・マトリクスを使用したファジィ・メンバーシッ
プ関数発生回路の例を示している。第２２図において、
ファジィ・メンバーシップ関数発生回路のθ〜２４まで
番号が付けられた出力端子の下方に、これらの出力端子
から出力される７種類のファジィ・メンバーシップ関数
が図示されている。

出力されるファジィ・メンバーシップ関数の値は、簡単
のために４レベルに量子化されている。

この４レベルは、たとえば０．　１．７．　３．３およ
び５、Ｏｖの電圧に対応する。この４つのレベルは電圧
分布発生回路４４Ａによって規定される。この回路４４
Ａ＋：：は、　　１．７．　３．３および５．Ｏｖノ３
つノファジィ真理値電圧源４４ｇ、　４４ｂおよび４４
ｃが設けられている。またこの回路４４Ａから第２２図
で斜めに引かれた５本の電圧ラインＶＬがのびておリ、
中央のラインは電圧源４４ｃに、その両側のラインは電
圧源４４ｂに、最も外側の２本のラインは電圧源４４ａ
にそれぞれ接続されている。

デコーダ４ＢＡは１オブ８デコーダである。このデコー
ダ４ＢＡにはレジスタ４２から与えられるラベルを表わ
す３ビツト（Ｃ１＋　　Ｃ２＋　　Ｃ３）のバイナリイ
信号が入力している。デコーダ４ＢＡはこの入力信号の
表わすコードに応じて８つの出力端子のいずれかにＨレ
ベルの信号を出力する。８つの出力端子は、指定なしお
よび上述の７種類のラベルに対応している。たとえば、
入力コード信号が０００のときには指定なしの出力端子
に、００１のときにはＮＬの出力端子にそれぞれＨレベ
ルの信号が出力される。これらの出力端子からは、指定
なしの出力端子を除いて、第２２図に水平なラインで示
された信号ラインＳＬがのびている。

スイッチ中マトリクス４５Ａにおいて、電圧ラインｖＬ
と信号ラインＳＬの所定の交差点から２５の出力端に出
力ラインＯＬがのびている。これらの交差点に小さな正
方形で示された記号４５ａは、第一　　４４　− ２３図に示されているように、電圧ラインＶＬと出力ラ
インＯＬとの間に設けられかつ信号ラインＳＬの電圧に
よってオン、オフ制御されるスイッチであり、たとえば
ＭＯＳ　　ＦＥＴで構成される。１本の出力ラインＯＬ
に２つ以上のスイッチ４５ａを設けてももちろんよい。

すべての出力ラインＯＬはその出力端子側において抵抗
４５ｂを介して接地されている。

以上の構成において、ラベル・メモリ４１からあるファ
ジィ・メンバーシップ関数のラベルが読出され、レジス
タ４２を介してデコーダ４ＢＡに与えられると、信号ラ
インＳＬのうちそのラベルに対応するものにＨレベルの
信号が現われ、その信号ラインに設けられたスイッチ４
５ａがオンとなる。この結果、オンとなったスイッチ４
５ａを通して電圧分布発生回路４４Ａの各電圧が出力ラ
インＯＬを経て対応する出力端子に現われるので、上記
のファジィ・メンバーシップ関数を表わす電圧分布が出
力されることになる。

（３）パス・トランジスタ・アレイを用いたファシイ嗜
メンバーシップ関数発生回路 第２４図および第２５図は、スイッチ・アレイとしてパ
ス・トランジスタ・アレイ４５Ｂを用いたファジィ・メ
ンバーシップ関数発生回路を示している。

電圧分布発生回路４４Ｂは、メンバーシップ関数を１１
のレベルに量子化するために、ファジィ真理値電圧０．
０．　０．５．・・・、４．５および５．Ｏｖを発生す
る１０個の電圧源を備えている。これらはファジィ真理
値０．　１／１０．・・・、９／ｌｏおよび１にそれぞ
れ対応する。またこの発生回路４４Ｂはラベル−ＺＨの
メンバーシップ関数の値がプログラムされたＦＲＯＭを
備えている。このＦＲＯＭには。

」１記電圧源およびグランドに接続された電源ラインＶ
Ｌと、パス・トランジスタ・アレイ４５Ｂを経て出力端
子まで接続された出力ラインＯＬとが設けられている。

ＦＲＯＭは上下の２層のＡ、９層よりなり、第１層に出
力ラインＯＬが、第２層に電源うインＶＬがそれぞれ形
成されている。これら上下の２層は絶縁層たとえば光感
性ポリイミドによって絶縁されている。これらの層の交
叉点にスルーホールを形成することによってファジィ・
メンバーシップ関数の形がプログラムされる。スルーホ
ールはマスクＲＯＭ技術を用いて形成することができる
ので、任意の形のメンバーシップ関数がプログラムでき
る。ラインＶＬとラインＯＬとの結節点を示す黒丸がス
ルーホールを示している。スルーホールが形成されてい
る点においてラインＶＬとラインＯＬとが接続され、フ
ァジィ真理値電圧がパス・トランジスタ・アレイ４５Ｂ
に転送される。２つのラインＶＬとＯＬの結節点をフィ
ールドＲＯＭ技術、すなわち高電圧を印加することによ
って所望の交点を絶縁破壊することによって短絡するよ
うにしてもよい。

パス・トランジスタ・アレイ４５Ｂは、電圧分布発生回
路４４Ｂからのびた出カラインＯＬ、デコーダ４８Ｂの
７つの出力端子に接続された信号ラインＳＬ、　　これ
らのラインの交点の電圧を左または右に４デイジツトま
たは８デイジツト分だけシフトさせるための斜めのライ
ンＢＬ、ならびに信号ラ−４７＝ インＳＬと出力ラインＯＬおよび斜めラインＢＬとの交
点にそれぞれ設けられ、かつ信号ラインＳＬの電圧によ
って制御されるスイッチング素子、ＰＭＯＳ　　ＦＥＴ
４５ｃから構成されている。

このスイッチング素子４５ｃの接続の様子は第２５図に
示されている。デコーダ４６Ｂに接続された７本の信号
ラインＳＬまたはそれらのラインによって制御されるス
イッチング素子の列をそれぞれスイッチ列Ｓ、Ｓ２．・
・・Ｓ　とする。８１〜Ｓ７はこれらのラインＳＬ上の
信号をさすときもある。

スイッチ列Ｓ１は電圧分布発生回路４４Ｂにプログラム
されたメンバーシップ関数を４デイジツト左にシフトし
、スイッチ列Ｓ　Ｌ　８４およびＳ６は４デイジツト右
に、８デイジツト左に、および８デイジツト右にそれぞ
れシフトする。スイッチ列Ｓ　およびＳ５はプログラム
されたメンバーシップ関数を右または左にシフトするも
のではなく、それを出力端子に直接に送り出す。スイッ
チ列Ｓ７は接地されたスイッチ・アレイであって。

このスイッチＳ　がオン、他のスイッチＳｌ〜Ｓ６がオ
フのときにすべての出力端子をグランド・レベルに落と
す。

ファジィ−メンバーシップ関数のラベルと信号Ｓ　−８
のパイナリイ拳レベルとの関係が第２６図に示されてい
る。デコーダ４６Ｂは、レジスタ４２からの３ビツトの
バイナリイ信号Ｃ、Ｃ。

ｃ　ａ　　（ＯＶまたは＋５Ｖ）を第２６図に示すテー
ブルにしたがって７ビツトのバイナリイ信号Ｓｌ〜Ｓ、
（−５ＶｒＬレベル」または＋５ＶｒＨレベル」）に変
換するものであり、具体的には第２７図に示されるよう
にＮＡＮＤゲート４７とインバータ４８との組合せから
構成される。

たとえば、ラベル・メモリ４１から読出されたラベルが
ＰＬの場合には、スイッチ列Ｓ　と８６がオンになる。

電圧分布発生回路４４Ｂにプログラムされたメンバーシ
ップ関数は、スイッチ列Ｓ８を通して４デイジツト右に
シフトされ、さらにスイッチ列Ｓ８を通して８デイジツ
ト右にシフトされる。したがって、プログラムされたメ
ンバーシップ関数は１２デイジツト右にシフトされ、出
力端子に現われるメンバーシップ関数はＰＬ（正の大き
な値）となる。

第２４図において、電圧分布発生回路４４Ｂのグランド
・レベルに接続されたラインＶＬには、中央の２５本の
出力ラインＯＬに加えて、その左右において各１２本ず
つの出力ラインＯＬに平行なうインと斜めラインＢＬと
が接続され、これらのラインと信号ラインＳＬとの交点
にスイッチ列Ｓ１゜ｓｓ、ｓ、ｓ６が設けられている。

これ２　′　　　３　　　　４ は、プログラムされたメンバーシップ関数がどのように
シフトされようと、グランド・レベルの信号を出力端子
に確実に出力させるようにするためのものである。

パスΦトランジスタ・アレイ４５Ｂはファジィ真理値電
圧（０〜５Ｖ）を減衰させることなく出力端子に通さな
ければならない。通常のＰＭＯ８回路では、も、しファ
ジィ真理値電圧がＰＭＯＳ　　ＦＥＴのスレシホールド
電圧よりも低いときには。

ＰＭＯＳ　　ＦＥＴは、ゲート電圧Ｖｃ（デコーダの出
力）がＯｖであれば、完全なオン状態にはならない。Ｐ
ＭＯＳ　　ＦＥＴが完全にオン状態となるようにするた
めに、ｖｏを一５ｖ程度にする必要がある。このために
、上述したようにデコーダ４６Ｂは一５Ｖ　（Ｌ）、＋
５Ｖ　（Ｈ）をとる出力を発生するように構成されてい
る。このような出力信号Ｓ　　−Ｓ７を発生する第２７
図のデコーダを構成するＮＡＮＤゲート４７の一例が第
２８図に示されている。

（４）ファジィ・メンバーシップ関数形の選択上述の説
明では、ファジィ・メンバーシップ関数は山形ないしは
三角形状のものとして示されている。しかしながら、メ
ンバーシップ関数としては種々のものが考えられるし、
必要に応じて異なる形のものを選択できるようにしてお
くことが好ましい。

第２９図は、第２２図に示されるタイプのファジィ・メ
ンバーシップ関数発生回路に主に適用可能な電圧分布発
生回路であって、ファジィ・メンバーシップ関数形を選
択できるようにした回路を示している。いくつかの電圧
源４４ａ〜４４ｄに接続された電圧ラインＶＬに、山形
ないしは三角形状のファジィ・メンバーシップ関数形を
表わす電圧分布を出力するように結線された出力ライン
ＯＬＩと１台形状の関数形を表わす電圧分布を出力する
ように結線された出力ラインＯＬ２とが設けられている
。これらのラインＯＬＩ、ＯＬ２にはそれぞれスイッチ
ング素子、ＮＭＯ８ＦＥＴ４０Ａ。

４０Ｂが接続され、これらのスイッチング素子の出力側
においてラインＯＬＩ、ＯＬ２は出力端子に接続される
出力ラインＯＬに接続されている。スイッチング素子４
０Ｂは選択信号Ｃ８によって直接に、素子４ＯＡはイン
バータ４９を介してそれぞれ制御される。

選択信号ＣがＬレベルの場合にはスイ・ソチング素子４
ＯＡがオンとなって、山形ないしは三角形状のファジィ
・メンバーシップ関数形を表わす電圧が出力ラインＯＬ
に出力される。逆に信号Ｃ８がＨレベルの場合には素子
４０Ｂがオンとなるので台形の関数形を表わす電圧が出
力される。このようにして、ファジィ・メンバーシップ
関数形を選択することが可能となる。

第２９図の回路において、ＦＥＴ４０Ａ、４０Ｂのスレ
シホールド値電圧をｖＴｌｌ（通常１ｖ程度）とすれば
、これらのＦＥＴを制御する選択信号Ｃ８のバイナリイ
・レベルは、ＬレベルがＶＴＨ以下。

ＨレベルがｖＴＨ＋５ｖ以上であればよい。ここで５Ｖ
は、最大電圧を発生する電圧源４４ｄの電圧である。

電圧分布発生回路における発生電圧の分布形。

すなわちファジィ・メンバーシップ関数形は、上述した
２つの形のみならず、３つ以上の形をあらかじめ作成し
ておいてこれらのうちから１つを選択できるようにする
こともできる。また、関数形の選択は第２４図に示すフ
ァジィ・メンバーシップ関数発生回路にも適用可能であ
るのはいうまでもない。

（５）メンバーシップ関数発生回路の発展形態電圧分布
発生回路は複数のライン上に分布した電圧信号を発生す
る。したがって、１つの電圧分布発生回路の出力電圧を
複数のスイッチ・アレイ４５に与えることが可能である
。第３０図は、１つの電圧分布発生回路４４と、この出
力電圧が与えられる複数のスイッチ・アレイ４５とを含
むメンバーシップ関数発生回路を示している。各スイッ
チ・アレイ４５はそれぞれのデコーダ４６によって駆動
される。各デコーダ４Ｂには同じまたは異なるラベルの
コード信号が与えられる。したがって、このメンバーシ
ップ関数発生回路からは複数の同じまたは異なるファジ
ィ・メンバーシップ関数を表わす電圧分布を得ることが
できる。

５、ファジィ中コンピュータ （１）ファジィ・コンピュータの概念 第３１図はファジィ・コンピュータの概念を示すもので
、これは最も単純なファジィ情報処理を行なうことがで
きる。すなわち１つのインプリケーションが存在する場
合に適用されるものである。

ファジィ・コンピュータは、上述したように基本的には
ファジィ・メモリ５４とファジィ推論エンジン５０とか
ら構成される。３つのファジィ・メンバーシップ関数Ａ
、ＢおよびＡ゛を表わす電圧分布を発生するために３つ
のメンバーシップ関数発生回路（以下単にＭＦＧと略す
；　Ｍｅｍｂｅｒｓｈｌｐ１’ｕｎｅｔｌｏｎ　ｇｅｎ
ｅｒａｔｏｒ）　４３が設けられており、これらのＭＦ
０４３にはラベル・メモリから読出されかつレジスタ４
２にそれぞれ一時記憶されたラベルが与えられる。３つ
のＭ　Ｆ　Ｇ　４３は第３０図に示したものと同じであ
ると考えることもできるし、各ＭＦＧ４３が電圧分布発
生回路をそれぞれもっていると考えてもよい。ファジィ
・メモリ５４から出力されるファジィ・メンバーシップ
関数Ａ、Ｂ、Ａ”は基本的なファジィ推論エンジン５ｏ
に与えられる。

この推論エンジンは、第１３図から第１８図を参照して
説明したものである。ファジィ推論結果Ｂ′は分布した
アナログ電圧すなわちファジィ出力とじて得られる。場
合によっては、たとえばファジィ制御システムにおいて
は、ファジィ中コンピュータから決定的な結果すなわち
非ファジィ出力を得ることが必要なときがある。補助的
なデフアジファイア５２がこの処理を実行し、デフアシ
ファイア５２からは単一のアナログ電圧（非ファジィ出
力）が得られる。

第３１図および後述するすべてのタイプのファジィ・コ
ンピュータにおいて、コンピュータ動作の同期をとるた
めの制御装置および制御バスは図示されていない。

上述したすべてのファジィ・メモリは、複数のファジィ
・メンバーシップ関数のラベルをバイナリイ・メモリに
あらかじめ記憶させておいて、読出されたラベルにした
がってＭＦＧから対応するファジィ・メンバーシップ関
数を表わす電圧分布を発生させるようにしているが、フ
ァジィ・コンピュータにおいて用いられるファジィ・メ
モリまたはＭＦＧはこのタイプのものに限られることは
ない。ファジィ・メモリないしはＭＦＧは、ファジィ推
論エンジンに所定のファジィ・メンバーシップ関数を表
わす電圧分布を与えればよいのであるから、たとえば第
２４図に示すようなＦＲＯＭを含む電圧分布発生回路を
多数用意し、これらの回路にそれぞれ異なるおよび同じ
ファジィやメンバーシップ関数をあらかじめプログラム
しておく。そして、ラベルに対応するメンバーシップ関
数指定入力に応じて、指定されたメンバーシップ関数を
発生する電圧分布発生回路を選択し、その出力電圧分布
をファジィ推論エンジンに与えるようにすることもでき
る。選択された電圧分布発生回路の出力電圧をファジィ
推論エンジンに与えるために上述したものとは異なる選
択スイッチ・アレ°イが必要となろう。

（２）パラレル処理タイプその［１］ １ユ述したように一般には多数のインプリケーション・
ルールが存在し、これらが「さもなければもしくはまた
は（ｅｌｓｅもしくはＢ１５ｏ）　Ｊまたは［かつ（ａ
ｎｄ）Ｊで連結されている。このような。

複数のインプリケーション争ルールの存在を前提とし、
これらのインプリケーションに対する複数のファジィ推
論を同時に実行するタイプのファジィ・コンピュータの
具体例について２次に説明する。

第３２図において、ｒ個のインプリケーション・ルール
の存在を前提とすると、ｒ個の基本的なファジィ推論エ
ンジン５０が設けられる。各インプリケーションにおけ
る２つのメンバーシップ関数Ａ　　、Ｂ　　、　　（ｋ
−１〜ｒ）を発生させかつ６推ｋ 論エンジン５０に与えるために、各推論エンジン５０に
対して２ＭＦＧ４３Ａがそれぞれ設けられている。２Ｍ
ＦＧ４１１Ａは２つのＭＦＧを１つのブロックにまとめ
たものである。プレミスにおけるファジィ・メンバーシ
ップ関数Ａ′はすべてのファジィ推論エンジン５０に対
して共通であるので、この関数Ａ゛を発生させるために
１つのＭＦＧ４３が設けられており、その出力電圧分布
が全推論エンジン５０に与えられる。

各２ＭＦＧ４３Ａにメンバーシップ関数Ａｋ。

Ｂｋのラベルを与えるためにシフトレジスタ４２ａ。

４２ｂが設けられている。ｒ個のシフトレジスタ４２ａ
が設けられ、これらは直列に接続されている。そして、
各レジスタ４２ａにストアされたバイナリイ・データが
並列に対応する２ＭＦＧ４８Ａに与えられる。たとえば
、ラベルが３ビツトで表わされるとすれば、各シフトレ
ジスタ４２ａは３ビツト番シフトレジスタであるから、
ｒ個のシフトレジスタ４２ａは３×ｒビツトのシフトレ
ジスタで構成することができる。関数Ａのラベル入力端
子から、まずＡ　のラベル・コードがシリアルに入力さ
れ、続いてＡ　　のラベル・コードが入力されｒ−す るというように、ｒ個のラベルを表わすシリアル・デー
タが入力されることによって、各レジスタ４３ａにラベ
ルがセットされる。レジスタ４２ｂについても同様であ
る。レジスタ４２ｃについては、３ビツトのＡ゛のラベ
ルをシリアルに入力すればよい。したがって、第３２図
に示すファジィ・コンピュータではラベル・メモリは不
要となる。入力装置たとえばキーボードによって各ラベ
ルを入力すればよい。

すべてのレジスタ４２ａ〜４２ｃにラベルがセットされ
ると、すべての２ＭＦＧ４１．ＭＦＧ４３から対応する
ファジィ・メンバーシップ関数を表わす電圧分布が各フ
ァジィ推論エンジン５０に与えられるので、これらの推
論エンジン５０からそれぞれの推論結果、たとえばＢ　
　’、　Ｂ　　’、・・・、Ｂ　°が得ら１２　　　　
　　　　　ｒ れる。

複数のインプリケーションの連結が「または（ｅｌｓｅ
もしくはＢ１５ｏ）　Ｊで与えられていた場合には、こ
の連結はたとえばＣ−ＭＡＸ５３によって実行される。

連結「かつ（ａｎｄ）ＪはたとえばＣ−ＭＩＮで実行さ
れよう。このようにして、　　Ｃ−ＭＡＸ５３から最終
的な結論Ｂ′を表わすアナログ電圧分布が得られること
になる。

このようなファジィ・コンピュータは、たとえば複数の
インプリケーションを固定しておいて。

プレミスのファジィ・メンバーシップ関数Ａ−を順次変
えることによってそれぞれに対応した結論Ｂ″を得るた
めに使用されよう。もちろん、場合によってはインプリ
ケーションを変えるようにしてもよい。

Ａ、Ａ＝およびＢのラベルは手動操作によって入力装置
から与えるばかりでなく、既存のバイナリイ・マイクロ
プロセッサ等を用いて与えるようにすることもできる。

ＭＦＧ４３．２ＭＦＧ４３Ａが第２９図または第３０図
を用いて説明したように２発生するファジィ・メンバー
シップ関数の形を選択できる機能をもっている場合には
、この選択のために１ビツトのデータが必要となる。し
たがって、レジスタ４２ａ〜４２ｃは４ビツト・シフト
レジスタとしなければならないだろう。

（３）パラレル処理タイプその［２］ 第３３図は、第１９図および第２０図を参照して述べた
拡張ファジィ推論エンジンを用いたファジィ・コンピュ
ータを示しており、これもまた複数のインプリケーショ
ン・ルールを前提とした複数の推論を同時に行なうこと
のできるパラレル処理タイプのものである。

既に説明したように拡張ファジィ推論エンジン５１は、
入力として、インプリケーションにおける３つのファジ
ィ・メンバーシップ関数Ａｋ。

Ｂ　　、　　Ｃ、（ｋｆｉｌ　〜ｒ）、プレミスにおけ
るｋ メンバーシップ関数Ａ−，Ｂ−，およびインブリケーシ
ョンにおける前件部の結合「かつ／または（ａｎｄｌｏ
ｒ）Ｊの選択Ｃを要求する。メンバーシップ関数Ａ　　
、Ｂ　　、Ｃを表わす電圧分布を発生すｋｋ るために、各推論エンジン５１に対して３ＭＦＧ−４３
０が設けられている。３ＭＦＧ”は３つのＭＦＧ゛を１
つのブロックに表わしたものである。

ダッシュはＭＦＧから電圧分布発生回路４４を除いたこ
とを意味する。すなわち、ＭＦＧ−は、第３０図に示す
ようにデコーダとスイッチ・アレイとからなる。メンバ
ーシップ関数Ａ”、Ｂ−は全推論エンジン５１に共通で
あるから、その発生のために１つの２ＭＦＧ−４３Ｂが
設けられている。これらの３ＭＦＣ，”４１Ｃおよび２
ＭＦＧ−４３Ｂには電圧分布発生回路４４の出力電圧が
共通に与えられている。各３ＭＦＧ−４３０，２ＭＦＧ
１８Ｂには、対応するレジスタ４２Ｂ、　４２Ａからラ
ベルが与えられる。また、レジスタ４２Ｃからは結合選
択信号Ｃが出力され、すべてのファジィ推論エンジン５
１に与えられる。

多数のメンバーシップ関数のラベルは、入力装置５５か
ら入力されラベル・メモリ４■にあらかじめ記憶される
。図示しない制御装置によってこのメモリ４１がアクセ
スされ、所定のラベルが順次読出されてレジスタ４２Ａ
、　４２Ｂに転送される。また。

結合選択を表わすデータがレジスタ４２Ｃに転送される
。これによって、各２ＭＦＧ−４１Ｂ、３ＭＦＧ″４３
Ｃから対応するメンバーシップ関数を表わす電圧分布が
発生し、各推論エンジン５１に与えられるので、これら
の推論エンジン５１からはそれぞれの推論結果Ｃ’、　
　Ｃ’、・・・、Ｃ゛が得られる。

１　　　　　２　　　　　　　　　ｒ これらの結果はＣ−ＭＡＸ５１に与えられ、最終結果Ｃ
′が生成される。必要ならばファジィ出力Ｃ′はデフア
シファイア５２によって非ファジィ出力に変換される。

（４）シーケンシャルψタイプ シーケンシャル・タイプのファジィ・コンピュータは、
ファジィ推論を逐次的に行なうものである。順次行られ
る推論結果を表わす電圧分布は、複数のインプリケーシ
ョンの連結演算（ＭＡＸまたはＭＩＮ）規則にしたがっ
て、順次演算されかつ蓄積され、すべての推論が終了し
たときの蓄積結果が最終結果になる。または、各推論結
果を別個に蓄積しておき、最後にすべての推論結果を連
結演算することによって最終結果が得られる。

第３４図は、このようなシーケンシャル・タイプのファ
ジィ・コンピュータの概要を示している。

ここでは簡単のために基本的なファジィ推論エンジンが
用いられており、このファジィ推論エンジンとして上述
したタイプ［３コのもの（第１７図参照）が用いられて
いる。また、このファジィ・コンピュータは、推論結果
が得られるごとに連結演算を行なうものである。

１個のインプリケーションがあり、これらのインプリケ
ーションにおけるファジィ・メンバーシップ関数をＡ、
Ｂ（ｋ−１〜ｒ）とする。

ｋ これらのメンバーシップ関数のラベルは、推論が行なわ
れる順序で、たとえばＡ、Ａ２．・・・。

■ ｒ　　　　　１　　２・°°°・　Ｂｋ・°°゛・Ａｋ
、・・・、Ａ　およびＢ　　、Ｂ Ｂ　の順序でラベル・メモリ４ＬＡ、　４１Ｂにそれぞ
れあらかじめストアされているものとする。これらのラ
ベルの記憶場所のアドレスはプログラム・カウンタ６１
によって指定される。

まず、ラベルＡ、Ｂ、がメモリ４１Ａ、　４１Ｂがらそ
れぞれ読出され、これらに対応するメンバーシップ関数
Ａ、Ｂ、がＭＦＧ−４３Ｄがら読出され、Ｃ−ＭＩＮ３
１およびトランケーション回路３３に与えられる。また
、Ｃ−ＭＩＮ３１にはプレミスのメンバーシップ関数Ａ
′が与えられている。

この結果、トランケーション回路３３からはこの推論結
果Ｂ１°が得られ、Ｃ−ＭＡＸ　（またはＣ−ＭＩＮ）
５３を経て電圧ホールド回路６３に一時記憶される。続
いて、プログラム・カウンタ６１が歩進することによっ
て１次のメンバーシップ関数Ａ　２　。

Ｂ２のラベルがメモリ４１Ａ、　４１Ｂから読出され。

この関数がファジィ推論エンジンに与えられるので−Ｂ
２°の推論結果が得られＣ−ＭＡＸ５３に与えられる。

Ｃ−ＭＡＸ５３には前回の推論結果Ｂ１゜も回路６３か
ら与えられており、　　Ｂ　　’ｖＢ２°の演算一　　
６６　− フ　　　　。

（この演算結果を便宜的にＶＢｋで表わす）が行２　　
　　、 なわれ、ｖＢｋが回路６３にストアされる。

同じようにして、順次推論結果Ｂ　°、・・・、Ｂｋ′
が得られ、これらの推論結果と前回までの推論結Ｘ演算
が行なわれて回路６３にストアされる。

遂に最後の推論結果Ｂ　°が得られると、このＢ　′と
ｖＢ　　’とのＭＡＸ演算が行なわれて最終語ｒ　　　
？に 果Ｂ−−ｖＢｋが得られるので、これが電圧ホールド回
路６２に一時記憶される。以上の動作は。

Ｃ−ＭＡＸ５３と回路６３との間、Ｃ−ＭＡＸ５３と回
路８２との間等にゲート回路を設けておき、これらのゲ
ート回路の開閉を制御することにより行なわれよう。

第３５図は、　　Ｃ−Ｍ　Ａ　Ｘ　５３．電圧ホールド
回路８２、８８および上記ゲート回路の具体的−例を示
している。トランケーション回路はそのコンペンセータ
を除いたもの、すなわち第８図のトランケータであり、
これが符号Ｈａで示されている。

したがって、このトランケーション回路３３ａの出力は
推論結果Ｂ　ｋ’にエミッタ／ベース電圧”ＥＢを加え
たものとなっている。ダイオ−下６４は、コンデンサＢ
５の充電電圧よりも高い電圧がトランケーション回路３
３ａから出力されたときに、この電圧信号の通過を許し
コンデンサ６５に充電させていくことによってＭＡＸ回
路として働くとともに。

その順方向電圧降下によって上記のエラーｖＥＢを補償
する働きをする。コンデンサ６５が電圧ホールド回路６
３に、コンデンサ６７が同６２にそれぞれ対応する。ま
たゲート回路として働くスイッチＳＷｔ。

ＳＷ２．　ＳＷ３が設けられている。これらのスイッチ
はもちろん具体的にはＦＥＴ等によって構成される。こ
れらのスイッチｓｗｔ−ｓｗａのオン、オフ動作が第３
６図に示されている。この図の１，２゜３、・・・、に
、・・・、「は、推論の順序を示している。

１回の一連の推論の実行に先だち、スイッチＳｖ３がパ
ルス状にオンとされることによって、コンデンサ６５に
蓄積されていた前回の最終結果Ｂ′カハッフ７増幅回路
６６を経てコンデンサ６７に転送される。コンデンサ６
７の電圧はバッファ増幅回路６８を通して常時出力端子
に現われることになる。

これらのバッファ増幅回路８［ｉ、　６８は、たとえば
高入力抵抗のＭＯ８Ｏ８タカタイプＰアンプ等を用いて
構成されよう。また、スイッチＳＷ２が一時的にオンと
されることによって、コンデンサＢ５の電荷がすべて放
電させられる。

ファジィ・メンバーシップ関数Ａ　　、Ｂ　　に基づく
第１回目の推論が終了すると、スイッチＳｗ１かわずか
の時間オンになることによって、この推論結果Ｂ１を表
わす電圧分布がコンデンサ６５に転送される。第２回目
の推論が終ると、同じようにスイッチＳＷＩがオンとな
り、第２回目の推論結果Ｂ　°を表わす電圧の方が高い
場合にのみこの電圧がコンデンサ０５に送られ、ＭＡＸ
演算とその蓄積とが行なわれる。以上の動作を、各推論
の終了ごとに繰返すことによって、ｒ回目の推論が終了
してスイッチＳＷＩがオンとなったときには、全推論結
果のＭＡＸ演算結果である最終推論結果Ｂ′がコンデン
サ６５に蓄積されたことになる。

【図面の簡単な説明】

第１図（Ａ）はｎ入力１出力ＮＩＮ回路の例を示す回路
図、第１図（Ｂ）はその改良型を示す回路図。 第２図はｎ入力１出力ＭＡＸ回路を示す回路図である。 第３図から第６図はＭＩＮ回路またはＭＡＸ回路の分類
を示すもので、第３図（Ａ）はコレスボンディングＭＩ
Ｎ　（Ｃ−ＭＩＮ）またはコレスポンディングＭＡＸ　
（Ｃ−ＭＡＸ）の概念を、第３図（Ｂ）はその記号をそ
れぞれ示し、第４図（Ａ）はアンサンプルＭＩ　Ｎ　（
Ｅ−ＭＩ　Ｎ）またはアンサンプルＭＡＸ　（Ｅ−ＭＡ
Ｘ）の概念を、第４図（Ｂ）はその記号をそれぞれ示し
、第５図（Ａ）はデカルト積（または直積）ＮＩＮ回路
（ＣＰ−ＭＩＮ）の記号を、第５図（Ｂ）はその単純化
した回路をそれぞれ示し、第６図は第５図（Ｂ）にライ
ンの交叉として記号化された回路の具体例を示す回路図
である。 第７図はトランケーション回路の概念を示し。 第８図はトランケーション回路の具体例を示す回略図で
ある。 第９図（Ａ）、　（Ｉ３）は、ＮＩＮ回路とＭＡＸ回路
のカスケード接続をそれぞれ示すブロック図、第１０図
は第９図（Ａ）の回路の具体例を示す回路図、第１１図
は第１０図の回路のコンベンセータを省略した回路を示
す回路図である。 第１２図はコンドロールドＭ　Ｉ　Ｎ−ＭＡＸ回路を示
す回路図である。 第１３図は基本的なファジィ推論エンジンの概念を示す
ものである。 第１４図はタイプ［１］のファジィ推論エンジンの構成
を示すブロック図である。 第１５図はタイプ［２］のファジィ推論エンジンの構成
の一部を示すブロック図、第１６図はその具体的回路を
示す回路図である。 第１７図はタイプ［３］のファジィ推論エンジンの構成
を示すブロック図、第１８図はその具体的回路を示す回
路図である。 第１９図は、拡張ファジィ推論エンジンの概念を示すも
のであり、第２０図はその構成の一例を示すブロック図
である。 第２１図はファジィ・メモリの基本構成を示すブロック
図である。 第２２図は、スイッチ・マトリクスを用いて実現したフ
ァジィ・メンバーシップ関数発生回路を示す回路図、第
２３図は第２２図における記号の具体的構成を示すもの
である。 第２４図は、バス・トランジスタ・アレイを用いて実現
したメンバーシップ関数発生回路を示す回路図、第２５
図は第２４図における記号の具体的構成を示すもの、第
２６図は第２４図におけるデコーダの動作を示すテーブ
ル、第２７図は同デコーダの具体的構成を示す回路図、
第２８図は第２７図の回路において用いられるＮＡＮＤ
ゲートを示す回路図である。 第２９図は、ファジィ・メンバーシップ関数形を選択で
きる電圧分布発生回路を示す回路図である。 第３０図はメンバーシップ関数発生回路の発展形態を示
すブロック図である。 第３１図は、ファジィ・コンピュータの概念を示すブロ
ック図である。 第３２図は、基本的なファジィ推論エンジンを用いたパ
ラレル処理タイプのファジィ・コンピュータの例を示す
ブロック図である。 第３３図は、拡張ファジィ推論エンジンを用いたパラレ
ル処理タイプのファジィ・コンピュータの例を示すブロ
ック図である。 第３４図は、シーケンシャル・タイプのファジィ・コン
ピュータの例を示すブロック図、第３５図は第３４図に
おけるＣ−ＭＡＸおよび電圧ホールド回路の具体例を示
す回路図、第３６図は第３５図におけるスイッチの動作
を示すタイム・チャートである。 ４３、４３Ａ、　４３Ｂ、　４３Ｃ，４３Ｄ・・・ファ
ジィ・メンバーシップ関数発生回路。 ５０、、５１・・・ファジィ推論エンジン。 以　　上 ＝　　７２　− 第３ （Ａ） 第４１ （Ａ） ｚＩ！ｖｘＩ （Ｂ） 図 （Ｂ） ×　　　　　　ド × □

【つ＾□ ・勤 〉 」 ・３ｋ 〉 −】 ε≦ψ ｉ　　　　　　　　　　　　≦ 第」７図 Ｂ′ 第１９図 第２０図 Ａ’ＡＢ’ＢＣ Ｃ′ 第１８図 第２６図 第２８図 ５Ｖ 第２７図

Claims (1)

1. 【特許請求の範囲】 所定のファジィ・メンバーシップ関数を表わす複数本の
   ライン上に分布した電気信号を発生する複数のメンバー
   シップ関数発生回路、および上記の複数のメンバーシッ
   プ関数発生回路から出力される電気信号を入力として、
   所定のファジィ演算を実行し、その演算結果を複数本の
   ライン上に分布した電気信号として出力するファジィ推
   論エンジン、 を備えたファジィ・コンピュータ。