JPH02155044A - 真理値フロー推論装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 技術分野 この発明は、ファジィ情報、２値情報、多値情報等を処
理する装置において主要な構成要素となる真理値フロー
推論装置に関する。

この明細書を通して、真理値とは、２値および多値論理
における真理値、ならびにファジィ理論におけるメンバ
ーシップ関数のグレードを含む概念である。

従来技術とその間層点 ファジィ・コンピュータ、ファジィ−コントローラ、フ
ァジィ推論装置、ファジィ演算装置。

ファジィ処理装置等々２種々の名称を用いて呼ばれるモ
ーダス・ボネンスの推論形式にしたがってファジィ推論
を行なう装置が開発され２脚光をあびている。このファ
ジィ推論装置には大別してアナログ・タイプとディジタ
ル・タイプがある。アナログ・タイプは推論速度が速い
がディジタル・コンピュータとのインターフェイスの点
でやや難点がある。これに対してディジタル・タイプの
ものは推論速度の点ではアナログ・タイプのものよりも
やや劣るが、ディジタル・コンピュータとの接続が容易
である。

一方、アナログ、ディジタルのいずれのタイプの装置も
、　　Ｉ　ｆ’、　ｔｈｅｎルールと呼ばれる複数の（
場合によっては多数の）ルールが設定され、このルール
にしたがって所定の推論処理を行なう。

従来の装置はルールごとに推論回路が必要であったため
に回路構成が重複し複雑となるという問題があった。

発明の概要 発明の目的 この発明は、後件部が同一となる複数の前件部について
の処理をまとめて行なうことができ、すなわち複数のル
ールについての処理をまとめて行なうことができる真理
値フロー推論装置を提供するものである。

発明の構成９作用および効果 この発明による真理値フロー推論装置は、インブリケー
ジランにおける後件部が同一となる複数の前件部につい
ての推論結果を表わす真理値を出力する装置であり、前
件部で用いられるあらかじめ定められた複数種類の関数
について、複数種類の入力変数のそれぞれに対応して入
力する真理値を、設定されたルールにしたがって、各入
力変数について複数の前件部ごとに選択して出力する選
択回路と１選択回路から出力される真理値を、前件部ご
とに全入力変数間で演算するとともに、それらの演算結
果をさらに統合演算する演算回路とを備えていることを
特徴とする。

この発明はファジィ推論のみならず、２値または多値論
理の推論にも適用可能である。

ファジィ推論において、ＭＩＮ／ＭＡＸ演算規則にした
がう場合には、上記演算回路は。

ＭＩＮ回路とＭＡＸ回路の組合せにより構成されよう。

この発明による真理値フロー推論装置は後件部の関数に
それぞれ対応し、後件部の関数を同一とするすべての前
件部を処理できるので１回路構成を簡略化できる。しか
も選択回路において入力真理値のどれを選択するかによ
ってルールが決るので、ルールの設定、変更が容易であ
る。

さらにこの真理値フロー推論装置の人、出力は真理値を
表わす信号であり、アナログ信号で表わされる真理値を
１本のラインで伝達することが可能であるから１回路間
の接続ライン数を大幅に減少させつる。

入力真理値がそれぞれアナログ信号で与えられる場合に
は、上記選択回路を、前件部の数と入力変数の数との積
に相当する数のアナログやマルチプレクサと、これらの
マルチプレクサを設定されたルールにしたがって制御す
る制御手段とから構成することができる。

アナログ・マルチプレクサをディジタル制御信号で制御
することが可能であり、したがってディジタル・コンピ
ュータを用いてルールの設定、変更を容易に行なうこと
ができるようになる。

各マルチプレクサに対応して、複数種類のルールを表わ
すデータの記憶が可能な記憶手段を設け、対応するマル
チプレクサを記憶手段に記憶されているいずれか１つの
ルールを表わすデータによって制御するようにすると、
マルチプレクサを制御するデータを瞬時に変更すること
ができるようになる。すなわち、リアル・タイムのルー
ルの変更が可能となる。

実施例の説明 以下この発明をファジィ推論を実行する処理システムに
適用した実施例について詳述する。

（１）システム全体の構成 モーダス・ポネンスにしたがうファジィ推論は一般に次
のようにＩ　ｆ’、　ｔｈｅｎルールの形式で表現され
る。

（インプリケーション） Ｉｆ’　Ｘ−Ａ　　ａｎｄ　Ｙ−Ｂ　　ａｎｄ　Ｚ−Ｃ
１゜ｔｈｅｎ　Ｕ−Ｄ　ｔ Ｉｆ’　　Ｘ−Ａ　　　　ａｎｄ　　Ｙ−Ｂ　　　　ａ
ｎｄ　　Ｚ−Ｃ２。

ｔｈｇｎ　Ｕ−Ｄ　２ Ｉｆ　Ｘ−Ａ、　ａｎｄ　Ｙ−Ｂ、　ａｎｄ　Ｚ−Ｃ，
。

ｔｈｅｎＵ−Ｄ。

（ブレミス） Ｘ−Ａ’　　　ａｎｄ　Ｙ−Ｂ’　　　ａｎｄ　　Ｚ−
Ｃ’　　・（１）（結論） Ｕ−Ｄ’　　・・・（２） ここでＡ　、Ｂ　、Ｃ、Ｄｌ　（ｉ■１〜ｒ）。

ＩＩ Ａ’　、Ｂ’　、Ｃ’　、Ｄ’　はファジィ集合である
。

これらのファジィ集合は以下の説明ではメンバーシップ
関数で表現される。

上記においてはインプリケーションの前件部に３つのフ
ァジィ命題が含まれているがその数は任意である。また
インプリケーションの数も任意である。

ファジィ推論の多くの応用においては、複数の異なるイ
ンプリケーションの前件部に対して後件部が同一となる
ことがある。後件部が同じとなる前件部をもつ複数のイ
ンブリケージシンを１つにまとめ、かつそれらの前件部
を０「で連結すると１次のような新しいインプリケーシ
ョンが得られる。

Ｉｆ　　（Ｘ−Ａ　　、　　Ｙ−Ｂｉｌ、　　Ｚ−Ｃ，
、）　　ｏｒ（Ｘ−Ａ　　、　　Ｙ−Ｂ　　　Ｚ−ＣＩ
２）　　ｏｒ１２　　　　１２’ （Ｘ＝Ａ　　、　　Ｙ−Ｂ　　、　　Ｚ−ＣＩ３）　　
ｏｒ（Ｘ鱈ＡＹ■Ｂｉ４．Ｚ縮Ｃ１４） １４′ ｔｈｅｎ　　　Ｕ＝Ｄ　　　　−（３）■ ここで前件部のファジィ命題を結合するａｎｄの表記は
省略されている。また上記では４個の前件部がｏｒで連
結されているが、連結される前件部の数は任意であるの
はいうまでもない。

上記のようなインプリケーションがｎ個（ｉ＝１〜ｎ、
以下に示す回路構成ではｎは７）設定される。

ブレミスおよび結論は第（１）式、第（２）式の表現が
そのまま採用される。

第（３）式で代表される複数の新しいインプリケーショ
ン、第（１）式のブレミスおよび第（２）式の結論を用
いて表現される新しい形式のモーダス・ボネンスの推論
は真理値の伝達の観点から実行される。これを真理値フ
ロー推論（Ｔｒｕｔｈ−Ｖａｌｕｅｄ−Ｆｌｏｗ　１ｎ
ｒｅｒｅｎｃｅ　、以下ＴＶＦ　Ｉと略す）という。

ファジィ理論における真理値Ｔは、Ａ、Ａ’をメンバー
シップ関数として１次式で定義される。

Ｔ−ＮＥＡＲ（Ａ’　　Ａ） −Ｖ　　（Ａ’　　ＡＡ）　　　　　　　　　　　　　
　　・・・（４）第（４）式の演算の意味が第１図に示
されている。メンバーシップ関数ＡとＡ′のＭＩＮ演算
を行ない、そのＭＩＮ演算結果の最大値（すなわちＭＡ
Ｘ演算結果）が真理値Ｔである。

ファジィ処理システムがファジィ・コントローラとして
使用される場合には、その入力は一般に確定値Ｘとして
与えられる。この場合には、真理値Ｔは、第２図に示す
ように、変数Ｘが与えられたときのメンバーシップ関数
Ａの関数値Ａ　（ｘ）となる。

ＭＩ　Ｎ／ＭＡＸ演算規則にしだがうと、第（１）式の
ブレミスが与えられたとき、第（３）式の新しいインプ
リケージ３ンにおけるファジィ命題に対する真理値は次
式で与えられる。

Ｔ　　、　−Ｖ　（Ａ’　ＡＡｌｊ） ｉＪ Ｔ　　、　−Ｖ　（Ｂ’　八Ｂ　Ｉｊ）ｉＪ Ｔ　　、−Ｖ　（Ｃ’　ＡＣ，） ＩＪ ｉ−１〜ｎ ｊ−１〜４　　　　　　　　　　　　・・・（５）第（
３）式の新しいインプリケーションごとの真理値の流れ
をチャネルという。各チャネルにおける最終的な真理値
は次式で与えられる。

場合には結論Ｄ′はそれぞれ次式により与えられる。

上述のようにプレミスが確定値ｘ、ｙ、ｚで与えられた
ときには第（５）式の真理値は次のようになる。

Ｔ　　　＝Ａ　　　（ｘ） ｘｉｊ　　　　１ｊ Ｔ　　　−Ａ　　　（ｙ） ｙｉｊ　　　　ｌｊ Ｔ　　纏Ａ　　（ｚ）　　　　　　　　　　　・・・（
７）ｚｉｊ　　　　ｌｊ また第（６）式で与えられる各チャネルの最終的な真理
値Ｔ１は次のようになる。

各チャネルごとの真理値Ｔ、（第（６）式または第（８
）式）を対応するチャネルの後件部のメンバーシップ関
数Ｄ１に適用して結論Ｄ′を得ることができる。

ＭＩ　Ｎ／ＭＡＸ演算および算術積演算を用いた重心法
を用いて結論Ｄ′を非ファジィ化（デフアレイファイ）
することができ、その場合には次式が用いられる。

ｄ＝ｆｕ＊Ｄ’　　（ｕ）ｄｕ／Ｊ’Ｄ’　　（ｕ）ｄ
ｕ・・・（１１） 各チャネルの後件部のメンバーシップ関数り。

をシングルトンｋｔで表現すると非ファジィ化された結
論ｄはきわめて簡単に表わされる。すなわち。

となる。

ｋｌは重み係数ということができる。そこで第（１２）
式にしたがって非ファジィ化された結論ｄを得る方法を
２真理値と可変重みを用いた重心法（Ｃｅｎｔｅｒ　ｏ
ｆ　ｇｒａｖｉｔｙ　ｗｉｔｈ　Ｔｒｕｔｈ−ｖａｌｕ
ｅ　Ｖａｒｉａｂｌｅνｅ１ｇｈｔｓ　　；　ＣＴ　Ｖ
　Ｗ）　トイウ。

この実施例では第３図に示すように三角形状の７種類の
メンバーシップ関数が用いられる。

これらのメンバーシップ関数はそれぞれ言語情報ＮＬ、
ＮＭ、ＮＳ、ＺＲ，ＰＳ、ＰＭ、ＰＬを表わす。ここで
Ｎは負（Ｎｅｇａｔｉｖｅ）　、　Ｐは正（Ｐｏ５ｉｔ
ｉｖｅ）　、　　Ｌは大きい（Ｌａｒｇｅ）、　Ｍは中
くらい（Ｍｅｄｉａｍ）　、　Ｓは小さい（Ｓａ＋ａｌ
ｌ）をそれぞれ表わす。たとえばＮＬは負の大きな値を
、ＰＳは正の小さな値をそれぞれ意味する。ＺＲはほぼ
零を意味する。

第４図は７種類の言語情報ＮＬ−ＰＬのシングルトンを
示している。ｋ１〜に７は上述の重み係数である。

以上の基本理論を念頭に置いて次にファジィ処理システ
ムの全体的構成について第５図を参照して説明する。こ
のシステムは上述のＴＶＦＩ法にしたがって構成され、
またＣＴＶＷ法を用いるものである。入力（プレミス）
は確定値Ｘ、ｙ、ｚで与えられる。

ファジィ処理システムは、真理値発生回路アレイ１１（
以下ＴＧアレイ１１という：　Ｔ　Ｇ　−Ｔｒｕｔｂ−
ｖａｌｕｅ　Ｇｅｎｅｒａｔｏｒ）、真理値フロー推論
アレイ１２（以下ＴＶＦ　Ｉアレイ１２という）、Ｔコ
ンバータ１３、　これらを相互に接続する真理値バス（
アナログ電圧バス’）　１５．１Ｂ、上述のＩ　Ｉ’、
　ｔｈｅｎルール。

メンバーシップ関数１重み係数等の設定、変更。

表示等を行なうためのプログラミング装置１４．ならび
にプログラミング装置１４とアレイ１１．　１２．　　
Ｔコンバータ１３を接続するためのシステム・バス（バ
イナリイ信号のバス）　１７から構成されている。

ＴＧアレイ１１は３種類の入力変数ｘ、ｙ、ｚに対応し
て３個の真理値発生回路（以下単にＴ　Ｇ　１゜ＴＧ２
．ＴＧ３という、またこれらを総称するときにはＴＧと
いう）を含んでいる。ＴＧＩ内には上述したＮＬ−ＰＬ
の７種類のメンバーシップ関数を出力する回路が含まれ
ており、与えられた入力Ｘに対して真理値Ｔ　　　、Ｔ
　　　、ＴｘＮＬ　　　ｘＮＭ　　　ｘＮＳ’ ７　　　、Ｔ　　　、Ｔ　　　、Ｔ　　　（第５図では
こＸＺＲＸＰＳ　　　ＸＰＭ　　　ＸＰＬれらを総称し
てＴ　で表わされている）を出力する。ここで、たとえ
ばＴ　　はＸが与えられたとＮＬ きのメンバーシップ関数ＮＬの真理値を表わす。

ＴＧ２およびＴＧ３も同じ構成であり、入力ｙ。

２に対して真理値Ｔ、Ｔ（それぞれ７種類）ｚ を出力する。

ＴＶＦＩアレイ１２はチャネル数ｎ（この実施例では７
個）と同数の真理値フロー推論部（以下率ｉ：ＴＶＦ　
１１　、ＴＶＦ　Ｉ２、−、ＴＶＦ　１７という、これ
らを総称するときにはＴＶＦ　Ｉという）を含んでいる
。チャネル１は後件部のメンバーシップ関数がＮＬであ
るインプリケーションをまとめたものであり、ＴＶＦＩ
Ｉの出力真理値Ｔ１はＴコンバーター３においてメンバ
ーシップ関数（シングルトン）ＮＬに作用する。同じよ
うにチャネル２．３．４．５．６．７は後件部のメンバ
ーシップ関数がそれぞれＮＭ、ＮＳ、ＺＲ。

ＰＳ、ＰＭ、ＰＬであるインプリケーションをまとめた
ものであり、ＴＶＦＩ２，３．４，５゜６．７の出力真
理値Ｔ　　、Ｔ　　、Ｔ　　、Ｔ５゜Ｔ　ｅ　、　Ｔ　
ｙはメンバーシップ関数ＮＭ、ＮＳ。

ＺＲ，ＰＳ、ＰＭ、ＰＬにそれぞれ作用する。

ＴＧＩ　、ＴＧ２およびＴＧ３から出力される２１個の
真理値Ｔ　　、Ｔ　　、Ｔ　　は真理値バス１５を経ｘ
　　　　　ｙ　　　　　ｚ て各ＴＶＦＩに与えられる。ＴＶＦ　Ｉは、入力する真
理値Ｔ、Ｔ、、Ｔ　　の中からそのチャネＸ　　　　　
　　　　　　　　　　Ｚ ルに設定されたルールにしたがう真理値”ｘｌｊ’Ｔ、
Ｔ（この実施例ではｊ−１〜４） ｙｉｊ　　　ｚｉｊ （第（７）式参照）を選択する選択回路１８と、これら
の選択された真理値を用いて第（８）式により各チャネ
ルごとの真理値Ｔ１を算出する演算回路１９とから構成
されている。

各ＴＶＦ　Ｉで算出された真理値Ｔ１　（ｉ−１〜ｎ）
は真理値バス１６を通ってＴコンバータ１３に入力する
。Ｔコンバータ１３は第（１２）式にしたがって最終的
な結論ｄを算出して出力する。

各真理バス１５はそれぞれ７本（メンバーシップ関数Ｎ
Ｌ−ＰＬの種類数に等しい）のラインから構成されてい
る。各ＴＧには１つのバス１５が、各ＴＶＦ　Ｉには３
つのバスがそれぞれ接続されている。真理値バス１６も
また７本（チャネル数ｎに等しい、これはまたメンバー
シップ関数ＮＬ−ＰＬの種類数に等しい）のラインから
構成され、Ｔコンバータ１３に接続されている。各ＴＶ
Ｆ　Ｉからは１本ずつのラインがバス１６の対応ライン
に接続されれば充分である。

システム・バス１７は、よく知られているように、アド
レスφバス、データ・バスおよびコントロール−バスか
ら構成され、プログラミング装置１４からの各種データ
およびコマンドが各ＴＧ。

各ＴＶＦＩ、Ｔコンバータ１３に送られる。

各ＴＧから発生した真理値がバス１５を通ってＴＶＦ　
Ｉに伝達され、これらの真理値にＴＶＦ　Ｉ内で処理が
加えられ、さらにバス１６を通ってＴコンバータ１３に
入力するというように、真理値の流れを通してファジィ
推論が遂行されていく様子が第５図からよく理解できる
であろう。真理値フロー推論といわれる所以である。

（２）真理値発生回路（ＴＧ） まずアナログφタイプのＴＧについて説明する。

上述したようにＴＧは７種類のメンバーシップ関９ＮＬ
−ＰＬについて、入力変数に対する真理値を発生する。

第６図に示すようにＴＧは７個のメンバーシップ関数回
路ｔｇ（ＮＬｔｇ〜ＰＬｔｇ）を備え、それぞれから真
理値Ｔｘ（Ｔ　　　−Ｔ　　　）（入力がＸの場合）が
出力さｘＮＬ　　　ｘＰＬ れる。これらのメンバーシップ関数回路は全く同じ構成
であるので、メンバーシップ関数ＺＲに関する回路につ
いて第７図および第８図を参照して説明する。

メンバーシップ関数回路は４種類の線形関数の組合せに
基づいて真理値を発生する。４つの線形関数は一般に次
のように表わされる。

ｆ　−−α１　ｘ＋β１ ■ ｆ２′″ａ２ｘ＋β２ Ｉ４−０　　　　　　　　　　　　　・・・（１３）こ
こでα　、α　、β　、Ｒ２は定数である。

関数ｆ３はグレード１（たとえば電圧５Ｖに対応）、ｆ
４はグレード０を生成するものである。

三角形状のメンバーシップ関数は上記の４種類の線形関
数に対して下記の演算を施すことにより生成される。

（ｆｌＡ　ｆ２Ａ　ｆ３）Ｖ　ｆ４　　　　　　・　（
１４）したがって、関数ｆ１の発生回路２３の電圧出力
と、関数ｆ２の発生回路２４の電圧出力と、グレード１
（関数ｆ３）を表わす電圧（５Ｖ）とをＭＩＮ回路２１
に与え、ＭＥＮ回路２Ｉの出力電圧とグレードＯ（関数
ｆ４）を表わす電圧（Ｏｖ）をＭＡＸ回路２２に与える
ことにより、ＭＡＸ回路２２から真理値を表わす電圧が
出力される。

関数ｆ１を発生する回路２３の一例が第９図に示されて
いる。この回路は演算増幅器Ａ１を用いている。入力電
圧Ｖ１　（変数Ｘに相当）が入力抵抗Ｒを介して演算増
幅器Ａ１の反転入力端子に与えられる。またこの反転入
力端子には、可変抵抗Ｒ５を含む可変電圧発生回路２５
の出力電圧ｖＳが抵抗Ｒ３を介して与えられる。帰還抵
抗Ｒ１は可変抵抗である。この回路の出力電圧Ｖ。（ｆ
ｌに相当）は次式で与えられる。

Ｖｏ−（−Ｒ１／Ｒ３）（Ｖ１＋Ｖ８）−（１５）した
がって、第１Ｏ図に示すように、関数ｆ１の勾配は（−
Ｒ，／Ｒ３’）で与えられ、抵抗Ｒ１の値を変えること
により可変である。またその位置（切片）は電圧Ｖ　に
より調整可能である。

関数ｆ２を発生する回路２４の一例が第１１図に示され
ている。この回路２４は上記回路２３の前段にインバー
タが接続されてなり、このインバータは演算増幅器Ａ　
、同じ値の入力抵抗および帰還抵抗Ｒ６等を含んでいる
。この回路２４においても関数ｆ２の勾配１位置を変え
ることが可能である。

以上のようにして、抵抗Ｒ，Ｒ５の値を変えることによ
り任意の勾配をもちかつ任意の位置の三角形状のメンバ
ーシップ関数を設定することができる。これらの関数設
定のための抵抗Ｒ１゜Ｒ５のつまみはプログラミング装
置１４のパネルに設けられるであろう。

メンバーシップ関数の設定、変更をプログラミング装置
Ｉ４に内蔵されたＣＰＵの制御の下に行なうようにする
ことも可能であり、そのような制御に適した回路の一例
が第１２図に示されている。これは関数ｆ１を発生する
回路の例であり、第９図と比較すると、電圧Ｖ８の発生
回路２５がＤ／Ａ変換回路２Ｂで実現されており、また
、帰還抵抗Ｒ１に代えて、互いに並列に接続された抵抗
値の異なる多くの（たとえば８個の）帰還抵抗Ｒ１□〜
Ｒ１８とこれらの抵抗のいずれかを選択するアナログ・
マルチプレクサ２７が設けられている。データ・バスを
通して所望の電圧Ｖ　を表わすデータ（たとえば８ビツ
ト）をＤ／Ａ変換回路２６に与えることにより、それに
対応したアナログ電圧がＤ／Ａ変換回路２６から発生す
る。また、帰還抵抗Ｒ１□〜Ｒ１８のうちの所定の１個
を選択するデータ（たとえば４ビツト）をアナログ・マ
ルチプレクサ２７に与えることにより、上記データによ
って指定された帰還抵抗が選択され、その帰還抵抗のみ
が演算増幅器Ａ１の入出力端子間に接続され、勾配が決
定される。

関数ｆ２を発生する回路（第１ｊ図）で用いられる回路
２３も第１２図に示すものと同じように構成される。こ
れにより、ＣＰＵの制御の下に任意の勾配１位置のメン
バーシップ関数が設定される。

ＭＩＮ回路およびＭＡＸ回路の構成はよく知られている
ので、簡単に触れておくことにとどめる。第１３図は３
人力のＭＩＮ回路の例を示しており、ベースに入力Ｘ１
．Ｘ２．ｘ３がそれぞれ与えられ、エミッタ結合された
トランジスタＱ１１Ｑ１゜、Ｑ１３（比較回路）と、こ
れらのトランジスタの電流源として働くトランジスタＱ
１ｏと、ベース／エミッタ間電圧補償用のトランジスタ
Ｑ２と、その電流源としてのトランジスタＱ３とから構
成されている。第１４図は３人力のＭＡＸ回路の例を示
しており、ベースに入力ｙ１．ｙ２．ｙ３がそれぞれ与
えられ、コレクタ結合されたトランジスタＱ２□、Ｑ２
□、Ｑ２３（比較回路）と、これらのトランジスタの電
流源として働くトランジスタＱ２ｏと、ベース／エミッ
タ間電圧補償用のトランジスタＱ４と、その電流源とし
てのトランジスタＱ５とから構成されている。

次にディジタル・タイプのＴＧのいくつかの例について
説明する。

ディジタル・タイプのＴＧは基本的にはメンバーシップ
関数に関するデータをメモリにあらかじめストアしてお
き、入力Ｘ（またはｙもしくはＺ、以下入力をＸで代表
する）に応じて対応するデータを読出し、その読出した
データに対応するアナログ量（アナログ電圧）を真理値
Ｔ　として出力する。したがって、メモリにストアされ
るメンバーシップ関数はディスクリート（離散的）な値
によって表現される。この実施例では、第１５図に示す
ように、変数Ｘは６ビツトのアドレス・データ（後述す
るａ　　−ａ　５　）によって表わされ、６４個の異な
る値をとりうる。メンバーシップ関数のグレードはθ〜
５Ｖの間で８レベルに分けられ、３ビツトのデータ（後
述するｄ　ｏ　−ｄ　２またはｄ４〜ｄ６）によって表
現または指定される。

第１６図に示すように６４のディスクリートな変数上に
７種類のメンバーシップ関数ＮＬ−ＰＬが設定される。

メンバーシップ関数の種類は３ビツトのアドレス・デー
タで指定可能であるが、この実施例ではメモリ・チップ
とそのチップ内のエリアの指定によって指定される。

メンバーシップ関数の各種類において、形１位置等の異
なる８つのタイプのメンバーシップ関数の設定が可能で
ある。これらのタイプは３ビツトのアドレス・データ（
後述するａ６〜ａ８またはａ９〜ａ１１）によって指定
される。

第１７図はメンバーシップ関数ＮＭに関して設定された
８つのタイプのメンバーシップ関数ＮＭ−１，ＮＭ−２
，・・・、ＮＭ−８の例を示している。

第１９図はＴＧの構成例を示している。メンバーシップ
関数をストアするメモリとしてＥＰＲＯＭ３１〜３４が
用いられており、各ＥＦＲＯＭには２種類１６タイプの
メンバーシップ関数を表わすデータがあらかじめ書込ま
れている（ＥＰＲＯＭ３４のみ１種類８タイプ）。ＥＰ
ＲＯＭ３１にはメンバーシップ関数ＮＬとＮＭに関する
１６タイプのメンバーシップ関数ＮＬ−１〜ＮＬ−８，
ＮＭ−１〜ＮＭ−８を表わすデータがストアされており
、このＥＰＲＯＭ３１のメモリ・マツプが第１８図に示
されている。最上位の３ビツトのアドレス・データａ１
１〜ａ９はメンバーシップ関数ＮＭの８タイプＮＭ−１
〜ＮＭ−８を指定するのに用いられ、アドレス・データ
ａ８〜ａ６はメンバーシップ関数ＮＬの８タイプＮＬ−
１〜ＮＬ−８を指定するのに用いられ、下位のアドレス
・データａ５〜ａＯは変数を指定する。メンバーシップ
関数のグレードはデータｄ　　−ｄ２　（メンバーシッ
プ関数ＮＬについて）またはｄ４〜ｄＢ　（メンバーシ
ップ関数ＮＭについて）で表わされる。データｄ３゜ｄ
７は後述するＤ／Ａコンバータ４１〜４７の出力イネー
ブル信号として用いられる。

同じようにＥＰＲＯＭ３２にはメンバーシップ関数ＮＳ
とＺＲの各８タイプずつのデータが。

ＥＰＲＯＭ３３にはメンバーシップ関数ＰＳとＰＭの各
８タイプずつのデータが、ＥＰＲＯＭ３４にはメンバー
シップ関数ＰＬの８タイプのデータがそれぞれあらかじ
めストアされている。

したがりて、メンバーシップ関数の種類とタイプの指定
は、ＥＰＲＯＭ３１〜３４のうちのいずれかの特定と、
そのＥＰＲＯＭ内のエリアの特定によって行なうことが
できる。プログラミング装置１４は２種類のメンバーシ
ップ関数ずつ指定を行なう。ＥＰＲＯＭを選択するため
に２ビツトのチップ・セレクト・データａｏａＩがデコ
ーダ３０に与えられる。これと同時に指定する２種類の
メンバーシップの各種類ごとに所定のタイプをデータｄ
　〜ｄ２とｄ３〜ｄ５により指定する。ラッ子回路３５
〜３８のうちチップ・セレクト・データａ　ｏ　ａ　ｔ
によって選択されたＥＰＲＯＭに対応するラッチ回路が
、デコーダ３０の出力により、入力するデータｄ　−ｄ
５をラッチする。ラッチされたデータはアドレス・デー
タａ　　−ａ　ｇ　、　　ｔａａ１□として指定された
ＥＦＲＯＭに与えられ、これにより、そのＥＦＲＯＭに
ストアされた２種類のメンバーシップ関数のタイプが指
定される。

以上の動作がすべてのＥＦＲＯＭを順次指定して４回繰
返して行なわれることにより、７種類のメンバーシップ
関数が１タイプずつ指定される。

一方、アナログ人力ＸはＡ／Ｄ変換回路８９で６４レベ
ル（６ビツト）のディジタル・アドレス・データａ　ｏ
　−ａ　５に変換されてすべてのＥＦＲＯＭ３１〜３４
に与えられるので、既に指定された７種類のメンバーシ
ップ関数において、アドレス拳データａ　６−ａ　５に
よってアドレス指定されるデータ（ｄ　　−ｄ　　およ
びｄ　〜ｄ６）がそれぞれ読出されて対応するＤ／Ａ変
換回路４１〜４７に与えられる。また同時にデータｄ　
　、ｄ７が出カイネーブル信号としてＤ／Ａ変換回路４
１〜４７に与えられる。このようにして、ＥＦＲＯＭか
ら読出されたデータに対応する値のアナログ電圧信号が
真理値Ｔ　　　−Ｔ　　　として出力されることにＸＮ
Ｌ　　　ＸＰＬ なる。

第２０図はＴＧの他の例を示している。第１９図に示す
ものと同一物には同一符号が付されている。

ここではＤ／Ａ変換回路４１〜４７に代えてアナログ・
マルチプレクサ５１〜５７が設けられている。また、θ
〜５ｖの間で８レベルに分割されたメンバーシップ関数
のグレードを表わす電圧を発生する回路５０が設けられ
ており、そのすべての出力電圧がそれぞれ各アナログ・
マルチプレクサ５１〜５７に入力している。ＥＦＲＯＭ
３１〜３４にはメンバーシップ関数値を表わすデータに
代えて、メンバーシップ関数を表わすために、グレード
電圧発生回路５０から出力される電圧を指定するコード
があらかじめストアされている。

したがって、入力Ｘによって指定されるアドレスから読
出されたコードに応じて、アナログ・マルチプレクサ５
１〜５７において、入力するグレード電圧のいずれかが
それぞれ選択されるので、その選択された電圧が真理値
Ｔ　　　−Ｔ　　　として出ｘＮＬ　　　　　　ｘＰＬ 力されることになる。

アナログ・マルチプレクサ５１〜５７としては通常のア
ナログ・スイッチを含むマルチプレクサを使用すること
ができるが、第２１図に示すようにＭＩＮ回路とＭＡＸ
回路との組合せによって構成することもできる。第２１
図はメンバーシップ関数ＮＬの真理値Ｔ　　を出力する
アナログ・スＮＬ イッチ５１に置換されるものを示している。８個のＭＩ
Ｎ回路６１〜６８と、１個のＭＡＸ回路Ｂ９が設けられ
ている。またＥＦＲＯＭ３１からの読出しデータｄｏ−
ｄ２をそれぞれ反転するインバータ・アレイ６０が設け
られている。データｄ　　−ｄ　２のとる０または１の
値は０■または５Ｖに対応するものとする。ＭＩＮ回路
８１〜６８には、グレードを表わす８レベルの電圧のい
ずか１つ、ならびにデータｄｏ−ｄ２およびインバータ
・アレイ６０によるその反転データの中から選ばれた３
つの信号が入力している。ＭＩＮ回路６１〜６８はデー
タｄ。〜ｄ２によりて指定されるグレード電圧を抽出し
て出力するもので、いずれか１つのＭＩＮ回路からその
グレード電圧が発生し、他のＭＩＮ回路からはＯｖの電
圧が出力される。たとえばデータｄｏｄ１ｄ２が０００
の場合にはその反転データ１１１が与えられるＭＩＮ回
路６１からグレード電圧５Ｖが出力され、他のＭＩＮ回
路６２〜６８にはＯのデータ（すなわちＯｖ雷電圧が必
ず入力するから出力はＯＶとなる。これらのＭＩＮ回路
８１−［ｉ８のうちの最大電圧がＭＡＸ回路６９で選択
されて真理値Ｔ　　として出力される。

ｘＮＬ （３）真理値フロー推論部（ＴＶＦ　Ｉ）第２２図は１
チャネル分のＴＶＦＩ（第５図のＴＶＦＩＩ）の構成を
示している。上述のように”ｌ”ＶＦ　Ｉは選択回路１
８と演算回路１９とから構成される。

選択回路１８は１２個のマルチプレクサ７１〜７４゜８
１〜８４．９１〜９４と６個のレジスタ・ファイル７５
゜７Ｇ、　８５．８６．９５．９６とを含んでいる。Ｔ
Ｇｌから出力される７つの真理値Ｔ　　（Ｔ　　　−Ｔ
　　　）ｘ　　　ｘＮＬ　　　ｘＰＬ が真理値バス１５を通してマルチプレクサ７１〜７４に
与えられる。同じようにＴＧ２から出力される７つの真
理値Ｔ　がバス１５を通してマルチブレクす８１〜８４
に、ＴＧ３から出力される７つの真理値Ｔ　がバス１５
を通してマルチプレクサ９１〜９４にそれぞれ与えられ
る。

上述のように１チヤネルにはインプリケーションの４個
の前件部が含まれる。１つの前件部の真理値はマルチプ
レクサ７１と８１と９１とによって選択される。すなわ
ち１つの前件部を規定するルールがこれらのマルチプレ
クサ７１．８１．９１が選択する真理値によって定まる
。同じようにマルチプレクサ７２と８２と９２が１つの
前件部を形成し、マルチプレクサ７３と８３と９３がも
う１つの前件部を形成し。

マルチプレクサ７４と８４と９４がさらにもう１つの前
件部を形成する。

マルチプレクサ７１と７２はレジスタ・ファイル７５の
データによって制御される。レジスタ・ファイル７５は
４個の８ビツト・レジスタを内蔵しており、そのうちの
１つのレジスタ内のデータによってマルチプレクサ７１
と７２とが制御される。すなわち、°８ビット・データ
のうち上位４ビツトによってマルチプレクサ７１が、下
位４ビツトによってマルチプレクサγ２がそれぞれ制御
される。マルチプレクサを制御する４ビツト・データの
うちの３ビツトはマルチプレクサに入力する７個の真理
値の１つを指定するために用いられ、残り１ビツトは出
力イネーブル信号として用いられる。

レジスタ・ファイル７５は４個の８ビツト・レジスタを
備えているので、４つの異なるルールを設定することが
可能である。レジスタ・ファイル７５は８ビツト・デー
タ・バス、２ビツト・コントロール・バスおよびアドレ
ス・バスに接続されている。データ・バスはレジスタに
設定すべきデータを転送するために用いられ、コントロ
ール・バスの２ビット信号は１つのレジスタ・ファイル
７５内の４個のレジスタのいずれか１つを選択指定する
ために用いられる。アドレス番バスはレジスタ・フ・ア
イルを指定するアドレス・データの転送に用いられる。

これらのデーターバス、コントロール信号スおよびアド
レスやバスは第５図に示すシステム・バス１７の一部を
構成している。

レジスタ・ファイル７５は４個の８ビツト・レジスタを
内蔵しているから、そのうちの１つのレジスタのデータ
によってマルチプレクサ７１．７２を制御しているとき
に、他のレジスタに他のルールを規定するデータを書込
むことができる。そして。

上記の２ビツトのコントロール信号によってマルチプレ
クサ７１．７２を制御するレジスタを変更することが可
能である。このようにしてＴＶＦ　Ｉが動作していると
きにすみやかにルールの変更が可能となる。

同じようにしてレジスタ・ファイル７Ｂ、　８５゜８Ｂ
、　９５．９８もそれぞれ８ビツト・レジスタを４個備
え、かつシステム・バスの８ビツト・データ・バスおよ
び２ビツト・コントロール・バス等に接続されている。

そして、レジスタ・ファイル７６はマルチプレクサ７３
と７４を、レジスタ・ファイル８５はマルチプレクサ８
１と８２を、レジスタ・ファイル８Ｇはマルチプレクサ
８３と８４を、レジスタ・ファイル９５はマルチプレク
サ９１と９２を、レジスタ書ファイル９６はマルチプレ
クサ９３と９４をそれぞれ制御するために使用され、こ
れらのレジスタ・ファイル内のレジスタに設定されたデ
ータ（ルール）にしたがって対応するマルチプレクサに
入力する７個の真理値のうちの１つが選択される。そし
て。

ルールの変更も同じように迅速に行なうことができる。

設定されたインプリケーションの前件部（ルール）にし
たがってマルチプレクサ７１．８１および９１によって
選択された真理値Ｔ　　　、Ｔｘｌｌ　　　ｙｌｌ　’ Ｔ　　はＭＩＮ回路７７に与えられ、それらのｌ１ ＭＩＮ演算が行なわれる。同じようにマルチプレクサ７
２．８２．９２から出力される真理値ＴＸ１２’Ｔ　　
　、Ｔ　　　はＭＩＮ回路７８に、マルチブレｙ１２　
　　ｌ１２ フサ７３．８３．９３から出力される真理値”Ｘ１３’
Ｔ　　　、Ｔ　　　はＭＩＮ回路７９に、マルチプレｙ
Ｌ３　　　ｌ１３ フサ７４．８４．９４の出力真理値Ｔ　　　、ＴｘＬ４
　　　ｙ１４　’ Ｔ　　はＭＩＮ回路８０にそれぞれ入力する。そしてこ
れらのＭＩＮ回路７７、７８．７９．８０の出力真理値
ＴＴ １１’　　　１２’　　”１３および”１４がＭＡＸ回
路９０に与えられ、これらのＭＩＮ回路７７〜８０およ
びＭＡＸ回路９０によって第（８）式の演算が行なわれ
、最終的な真理値Ｔ１が得られる。

他のＴＶＦＩ２〜ＴＶＦ　Ｉ　ｎも全く同じ構成である
のはいうまでもない。

（４）Ｔコンバータ Ｔコンバータは第（１２）式の演算を行なうものである
。メンバーシップ関数ＮＬ、ＮＭ、ＮＳ。

ＺＲ，ＰＳ、ＰＭ、ＰＬをそれぞれ代表するシングルト
ン（第４図参照）を表わす係数ｋ　　、に２゜ｋ　　、
ｋ　　、ｋ　　、ｋ　　、ｋ　　はレジスターノア３４
５６フ イル１０１　、１０２　、１０３　、１０４　、１０５
　、１０８　、１０７にそれぞれストアされている。こ
れらのレジスタ・ファイル１０１〜１０７ちまた複数の
レジスタを含み、システム・バス１７によりプログラミ
ング装置１４に接続されている。１つのレジスタ・ファ
イル係数に１として異なる複数の値を書込むことができ
、このＴコンバータの動作中に係数を変更することが可
能である。

各レジスタ・ファイル１０１−１０７の係数ｋ　ｔ　＝
ｋ　　、ｋ　　、ｋ　　、ｋ　　、に６．に７は対応す
るＤ／Ａ変換回路１１１　、１１２　、１１３　、１１
４　、１１５　。

１１６　、１１７にそれぞれ与えられる。これらのＤ／
Ａ変換回路ｉｌｌ〜１１７にはＴＶＦＩＩ〜ＴＶＦＩ７
から出力される真理値Ｔｌ−Ｔ７をそれぞれ表わす電圧
がバスエ６を通して基準電圧として与えられている。後
に示すように、Ｄ／Ａ変換回路１１１〜１１７は、入力
する電圧Ｔ　と係数に１とに比例するアナログ電流エ　
−αＴ　　−に（ｉ−１〜７）をそれぞれ出力する。こ
れらの電流は結節点Ｎ１で相互に加算されて、電流／電
圧変換回路１０８に入力する。したがって、この回路１
０８からは第（Ｉ２）式の分子ΣＴ　　−ｋ　　に比例
す１す る電圧が出力される。

一方、真理値Ｔ　Ｉ　　（ｔ−１〜７）を表わす電圧が
抵抗に加えられることによりその抵抗に流れる電流１２
１（ｉ−１〜７）が発生し、これらの電流が結節点Ｎ２
で相互に加算されて、電流／電圧変換回路１１８に入力
する。したがって、この回路１１ｇからは第（Ｉ２）式
の分母ΣＴ１に比例する電圧が出力される。

回路１０８　、１０９の出力電圧は割算回路１０９に与
えられ、第（１２）式の演算が行なわれ、その結果を表
わす電圧は増幅回路１１０で増幅されたのち確定出力ｄ
として出力される。

Ｄ／Ａ変換回路１１１の一例が第２４図に示されている
。他のＤ／Ａ変換回路１１２〜１１７も入力基準電圧Ｔ
１が異なるのみで構成は全く同じである。

係数ｋｌは８ビツト・データｂ１〜ｂ８で与えられ、切
換スイッチ１３１〜１３８を制御するのに用いられる。

たとえば対応するデータ・ビットが１のとき、切換スイ
ッチは端子ａ側に接続され。

０のとき端子す側に接続される。すべての切換スイッチ
１３１〜１３８の端子ａは相互に接続されかつ電流／電
圧変換回路１０Ｂに接続されている。また端子すは相互
に接続されかつ接地されている。

一方、トランジスタ１２０を含む電流源が設けられ、こ
のトランジスタ１２０は差動増幅回路１３０の出力電圧
によって制御される。差動増幅回路１３０には真理値Ｔ
１を表わす基準電圧と一定電圧Ｖ。

とが与えられている。真理値Ｔ１を表わす電圧の入力抵
抗をＲｌｏとすると、トランジスタ１２０にはＴ　　／
Ｈに比例した電流Ｉ。が流れる。

一方、トランジスタ１２０とベースを共通にする８個の
トランジスタ１２１〜１２８が設けられ、これらのエミ
ッタには各ビットｂ１〜ｂ８の重みを決定する抵抗２Ｒ
，Ｒ等が接続されている。たとえばトランジスター２１
は１／２の重みをもち、このトランジスター２１にはト
ランジスタ１２０に流れる１流■　の１／２の電流（１
／２）Ｉｏが流れる。同じように、たとえばトランジス
タ１２８には（１／　２５Ｂ）　Ｉ。の電流が流れるよ
うに抵抗値が調整されている。これらのトランジスタ１
２１〜１２８は切換スイッチ１３１〜１３８に接続され
ている。

したがって、電流／電圧変換回路１０Ｂに流れる電流１
１□は。

（Ｔ　　／Ｒ）　　（ｂ８／２５Ｂ＋ｂ７／１２８＋・
・・＋ｂ　　／４＋ｂ、／２）に比例することになる。

ここでｂ　−ｂ８は１または０の値をとる。

（ｂ　　／２５Ｂ＋・・・十す、／２）は係数に１に比
例しているから、電流Ｉ　はＴ　　−ｋ　　に比例する
ことになる。

第２４図ではＤ／Ａ変換回路１１１のみが示されている
ために電流／電圧回路１０８にはこの回路１１１の出力
電流工１１のみが流れるように図示されているが、第２
３図に示すように２回路１０８には他のＤ／Ａ変換回路
１１２〜１１７の出力電流１１゜〜１１□も与えられる
のはいうまでもない。

（５）プログラミング装置 プログラミング装置１４は主要に次の機能をもつ０ １、ファジィ推論のためのルールを設定することができ
、かつ設定されたルールを表示することができる。

２、メンバーシップ関数の種類とタイプを設定すること
ができ、かつ設定された種類とタイプのメンバーシップ
関数を表示することができる。

３、重み係数に、（ｉ−１〜７）を設定することができ
、かつ設定された重み係数を表示することができる。

４、各ＴｖＦ■１の出力真理値Ｔ１　（ｉ＝１〜７）お
よび確定出力（結論）ｄの値を表示することができる。

プログラミング装置１４の電気的構成の概要が第２５図
に示されている。プログラミング装置１４はＣＰ　Ｕ　
１４０を含み、　、：、（７）ＣＰＵＬ４０　ハソ（７
）実行フログラムおよび各種データを記憶するメモリ１
４１を備えている。また、キーボード１４２．操作モー
ド表示器１４３．プログラム表示器１４４および推論出
力表示器１４５がインターフェイス（図示路）を介して
ＣＰ　Ｕ　１４０に接続されている。さらに第５図、そ
の他の図面に示すシステム会バス１７がインターフェイ
ス１４Ｂを介してＣＰ　Ｕ　１４０に接続されている。

第２６図は、上述したキーボード１４２．操作モード表
示器１４３．プログラム表示器１４４および推論出力表
示器１４５が配列されたバネ′ルの外観構成を示してい
る。

推論出力表示器１４５は真理値表示器１４７と、メンバ
ーシップ関数および重み係数表示器１４８と。

結論値表示器１４９と、メンパージ・ツブ関数表示モー
ド表示灯ＭＦと重み係数表示モード表示灯Ｗとから構成
される。これらの表示器１４７〜１４９の詳細について
は後述する。

操作モード表示器１４３は４個の表示灯ＦＩ。

ＰＲ，ＰＷおよびＰＭを含み、これらの表示灯はキーボ
ード１４２のＡキーによってファジィ推論モード、ルー
ル設定モード、重み係数設定モードおよびメンバーシッ
プ関数設定モードが設定されたときにそれぞれ点灯する
。

キーボード１４２はファンクションキーＡ−Ｆと数値キ
ーとを含んでいる。これらのキーの機能は次の通りであ
る。

Ａキーはファジィ推論モード、ルール設定モード、重み
係数設定モードまたはメンバーシップ関数設定モードを
設定するもので、このキーを押す毎に上記の４種類の操
作モードが一定の順序でサイクリックに変わる。表示灯
Ｆｌ、ＰＲ，ＰＷおよびＰＭのうちＡキーによって設定
されている操作モードの表示灯が点灯する。

Ｂキーは、ファジィ推論モードが設定されているときに
このキーを押すことにより２設定されているルールがプ
ログラム表示器１４４に表示される。

Ｃキーは、ファジィ推論モードが設定されているときに
このキーを押すことにより、設定されている重み係数ｋ
ｌが表示器１４８に表示される。

Ｃキーは、ファジィ推論モードが設定されているときに
このキーを押すことにより設定されているメンバーシッ
プ関数が表示器１４８に表示される。

Ｅキーは、ファジィ推論モードにおいて上記Ｂキー　Ｃ
キー　Ｃキーを用いた各種の値等の表示が行なわれてい
るときに、このキーを押すことにより次の値等の表示に
切換わる。またファジィ推論モード以外の各種設定モー
ドにおいてこのキーが押されると、設定された値がＣＰ
　Ｕ　１４０またはメモリ１４１に取込まれる。

Ｆキーは、あらかじめＥＦＲＯＭに設定されたメンバー
シップ関数を表示器１４８に表示させる場合に押下され
る。

０〜９の数値キーは、各種設定モードにおいて後述する
ようにルール、メンバーシップ関数の種類と形１重み係
数を入力するために使用される。

プログラム表示器１４４は６桁のセグメント表示器であ
り、数値キーを用いて入力されたルール等を表わす数値
情報を表示するものである。

真理値表示器１４７は７列の発光ダイオード（ＬＥＤ）
アレイを有し、各列にたとえば７個のＬ　Ｅ　Ｄ　１５
１が配列されている。これらの各列のＬＥＤ７レイ１ｔ
ＴＶＦ　Ｉ　１〜ＴＶＦ　！７から出力される真理値Ｔ
１〜Ｔ７を表示するために使用される。ＡＦ！！値Ｔ１
〜Ｔ７は、第３０図に示すように、それぞれ対応するＬ
ＥＤアレイ内の発光したＬ　Ｅ　Ｄ　１５１の数（高さ
）によって表現される。第３０図では発光したＬ　Ｅ　
Ｄ　１５１が斜線で表わされている。

この真理値表示ｉ　１４７の表示回路の一例が第２７図
に示されている。７列のＬＥＤアレイの表示のための各
回路は全く同じであるので、１列のＬＥＤアレイの表示
のための回路について説明する。この回路は、７つの異
なる基準電圧を発生する基準電圧発生回路１５３を含み
、この回路１５３から出力される７つの異なる基準電圧
は７つのコンパレータ１５２の一方の入力端子に与えら
れる。他方、真理値ＴＩを表わす電圧はコンパレータ１
５２の他方の入力端子に与えられる。コンパレータ１５
２の出力によって対応するＬ　Ｅ　Ｄ　１５１の発光が
駆動制御される。したがって、真理値Ｔ１を表わす電圧
よりも低い基準電圧が与えられるコンパレータ１５２に
対応するＬ　Ｅ　Ｄ　１５１のみが発光する。

メンバーシップ関数および重み係数表示器１４８は７行
２１列の合計１４７個のＬ　Ｅ　Ｄ　１５５をもっＬＥ
Ｄアレイから構成されている。この表示器１４ｇの表示
回路の一例が第２８図に示されている。

この図を参照して、１４７個のＬ　Ｅ　Ｄ　１５５はマ
トリクス・アレイを構成し２行は７個のトランジスタｔ
ｅｔ−ｉｅ’ｙによって２列は２１個のトランジスタ２
０１〜２２１によってそれぞれ制御される。したがって
、トランジスタ１６１〜１８７のうちの１個とトランジ
スタ２０１〜２２１のうちの１個をそれぞれオンとする
ことにより、任意の１個のＬ　Ｅ　Ｄ　１５５を発光さ
せることができる。実際には多数個のＬ　Ｅ　Ｄ　１５
５を同時に点灯させるためにトランジスタ１６１−１８
７が走査される。

すなわち、第１の走査期間においてはトランジスタ１８
１がオンとされ、ｉ下行の２１個のＬＥＤ１５５が点灯
可能な状態となる。そして、トランジスタ２０１〜２２
１のうち点灯させるべきＬＥＤに対応するものがオンと
される。第２の走査期間ではトランジスタ１６２がオン
とされ、下から２番目の行の２１個のＬ　Ｅ　Ｄ　１５
５のうちの所定のものがトランジスタ２０１〜２２１に
よって点灯される。以下同じようにして、走査期間ごと
にトランジスタ１６３〜１６７がオンとされ、上記の動
作が繰返される。トランジスタ１６１〜１６７の走査は
サイクリックにかつ高速で行なわれるので、第３１図に
示すように（後述するように２重み係数を表示している
）、複数のトランジスタが同時に点灯しているように見
える。

トランジスタ１８１−１８７および２０１〜２２１を制
御するためのデータは、ＣＰＵ１４０からデータ・バス
を通して所定ビットずつ一定の順序でラッチ回路１５８
　、１５７　、１５８　、１５９にそれぞれ与えられる
。これらのラッチ回路１５６〜１５９のラッチ・タイミ
ングを決定するデータは、ＣＰＵ１４０からアドレス・
バスを通してデコーダ１６０に与えられ。

デコーダ１６０でデコードされたラッチ・パルスがラッ
チ回路１５６〜１５９に入力する。デコーダ１６０には
また表示指令ＣＤが与えられる。

結論値表示器１４９は、横一列に配列された複数の、た
とえば２０個のＬ　Ｅ　Ｄ　１７１から構成されている
。この表示器１４９の表示回路の一例が第２９図に示さ
れている。この表示回路は２０の異なる基準電圧を発生
する回路１７３を含み、異なる基準電圧が２０個のコン
パレータ１７２の一方の入力端子に与えられる。また、
Ｔコンバータ１３から出力される確定した結論ｄを表わ
す電圧がコンパレータ１７２の他方の入力端子に与えら
れる。各Ｌ　Ｅ　Ｄ　１７１は対応するコンパレータ１
７２によって駆動される。したがって、結論ｄを表わす
電圧よりも低い基準電圧が与えられているコンパレータ
１７２に対応するＬ　Ｅ　Ｄ　１７１のみが点灯し、結
論ｄは第３２図に示すように点灯しているＬ　Ｅ　Ｄ　
１７１の数（左端からの長さ）によって表現されること
になる。

最後にルールの設定および重み係数の設定の操作例につ
いて述べる。

ルールの設定または変更は次のようにして行なわれる。

ファジィ推論モードが設定されているとすると、Ａキー
を１回押下することによりルール設定モードが設定され
る。このとき、既に設定されたルールがあれば、最初の
ルール（Ｎｏ、１のルール）がプログラム表示器１４４
に表示される。ルールＮｏ、はＴＶＦ　Ｉの選択回路１
８に含まれるレジスタ・ファイル７５．７Ｂ、　８５．
８Ｇ、　９５．９６の各レジスタごとにあらかじめ定め
られている。表示器１４４における表示情報は、第３３
図に示すように、ルールＮｏ、　、入力Ｘ、入力Ｙ、入
力Ｚ、出力の順である。７種類のメンバーシップ関数（
言語情報）ＮＬ、ＮＭ、ＮＳ、ＺＲ，ＰＳ、ＰＭ、ＰＬ
はそれぞれ数字１，２，３，４，５，６．７によって指
定される。Ｅキーを１１回押下するとルールＮｏ。

１２が表示される。第３３図の表示例は、ルールＮｏ。

１２で。

Ｉｆ’　　　Ｘ−ＮＬ、　　Ｙ−ＮＳ、　　Ｚ−ＰＳｔ
ｈｅｎ　　　Ｕ　＝　Ｎ　Ｓ を表わしている。

この状態で入力ＹをＰＭに変更する場合には。

入力ｘ、ｙ、ｚのすべてについて数値キーを用いて１．
６．５というように入力しなおす。ルールの入力が終れ
ばＥキーが押され１次のルールの表示に移る。

次に重み係数の設定または変更について説明する。

メンバーシップ関数および重み係数表示器１４８におけ
る重み係数表示の例が、上述のように、第３１図に示さ
れている。点灯しているＬ　Ｅ　Ｄ　１５５の高さは言
語情報（シングルトンのラベル）ＮＬ〜ＰＬの種類を表
現している。すなわち低いものから高いものに向ってＮ
Ｌ、Ｎ′Ｍ、ＮＳ、ＺＲ。

ＰＳ、ＰＭ、ＰＬとなっている。点灯しているＬ　Ｅ　
Ｄ　１５５によって表わされるこれらの棒グラフ状の表
示柱の位置がそれぞれの重み係数を表現している。重み
係数は１〜２５６の値をもつが、これらの値は２１のレ
ベルに量子化されて表示される。

ファジィ推論モードからＡキーを２回押すと。

重み係数設定モードに移り、プログラム表示器１４４の
表示は第３４図に示すようになり、また既に設定されて
いる重み係数が第３１図のように表示され、かつ重み係
数表示モード表示灯Ｗが点灯する。第３４図に示すプロ
グラム表示器１４４において、左から２番目の数字は言
語情報に割当てられた数字を表わし、それより下位の３
桁の数字が重み係数を表わしている。すなわち、第３４
図はＮＳの重み係数に３が８０であることを示している
。

ｋ　　−８０をに３繻ｔｏｏに変更するにはＥキーを２
回押し、その後数値キーで１００を入力すればよい。

メンバーシップ関数設定モードに設定して、同じように
プログラム表示器１４４を用いて所望のメンバーシップ
関数の形を表示器１４８上に表現しながら入力すること
も可能である。この場合にはメンバーシップ関数を表わ
すデータを記憶するメモリとしてはＲＡＭが使用され、
ＲＡＭは書込みモードに設定される。

（６）ファジィ推論処理システムの主な特徴と応用例 第５図に示すようＬ　、　　Ｔ　Ｇ　、　Ｔ　Ｖ　Ｆ　
Ｉ　、　Ｔ　コンバータ等は７本のラインからなるアナ
ログ・バス１５、１８によって接続されている。したが
って、第５図に鎖線で示すように、他のＴコンバーター
３Ａを容易に接続することが可能となる。また、第３５
図に示すように階層的にＴＶＦ　Ｉを接続してより大規
模な処理システムを構築することが可能となる。第３５
図においては、入力はＸ’ｔ〜Ｘ、で、出力はｄ　　−
ｄ、でそれぞれ表現され、またアナ口グ・バスが１本の
線で表現されている。さらにシステム・バスは図示が省
略されている。

上述したファジィ処理システムはメンバーシップ関数、
ルール、重み係数等をオンラインでプログラムすること
が可能である。

また、メンバーシップ関数とルールとＴコンバータが線
形性をもつとき、このシステムはＰＩＤコントローラ（
ＰＩコントローラ、ＰＤコントローラ）として使用する
ことができる。

Ｔコンバータが非線形の場合、このファジィ処理システ
ムは非線形のコントローラとして使用できる。

ＴＧに２値関数または多値関数を設定し、これを２値モ
ードまたは多値モードで動作させると。

ＴＶＦＩ、ＴＶコンバータも２値または多値動作をし、
このシステムは２値または多値のプログラマブル・コン
トローラとなる。

したがって、このシステムは、オンライン多関数コント
ローラ（ファジィ・コントローラ。

ＰＩＤコントローラ、非線形コントローラ、２値コント
ローラ、多値コントローラ等）となり、その動作モード
を適宜選択することができる。

たとえば、温度調節システムを考えてみる。このシステ
ムは材料の搬出入口をもつ制御室を持ち、制御室内の温
度は加熱器と冷却器とによって制御される。

最初の段階ではＰＤ制御モードで動作し、制御室内の温
度を急速に上昇させる。

第２段階は制御室内の温度が目標値に近づいたときであ
り、このときにはオーバーシュートの発生を防止ないし
は減少させかつ高精度制御を行なうために、ＰＩ制御モ
ードに変更される。

オーバーシュートが生じた場合には（これを第３段階と
する）、冷却を非線形制御モードで行なう。

最終段階では制御室内の温度は目標値となる。

この段階では制御室への材料の搬入と制御室からの材料
の搬出が行なわれ、温度が不規則的に変化しやすい。そ
こでファジィ制御モードの動作が行なわれる。

さらに上記のシステムはＴＧを変更することにより、入
力が確定値ではなくメンバーシップ関数で与えられる場
合にも適用可能となる。

【図面の簡単な説明】

第１図および第２図は真理値を説明するためのグラフで
ある。 第３図はメンバーシップ関数の例を示すグラフである。 第４図はシングルトンの例を示すグラフである。 第５図はファジィ処理システムの全体構成を示すブロッ
ク図である。 第６図は真理値発生回路の概念を示すブロック図である
。 第７図はアナログ・タイプのメンバーシップ関数回路の
例を示すブロック図である。 第８図は４つの関数の合成によりメンバーシップ関数が
生成される様子を示すグラフである。 第９図は関数発生回路の例を示す回路図、第１０図はそ
の入出力特性を示すグラフである。 第１１図は他の関数発生回路の例を示す回路図である。 第１２図はディジタル制御可能なアナログ・タイプのメ
ンバーシップ関数回路の例を示すブロック図である。 第１３図はＭＩＮ回路の例を、第１４図はＭＡＸ回路の
例をそれぞれ示す回路図である。 第１５図はメモリに設定されるメンバーシップ関数の基
本形を、第１Ｂ図は７種類のメンバーシップ関数を、第
１７図は８タイプのメンバーシップ関数をそれぞれ示す
グラフである。 第１８図はメンバーシップ関数を設定したメモリの内容
を示すメモリ・マツプである。 第１９図はディジタル・タイプの真理値発生回路の例を
示すブロック図である。 第２０図は真理値発生回路の他の例を示すブロック図で
ある。 第２１図はマルチプレクサをＭＩＮ回路とＭＡＸ回路で
構成した例を示すブロック図である。 第２２図は真理値フロー推論部の構成を示すブロック図
である。 第２３図はＴコンバータの構成を示すブロック図である
。 第２４図はＤ／Ａ変換回路の例を示す回路図である。 第２５図はプログラミング装置の構成を示すブロック図
である。 第２６図はプログラミング装置のパネルの外観を示す図
である。 第２７図は真理値表示器の表示回路例を示す回路図であ
る。 １第２８図はメンバーシップ関数および重み係数表示器
の表示回路例を示す回路図である。 第２９図は結論値表示器の表示回路例を示す回路図であ
る。 第３０図は真理値の表示例を示し、第３１図は重み係数
の表示例を示し、第３２図は結論値の表示例を示すもの
である。 第３３図および第３４図はそれぞれプログラム表示器の
表示例を示すものである。 第３５図は階層構成されたシステムの例を示すブロック
図である。 １１・・・真理値発生回路（ＴＧ）アレイ。 １２・・・真理値フロー推論（ＴＶＦＩ）アレイ。 １３、　１３Ａ・・・Ｔコンバータ。 】４・・・プログラミング装置。 ・・・割算回路。 ・・・ＣＰＵ。 ・・・メモリ。 ・・・キーボード。 ・・・操作モード表示器。 ・・・プログラム表示器。 ・・・推論出力表示器。 ・・・真理値表示器。 ・・・メンバーシップ関数および重み係数表示器。 １４９・・・結論値表示器。 １５１　、１５５　、１７１・・・発光ダイオード（Ｌ
ＥＤ）。 １５２　、　１７２・・・コンパレータ。 １５３　、１７３・・・基準電圧発生回路。 以　　上

Claims (4)

【特許請求の範囲】
1. （１）　インプリケーションにおける後件部が同一とな
   る複数の前件部についての推論結果を表わす真理値を出
   力する装置であり、 前件部で用いられるあらかじめ定められた複数種類の関
   数について、複数種類の入力変数のそれぞれに対応して
   入力する真理値を、設定されたルールにしたがって、各
   入力変数について複数の前件部ごとに選択して出力する
   選択回路と、選択回路から出力される真理値を、前件部
   ごとに全入力変数間で演算するとともに、それらの演算
   結果をさらに統合演算する演算回路と、 を備えた真理値フロー推論装置。
2. （２）　入力真理値がそれぞれアナログ信号で与えられ
   る装置において、 上記選択回路が、 前件部の数と入力変数の数との積に相当する数のマルチ
   プレクサと、 これらのマルチプレクサを設定されたルールにしたがっ
   て制御する制御手段と、 から構成されている請求項（１）に記載の真理値フロー
   推論装置。
3. （３）　上記制御手段が、各マルチプレクサに対応して
   設けられた記憶手段を含み、各記憶手段には複数種類の
   ルールを表わすデータの記憶が可能であり、対応するマ
   ルチプレクサは記憶手段に記憶されているいずれか１つ
   のルールを表わすデータによって制御される、請求項（
   ２）に記載の真理値フロー推論装置。
4. （４）　上記演算回路が、ＭＩＮ回路とＭＡＸ回路の組
   合せにより構成されている、請求項（１）に記載の真理
   値フロー推論装置。