KR100218522B1

KR100218522B1 - 파이프 라이닝을 이용한 퍼지 제어기의 최소-최대처리회로

Info

Publication number: KR100218522B1
Application number: KR1019920026738A
Authority: KR
Inventors: 김영준
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1992-12-30
Filing date: 1992-12-30
Publication date: 1999-09-01
Also published as: CN1089371A; CN1051854C; KR940015899A; US5664062A

Abstract

본 발명은 파이프 라이닝을 이용하여 퍼지추론 알고리즘을 하드웨어화하여 비교적 적은 부품으로 상당히 빠른 추론속도를 갖는 퍼지 제어기의 최소-최대처리회로로서, 각 입력채널의 1차원, 2차원및 3차원 정보를 각각의 제1내지 제3메모리에 저장되어 있다.

카운터의 카운팅동작에 따라 1 차원 정보저장용 메모리와 2차원 정보저장용 메모리로부터 1차원정보 및 2차원정보가 읽혀지고, 이들 메모리의 출력값에 따라 3차원 정보저장용 메모리로부터 3차원정보가 읽혀진다.

상기 메모리에서 출력된 3차원 정보중 1차원 정보의 최소값은 제1비교기를 통해 계산되고, 다시 그들 값중에서 2차원요소들에의 최대값은 제2비교기에서 계산되어 최대값이 2차원정보저장용 메모리에 저장된다.

이러한 과정이 반복 수행되어 퍼지 제어기의 최소-최대치가 구해진다.

Description

파이프 라이닝 이용한 퍼지(Fuzzy) 제어기의 최소-최대처리회로

제1도는 본 발명의 파이프 라이닝을 이용한 퍼지 제어기의 최소-최대 처리회로도.

제2도는 3차원 데이타의 순차적 처리와 파이프 라이닝 처리의 비교도.

제3도는 제1도의 메모리의 구조도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 카운터 12 : 기준치 발생부

21-28 : 버퍼 31-34 : 메모리

41, 42 : 비교기 50 : 콘트롤 로직부

본 발명은 파이프라이닝을 이용한 퍼지 제어기의 최소-최대처리회로에 관한 것이다.

종래의 최대-최소(MAX-MIN) 알고리즘을 채택한 퍼지 제어기에 있어서, 최대-최소 알고리즘은 아래의 경우와 같다.

(z) = MAX MIN ( (X0), yn(YO)), zn(Z)

m

룰 : 만약 X=xn 이고 Y=yn 이면 Z=zn

XO , YO : 입력값

: 상관값

m : 룰 수

이러한 최대-최소 알고리즘을 구현하는 방법으로는 소프트웨어로 구현하는 방법, 룩업 테이블(Look-up table)방식을 이용하는 방법 및 추론부를 하드웨어화하는 방법이 있는데, 소프트웨어로 최대-최소 알고리즘을 프로그래밍하여 원하는 출력값을 얻는 것이며, 룰 업 테이블 방식은 가능한 입력에 대한 퍼지 추론 알고리즘으로 계산된 출력을 메모리장치(ROM) 에 기억시켜 룩업 테이블만을 참조함으로써 고속 추론을 하는 방법이다. 한편, 추론부를 하드웨어화하는 방법은 추론 알고리즘을 하드웨어화시켜 범용성을 갖게하는 것으로서, 실제로 다양한 입,출력 채널의 정보를 처리하고, 많은 최대-최소작업을 처리하기 위해서는. 추론부를 하드웨어화하는 방법이 중요하며, 이에따라 성능에 큰 차이가 생기게 된다.

그러나, 상기한 3가지 방법으로 최대-최소 알고리즘을 구현하는 경우에 있어서 다음과 같은 문제점이 발생한다.

첫째로 퍼지추론을 소프트웨어로 하는 경우에는 추론속도가 느려서 고속 추론을 요구하는 시스템에서는 사용할 수 없다.

둘째로 룩업 테이블방식에서는 메모리장치(ROM)의 크기가 입력채널의 갯수와 입력값에 따라 변하게 되며, 실제로 입력값의 범위가 0에서 255일 때는 입력채널갯수가 3개(ROM의 크기 :16G 바이트)이상일 때 구현하기 힘들다.

셋째로 입력, 출력 채널이 많은 범용성이 있는 퍼지추론부를 하드웨어화하기 위해서는 채널에 대한 병렬처리나 각각의 채녈과 룰에 대한 순차적인 처리를 생각할 수 있는데, 병렬처리는 성능의 향상은 도모할 수 있으나 엄청난 하드웨어 재원을 소모하게 되며, 순차적인 처리는 이와 반대로 성능이 뒤떨어질는 약점이 있었다.

본 발명은 각 채널의 입력과 이를 바탕으로 출력값을 추론하는 정보들을 메모리에 저장한 후 이 메모리을 효율적으로 사용함으로써 그의 성능을 최대화시킬 수 있는 파이프 라인닝을 이용한 퍼지 제어기의 최소-최대처리회로를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 클럭신호를 입력하여 카운팅동작을 수행하는 카운터와, 각 입력채널 1차원 정보를 저장하고 제1버퍼를 통한 카운터의 출력값에 따라 1차원정보를 출력하는 제1메모리와, 입력채널의 2차원정보를 저장하고 2제버퍼를 통한 카운터의 출력값에 따라 2차원 정보를 출력하는 제2메모리와, 각 입력 채널의 3차원 정보를 저장하고 제3버퍼를 통한 카운터의 출력값과 상기 메모리의 출력값에 따라 3차원 정보를 출력하는 제3메모리와, 제4버퍼를 통한 제3메모리의 출력값중 1차원 정보의 최소값을 콘트롤 로직부의 제1콘트롤신호에 따라 인에이블되어 일시 저장하기 제한 제5버퍼와,상기 제4버퍼를 통한 제3메모리의 출력값을 일입력신호로 하고 제5버퍼의 출력값을 타입력신호로하며 이들 두입력신호를 비교하여 그 출력을 콘트롤 로직부에 인가하기 위한 제1비교기와, 카운터가 일정기간동안 카운트동작을 수행하면 콘트롤 로직부의 제2콘트롤신호(CON2)에 따라 인에이블되어 상기 제5버퍼의 출력을 일시 저장하기 위한 제6버퍼와, 콘트롤 로직부의 제3콘트롤신호에 따라 인에이블되어 상기 제6버퍼(26)를 통한 제3메모리의 출력중 2차원 정보를 일시 저장하기 위한 제7버퍼와, 기준치를 발생하기 위한 기준치 발생부와 ,콘트롤-로직부의 3제콘트롤 신호에 따라 독출시는 상기 기준치 발생부의 출력값에 따라 2차원 정보를 출력하고 기입시는 제7버퍼의 통한 제6버퍼의 출력신호를 저장하기 위한 제4메모리와, 제6버퍼의 출력값을 일입력신호로 하고 제8버퍼를 통한 제4메모리의 출력값을 타입력신호로 하며 이들 두 입력신호를 비교하여 콘트롤 로직부에 인가하기 위한 제2비교기와, 상기 제1비교기의 출력신호에 따라 제5버퍼의 인에이블신호로서 제1콘트롤 신호를 출력하고 상기 클럭신호를 카운팅하여 일정치가 되면 제6버퍼의 인에이블신호로서 제2콘트롤신호를 출력하며, 상기 제2비교기의 출력신호에 따라 제7버퍼의 인에이블신호 및 제4메모리의 독출/기입제어신호로서 제3콘트롤신호를 출력하는 콘트롤 로직부를 포함하는 파이프 라이닝을 이용한 퍼지 제어기의 최소-최대처리회로를 제공한다.

이하 본 발명의 실시예를 첨부 도면에 의거하여 상세히 설명한다.

제1도는 본 발명의 실시예에 따른 파이프 라이닝을 이용한 퍼지 제어기의 최소-최대처리회로도를 도시한 것이다.

제1를 참조하면, 파이프 라이닝을 이용한 퍼지 제어기의 최소-최대처리 회로는 4개의 메모리(31-34)로 구성되어 있는데, 이들에는 각 채널의 입력과 이를 바탕으로 출력값을 추론하는 정보들이 저장되어 있다.

제1메모리(31)에서는 제3(a)에 도시된 바와같이 각 입력채널의 1차원적인 정보가 저장되어 있으며, 제2메모리(32)는 제3도(b)와 같이 각 입력채널의 2차원적인 정보가 저장되어 있으며, 제3메모리(33)에는 제3도(c)와 같이 각 입력 채널의 3차정보가 저장되어 있다. 또한 제4메모리는 2차원정보를 저장하고 있는 메모리로서 기준치 발생부(60)의 출력신호(p' , n')에 따라 저장하고 있던 2차원 정보를 출력하거나 버퍼(27)를 통해 입력되는 2차원 정보를 독출/기입 제어신호(RD/WR)에 따라 저장하게 된다.

카운터(10)는 클럭신호(CLK)를 입력하여 카운팅동작을 하다가 n 이 되어 그 값을 출력하면 그 출력값(n)에 따라 제1메모리(31)로부터 1차원 정보가 읽혀지게 되고, 그 출력값(n, m)에 따라 제2메모리(32)로부터 2차원 정보가 각각 읽혀지게 된다.

제1비교기(41)는 최소값을 비교하기 위한 비교기이고 제2비교기(42)는 최대값을 비교하기 위한 비교기로서, 제1비교기(41)는 제3메모리(33)의 출력중 1차원정보를 일입력신호(PI)로 하고 비퍼(25)에 일시 저장되어 있던 최소값을 타입력신호로(QI)로 하여 이들 두 입력을 비교하고, 제2비교기는 버퍼(26)에 일시 저장되어 있던 최소값을 일입력식호(P2)로 하고 제4메모리(34)의 출력값을 타입력신호(Q2) 로 하여 이들 두 입력을 비교하는 것이다.

제1 및 제2버퍼(21,22)는 카운터(1Q)의 출력값(n, m)을 일시 저장하며, 제3버퍼(23)는 카운터(10)의 출력신호(n)와 제1 및 제2메모리(31, 32)의 출력값(k,p)을 일시 저장하고, 제4버퍼(24)는 제3메모리(33)의 출력값을 일시 저장하며, 제5버퍼(25)는 비교기(41)가 n번 동안 두 입력값을 비교하는 동안의 최소값을 콘트롤 로직부(50)의 제1콘트롤신호(CON1)에 따라 저장하고, 제6버퍼(26)는 카운터(10)가 n을 카운트한 후 m 이 1증가할 때 제5버퍼(25)에 저장되었던 최소값을 콘트롤 로직부(50)의 제2콘트롤신호(CON2)에 따라 일시 저장하며, 제7버퍼(27)는 비교기(42)가 두 입력을 비교하여 버퍼(26)의 출력값이 더 크면 콘트롤 로직부(50)의 제3콘트롤 신호(CON3)에 따라 버퍼(26)출력값을 일시 저장하여 제4메모리(34)에 저장하도록 하기 위한 것이며, 제8버퍼(28)는 기준치 발생부(60)의 출력값(p', n') 에 따라 제4메모리(34)로부터 출력되는 값을 일시 저장하였다가 제2비교기(42)의 타입력만(Q2)에 인가하기 위한 것이다.

콘트롤 로직부(50)는 최소-최대처리회로의 전반적인 동작을 제어하기 위한 제어부로서, n 번째 클럭신호(CLK)가 입력되는 동안 비교기(41)의 출력 신호에 따라 제1콘트롤 신호(CON1)를 출력하여 제5버퍼(25)를 인에이블시킴으로써 저장되었던 최소값을 출력하도록하고, n 번을 카운트한후 m이 1이 증가하게 되면 제2콘트롤 신호(CON)를 출력하여 버퍼(26)를 인에이블시킴으로써 저장되었던 정보를 출력하도록 하며, 비교기(42)의 출력신호에 따라 제3콘트롤신호(CON3)를 발생하여 버퍼(27)를 인에이블시킴과 동시에 제4메모리(34)의 기입/독출동작을 제어하여 기입동작시에는 제7버퍼(27)를 통한 제6버퍼(26)의 출력신호를 최대값으로 저장하고 독출동작시에는 기준치 발생부(60)의 출력신호(p' , n')에 따라 2차원정보를 제8버퍼(28)를 통해서 독출하도록 한다.

이러한 구성를 갖는 본 발명의 최소-최대회로의 동작을 설명한다.

카운터(10)가 클럭신호(CLK)를 입력하여 카운팅하다가 그 출력값이 n, m이 되면 이 값들이 각각의 버퍼(21,22)를 통해 메모리(31,32)에 인가된다.

메모리(31, 32)는 카운터(10)의 출력값에 따라 제3도(A) 및 (B)와 같이 저정되었던 1차원 정보 및 2차원정보를 각각 출력하고, 이 정보는 카운터(10)의 출력값과 함께 버퍼(23)를 통해 제3메모리(33)에 인가된다.

제3메모리(33)는 버퍼(23)를 통해 인가되는 신호에 따라 제3도(C)와같이 저장되어 있던 3차원정보를 출력하고, 제3메모리(33)의 출력신호중 1차원 정보가 버퍼(24)를 통해 비교기(41)의 일입력단(PI)인가된다. 비교기(42)는 타입력단(Q1)에 인가되는 버퍼(25)의 출력값과 비교한다.

제3모리(33)의 출력값이 작으면 콘트롤 로직부(50)는 제1콘트롤신호(CON1)를 출력하여 버퍼(25)를 인에이블시키고, 제5버퍼(25)는 제3메모리(33)의 출력값을 저장한다. 제3메모리(33)의 출력값이 크면 계속하여 비교기(41)는 비교동작을 수행하게 된다. n 번 동안 비교동작을 수행한 후 m 이 1증가하게 되면 콘트롤 로직부(50)는 제2콘트롤 신호(CON2)를 제6버퍼(26) 에 출력하여 인에이블시킴으로써 버퍼(26)통해 n번 동안의 최소값이 제 2비교기(42)의 일입력단(P2)에 인가된다.

비교기(42)의 다른 입력단(Q2)에는 기준치(p', n')에 의해 메모리(34)로 부터 출력되는 2차원 정보가 인가되어 두 입력신호를 비교하는데, 메모리(34)의 출력값이 작으면 콘트롤 로직부(50)에서 제3콘트롤 신호(CON3)를 출력하여 메모리(34)를 기입인에블시켜 버퍼(27)를 통해 버퍼(26)의 출력값이 메모리(34)의 현재의 참조(Raference)주소에 저장된다.

이와같은 과정을 반복함으로써 기준에 해당하는 n, m 에 의해 최소-최대의 값이 구해진다.

본 발명은 각 채널 입력과 이를 바탕으로 출력값을 추론하는 정보들은 메모리에 저장하고, 카운터로서 메모리를 계속 가동시키고 그 데이타의 뒷단에서 등가적으로 처리함으로써, 전체적으로 볼때는 채널과 룰이 늘어나는 것은 그 만큼의 시간적인 지연만을 가지게 할 수 있다.

즉, 제2도에 도시된 바와같이 (X, Y, Z)의 3차원의 데이타를 처리하는 경우, 가장 상위 차원의 갯수가 늘어나더라도 그 전 차원의 시간적인 소요만을 늘어나게 할 수 있다.

제2도를 참조하여 3차원 데이타의 순차적인 처리와 파이프 라이닝처리한 결과의 소요시간을 비교하여 보면, (X, Y, Z)에서 X 가 k 개로 단위당 처리 시간이 tl이라하고, Y 가 m 개로 단위당 처리시간이 t2 라 가정한다.

Z 가 1개로 제2도(a)와 같이 순차적으로 처리한 경우에는 전체시간이 t3=k x m x tl이고, 제2도(c)와 같이 본 발명의 파이프 라이닝 처리한 경우에는 t3=(k + m - 1) x tl 이 된다.

또한, Z 가 2개인 경우 제2(b)와 같이 순차처리하는 경우에는 전체시간은 2 x t3 = 2 x k x m tl이 되고, 제2도(d)와 같이 본 발명의 파이프 라이닝 처리하는 경우에는 Z 가 Y 와 독립적으로 수행될 때는 전체시간은 t3= (k - 1 + 2 x m) x tl 이 되고, Z,가 Y 와 상관관계가 있을 때에는 전체시간 t3= 2 x (k - 1 + m ) x tl 가 된다.

상기한 바와같은 본 발명에 의하면, 퍼지추론 알고리즘을 파이프 라이닝을 사용하여 하드웨어화함으로써 비교적 작은 소자의 부품으로 상당히 빨른 추론속도를 가질 수 있게 되고, 또한 파이프 라이닝의 결과로 보다 많은 입, 출력 및 큰 입력값의 범위 및 많은 룰의 처리가 쉽게 구현할 수 있다.

Claims

클럭 신호(CLK)를 입력하여 카운팅 동작을 수행하는 카운터(10)와, 기준치를 발생하기 위한 기준치 발생부(60)와, 각 입력 채널의 1차원 정보를 저장하고, 제1버퍼(21)를 통한 카운터(10)의 출력값에 따라 1차원 정보를 출력하는 제 1 메모리(31)와 각 입력 채널의 2차원 정보를 저장하고, 제2 버퍼(22)를 통한 카운터(10)의 출력값에 따라 2차원 정보를 출력하는 제2 메모리(32)와, 각 입력 채널의 3차원 정보를 저장하고, 제3 버퍼(23)를 통한 카운터(10)의 출력값과 상기 메모리(31, 32)의 출력값에 따라 3차원 정보를 출력하는 제3 메모리(33)와, 콘트롤 로직부(50)의 제3 콘트롤 신호(CON3)에 따라 독출시키는 상기 기준치 발생부(60)의 출력값에 따라 2차원 정보를 출력하고, 기입시는 제7버퍼(27)를 통한 제6버퍼(26)의 출력 신호를 저장하기 위한 제4 메모리(34)와, 상기 제3 메모리(33)의 출력값중 1차원 정보의 최소값을 인가되는 제1 콘트롤 신호(CON1)에 따라 인에이블되어 일시 저장하기 위한 제5 버퍼(25)와, 상기 카운터(10)가 일정기간동안 카운트 동작을 수행하면 인가되는 제2 콘트롤 신호(CON2)에 따라 인에이블되어 상기 제5 버퍼(25)의 출력을 일시 저장하기 위한 제6 버퍼(26)와 제3 콘트롤 신호(CON3)에 따라 인에이블되어 상기 제6 버퍼(26)를 통한 제3 메모리(33)의 출력중 2차원 정보를 일시 저장하기 위한 제7 버퍼(27)와, 상기 제4 버퍼(24)를 통한 메모리(33)의 출력값을 일입력신호(PI)로 하고, 제5 버퍼(25)의 출력값을 타입력신호(Q1)로 하며, 이들 두 입력 신호를 비교하여 비교 결과를 출력하는 위한 제1 비교기(41)와, 상기 제 6버퍼(26)의 출력값을 일입력신호(Q2)로 하고, 제8버퍼(28)를 통한 제4메모리(34)의 출력값을 타입력신호(Q2)로 하며, 이들 두 입력신호를 비교하여 비교 결과를 출력하는 제2비교기(42)와, 상기 제1비교기(41)의 출력 신호에 따라 제5버퍼(25)의 인에이블신호로서 제1 콘트롤 신호(CON1)를 출력하고, 상기 클럭신호(CLK)를 카운팅하여 일정치가 되면 제6버퍼(26)의 인에이블 신호로서 제2콘트롤 신호(CON2)를 출력하며, 상기 제2비교기(42)의 출력 신호에 따라 제7 버퍼(27)의 인에이블 신호 및 제4 메모리의 독출/기입제어 신호(RD/WR) 로서 제3 콘트롤신호(CON3)를 출력하는 콘트롤 로직부(50)를 포함하는 것을 특징으로 하는 파이프 라이닝을 이용한 퍼지 제어기의 최소-최대 처리회로.