JPH0690668B2

JPH0690668B2 - ファジイ演算装置

Info

Publication number: JPH0690668B2
Application number: JP1274348A
Authority: JP
Inventors: 和夫中村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-10-20
Filing date: 1989-10-20
Publication date: 1994-11-14
Anticipated expiration: 2009-11-14
Also published as: JPH03135627A; US5179629A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はファジイ演算装置に関し、更に詳述すれば、フ
ァジイ演算に必要なメンバシップ関数の発生部に関す
る。

［従来の技術］ファジイ演算を実行するにはたとえば寺野寿夫等著「フ
ァジイシステム入門」（オーム社,1987）の150ページ乃
至152ページに記述されている如く、入力ｘをファジイ
演算可能な情報に変換するために、入力ｘに関してメン
バシップ関数と称される関数ｆ（ｘ）を計算する必要が
ある。

メンバシップ関数ｆ（ｘ）は通常、釣鐘形，三角形ある
いは台形の関数であるが、一般的には簡単な演算で済ま
せられるように三角形あるいは台形の関数が採用される
ことが多い。

ディジタル演算においてはこのメンバシップ関数ｆ
（ｘ）は離散値ｘ（ｘ＝0,1,2…ｎ−1,n）に対応する整
数値f₀,f₁,f₂…fn_-1,fnにて定義される。従って、従来
は計算機でメンバシップ関数ｆ（ｘ）を求める際には、
第８図に示す如く、予め整数値f₀,f₁,f₂…fn_-1,fnをメ
モリ上に記憶しておき、入力ｘをインデクスとして関数
ｆ（ｘ）の値を読出すか、あるいはソフトウェアによっ
て直接ｆ（ｘ）を演算する必要がある。

たとえばインテル社製マイクロプロセッサ8088にて第４
図に示す如きメンバシップ関数を計算するには、第９図
に示すようなプログラムを実行する必要がある。

以下、第９図に示されているプログラムについて説明す
る。

第９図のプログラムは、cxレジスタに格納されている入
力ｘから関数値ｆ（ｘ）を求めてaxレジスタに格納する
プログラムである。

第１行，第７行はそれぞれ定数をdxレジスタに準備する
命令である。

第２行は関数ｆ（ｘ）の値を予め“0"に、また第10行は
関数ｆ（ｘ）の値を予め“255"にそれぞれセットしてお
く命令である。

そして、まず第３行において、入力ｘが第４図ｐの範囲
にあるか否かをチェックし、もしあれば第４行でｆ
（ｘ）＝“0"としてプログラムを終了する。

次に第５行において、入力ｘが第４図ｑの範囲にあるか
否かをチェックし、もしあれば第６行で直線Ａを計算す
るために第13行へ分岐する。

次に第８行において、入力ｘが第４図ｔの範囲にあるか
否かをチェックし、もしあれば第９行でｆ（ｘ）＝“0"
としてプログラムを終了する。

次に第11行において、入力ｘが第４図ｒの範囲にあるか
否かをチェックし、もしあれば第12行でｆ（ｘ）＝“25
5"としてプログラムを終了する。

以下の結果、第13行〜第18行の処理は入力ｘが第４図の
ｑの範囲（このときdxレジスタの値は32）またはｓの範
囲（このときdxレジスタの値は192）にある場合に実行
されることになる。

ここでは直線Ａまたは直線Ｂが計算されてプログラムが
終了するが、第13行はdxレジスタの値から入力ｘを引く
命令である。この結果が負であれば入力ｘはｑの範囲に
あるので第14行，第15行でそれを正に反転する。

第16行，第17行は減算結果を４倍する命令であり、第18
行はその結果をaxレジスタへ移動する命令である。

［発明が解決しようとする課題］従来のファジイ演算装置におけるメンバシップ関数の発
生は上述のような手法を用いているので、メモリからイ
ンデクス値に従って関数を読出す手法を採る場合は関数
値を記憶しておくための大容量のメモリが必要であり、
またソフトウェアにより算出する場合は計算に時間を要
するという難点がある。

本発明は上述のような課題を解決するためになされたも
のであり、メンバシップ関数の計算を小数のハードウェ
アにて高速で実行し得るファジイ演算装置の提供を目的
とする。

［課題を解決するための手段］本発明に係るファジイ演算装置は、メンバシップ関数を
規定する制御情報を発生する制御手段と、この制御情報
に従って入力データを演算する演算手段と、この演算手
段の演算結果と制御情報に基づく所定値とを比較する比
較手段と、これらの比較手段の比較結果に従って演算手
段の演算結果または制御情報にて定められる所定値のい
ずれかを選択する選択手段とを備えている。

［作用］本発明に係るファジイ演算装置では、制御部が制御情報
を発生し、これに従って演算手段が入力データに関する
演算を行い、またその結果と制御情報により予め定めら
れている所定値とを比較手段が比較し、これらの比較結
果に従って、演算結果と制御情報により予め定めれてい
る所定値との内のいずれかを選択手段を選択することに
よりメンバシップ関数値が求められる。

［発明の実施例］以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明のファジイ演算装置のメンバシップ関数
発生部の構成を示す模式図である。

第１図において、１は入力ｘが入力される入力端子であ
る。

2,3は演算器であり、入力端子１から入力された８ビッ
トの入力データ10（入力ｘ）について、制御部５で発生
された制御信号11,12（共に10ビット）の内のb₀〜b₇,a₀
〜a₇に応じて後述する演算をそれぞれ行う。演算結果f₀
〜f₇はそれぞれ13,14（共に８ビット）として出力され
る。

演算器２はまた、演算結果13について、それが“−1"以
下であるか否か及び“256"以上であるか否かを比較し、
それぞれ比較結果d₀,d₁を15,16（共に１ビット）として
出力する。

同様に演算器３も演算結果14が“−1"以下であるか否か
及び“256"以上であるか否かを比較し、それぞれ比較結
果d₀,d₁を17,18（共に１ビット）として出力する。

４はデータセレクタであり、上述の両演算器2,3の各比
較結果15,16,17,18及び制御部５から出力されている制
御信号19及び20（共に１ビット）をm₀,n₀,m₁,n₁,c₀,c₁
として入力し、それらの値に応じて演算器2,3の演算結
果13,14,定数“0",“255"の内からいずれかを選択し、
８ビットの出力値21（y₀〜y₇）として出力端子６へ出力
する。

第２図は演算器２及び３の構成を示す回路図である。

第２図において30は演算器であり、８ビットの入力デー
タa₀〜a₇から８ビットの入力データb₀〜b₇を減算し、そ
の結果を減算結果s₀〜s₇として出力する。

なお、演算器２では８ビットの入力データa₀〜a₇は入力
ｘであり、８ビットの入力データb₀〜b₇は制御部５から
出力される制御信号10の内の８ビットである。また、演
算器３では８ビットの入力データa₀〜a₇は制御部５から
出力される制御信号10の内の８ビットであり、８ビット
の入力データb₀〜b₇は入力ｘである。

31はシフタであり、２ビットの入力m₀,m₁にて表される
値が“0"〜“2"の内のいずれであるかに対応して、減算
器30の減算結果s₀〜s₁を0,1,2または３ビット左へシフ
トしf₀〜f₇として出力する。

入力m₀,m₁は演算器２では制御部５が出力する制御信号1
0の内のb₀〜b₇以外の残りの２ビットであり、演算器３
では制御部５が出力する制御信号11の内のa₀〜a₇以外の
残りの２ビットである。

なお、減算器30とシフタ31とは図には１ビット分しか示
されていないが同一構成の回路が８ビット分従属接続さ
れている。

32はシフタ31のためのデコーダであり、２ビットの入力
m₀,m₁をデコードしてシフタ31に与える。

33はシフタ31のオーバフロー検出回路であり、演算器2,
3の演算結果が“256"以上になっているか否かの比較を
行ない、その結果16,18を信号d₁として出力する。

オーバフロー検出回路33の出力信号d₀は演算器30のボロ
ー信号であり、ここでは演算結果が“−1"以下であるか
否かの比較結果15,17を示す信号として出力される。

以上を要約すれば、a₀〜a₇をa,b₀〜b₇をb,f₀〜f₇をf,m₀
及びm₁をｍとした場合に第２図に示した演算器2,3は（ａ−ｂ）×2m という演算を実行し、その結果をｆとして出力すると共
に、その演算結果と“−1"及び“255"との比較を行な
い、比較結果をそれぞれd₀及びd₁として出力する。

次にデータセレクタ４について説明する。第３図はデー
タセレクタの構成を示す回路図である。

第３図において41はデコーダであり、４ビット入力m₀,m
₁,n₀,n₁をデコードしてセレクタ40の制御信号を発生す
る。なお、ここではc₀及びc₁に入力される制御信号19及
び20は共に“0"とする。

40はセレクタであり、デコーダ41のデコード結果に応じ
て演算器２の演算結果13、即ち出力f₀〜f₇であるg₀〜
g₇,演算器３の演算結果14、即ち出力f₀〜f₇であるh₀〜h
₇,定数“0"あるいは“255"の内のいずれかを選択してy₀
〜y₇を出力する。この出力y₀〜y₇は出力値21として出力
端子６へ出力される。

なお、第３図には１ビット分しか示されていないが、同
様の構成の回路が８ビット分並列接続されている。

以上のように構成された本発明のファジイ演算装置の動
作について以下に説明する。

演算器２へは入力データ10がa₀〜a₇に、制御信号11がb₀
〜b₇,m₀及びm₁に入力されているので、制御信号11の10
ビットの信号の内のb₀〜b₇の信号値により値“32"を、m
₀及びm₁に入力される信号値により値“2"をそれぞれ指
定すれば、演算器２により実行される演算は（ｘ−32）×４という関数、即ち第４図の直線Ａを発生することにな
る。なお、ｘは入力データ10の値である。

この演算器２の演算結果13はf₀〜f₇として出力され、デ
ータセレクタ４の入力g₀〜g₇へ入力される。

同様に演算器３では、入力データ10がb₀〜b₇に、制御信
号11がa₀〜a₇,m₀及びm₁にそれぞれ入力されているの
で、制御信号11の10ビットの信号の内のa₀〜a₇に入力さ
れる信号を“192",m₀及びm₁に入力される信号を“2"と
すれば、演算器３により実行される演算は（192−ｘ）×４という関数、即ち第４図の直線Ｂを発生することにな
る。

この演算器３の演算結果14はf₀〜f₇として出力され、デ
ータセレクタ４の入力h₀〜h₇へ入力される。

また演算器２の出力15,16であるd₀,d₁はデータセレクタ
４の入力m₀,n₀に、演算器３の出力17,18であるd₀,d₁は
データセレクタ４の入力m₁,n₁にそれぞれ入力されてい
るが、これらの値と第４図に示すｘの値の領域との間に
は第５図の表に示すような関係がある。

データセレクタ４のm₀,m₁,n₀,n₁にはそれぞれ比較結果1
5,比較結果16,比較結果17,比較結果18（２対のd₀とd₁）
が、g₀〜g₇及びh₀〜h₇にはそれぞれ演算結果13（直線
Ａ），演算結果14（直線Ｂ）が入力されている。このた
め、その出力y₀〜y₇をｙとすれば、ｙとしては第５図の
表に示すような値が出力されることになる。つまり、第
２図の演算器は第４図に示すような台形のメンバシップ
関数を発生する。

なお、上記実施例では演算器２及び３において減算結果
を定数倍する部分をシフタで構成する例を示している
が、第６図の回路図に示すように構成することも可能で
ある。

第６図においてs₀〜s₇には第２図に示したs₀〜s₇（負論
理）が入力される。第２図ではその後単なるシフタによ
って定数倍しているが、第６図の回路は加算器とシフタ
とによって定数倍している。

第６図において51は加算器であり、52はシフタである
（第２図同様に１ビット分を示す）。

加算器51はs₀〜s₇（以下ｓと記す）とそれを１ビット右
にシフトした値とを加算している。この際、１ビット右
にシフトした値はm₀との論理積をとっているので、m₀が
“1"であれば加算器51はｓを1.5倍した値を出力する
が、m₀が“0"であればｓをそのまま出力する。この出力
をシフタ52で1,2,4または８倍する。この結果、m₀,m₂の
内容に応じて出力ｆとしてｓを1,2,4,8あるいは1.5,3,
6,12倍した値を得ることができる。

なお、第６図において32及び33は第２図と同様にデコー
ダ及びオーバフロー検出回路であり、それぞれの機能も
第２図の場合と同様である。

また、上記実施例では制御部５から出力されてデータセ
レクタ４の入力c₁,c₀となっている制御信号19及び20は
共に“0"である場合について説明したが、これらのいず
れかを“1"にすることにより、演算器３の比較結果18あ
るいは演算器２の比較結果16を強制的に“1"にする構成
を採るようにしてもよい。この場合は、第７図（ａ）あ
るいは同（ｂ）に示すような形の関数を得ることができ
る。

［発明の効果］以上のように、本発明ではファジイ演算装置のメンバシ
ップ関数発生部を２個の演算手段と、これらの演算手段
の演算結果を所定値と比較する比較手段及びその比較結
果に従って演算結果または所定値の内のいずれかを選択
する選択手段を含むデータセレクタとにより構成するこ
とが可能になるので、関数値を記憶するための大容量の
メモリは不必要であり、またソフトウェア的な処理も不
必要になり、小容量のハードウェアで高速のメンバシッ
プ関数発生部を有するファジイ演算装置を得ることがで
きる。

【図面の簡単な説明】

第１図は本発明のファジイ演算装置のメンバシップ関数
発生部の一構成例を示すブロック図、第２図はその演算
器の一構成例を示すブロック図、第３図は同じくそのデ
ータセレクタの一構成例を示すブロック図、第４図及び
第７図はメンバシップ関数の説明図、第５図は入力デー
タに対する内部信号と出力信号との関係を示した表、第
６図は定数倍回路の別の構成例を示す回路図、第８図は
メンバシップ関数をメモリ上に格納した場合のメモリ領
域の内容を示す模式図、第９図は従来のマイクロプロセ
ッサでメンバシップ関数を発生する場合のプログラムの
一例を示す模式図である。１……入力端子、2,3……演算器、４……データセレク
タ、５……制御部、６……出力端子、10……入力デー
タ、11,12,19,201……制御信号、13,14……演算結果、1
5,16,17,18……比較結果、21……出力値、30……減算
器、31,51……シフタ、33……オーバフロー検出器、40
……セレクタ、50……加算器なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】入力データをメンバシップ関数に従ってフ
ァジイ演算可能な情報に変換すべくなしたファジイ演算
装置において、メンバシップ関数を規定する制御情報を発生する制御手
段と、前記制御情報に従って入力データを対象とする第1,第２
の演算をそれぞれ行なう第1,第２の演算手段と、前記第１の演算手段の演算結果と前記制御情報に基づく
第1,第２の所定値とをそれぞれ比較する第1,第２の比較
手段と、前記第２の演算手段の演算結果と前記第1,第２の所定値
とをそれぞれ比較する第3,第４の比較手段と、前記第１乃至第４の比較手段の比較結果に応じて、前記
第１もしくは第２の演算手段の出力または前記制御情報
に基づく第３もしくは第４の所定値の内のいずれかの値
を選択してメンバシップ関数値として出力する選択手段
とを備えたことを特徴とするファジイ演算装置。