JPH06348744A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH06348744A JPH06348744A JP5163084A JP16308493A JPH06348744A JP H06348744 A JPH06348744 A JP H06348744A JP 5163084 A JP5163084 A JP 5163084A JP 16308493 A JP16308493 A JP 16308493A JP H06348744 A JPH06348744 A JP H06348744A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N7/00—Computing arrangements based on specific mathematical models
- G06N7/02—Computing arrangements based on specific mathematical models using fuzzy logic
- G06N7/04—Physical realisation
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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Abstract
(57)【要約】
〔目的〕 処理対象の入力データのビット幅の低減によ
り回路規模と製造費用の低減を図ったデータ処理装置を
提供する。 〔構成〕 ビット幅がｎ（ｎは２以上の自然数）でレー
トがｆの入力データをビット幅がｍ（ｍはｎ未満の自然
数）でレートが２n-m ・ｆの入力データに変換する入力
データ変換部(10)と、この変換された入力データを処理
してビット幅がｍでレートが２n-m ・ｆの処理データを
出力するファジイ演算回路(20)などのデータ処理部と、
このデータ処理部から出力される処理データをｎなどの
所定ビット幅でｆなどの所定レートの出力データに変換
して出力する出力データ変換部(30)とを備えている。
り回路規模と製造費用の低減を図ったデータ処理装置を
提供する。 〔構成〕 ビット幅がｎ（ｎは２以上の自然数）でレー
トがｆの入力データをビット幅がｍ（ｍはｎ未満の自然
数）でレートが２n-m ・ｆの入力データに変換する入力
データ変換部(10)と、この変換された入力データを処理
してビット幅がｍでレートが２n-m ・ｆの処理データを
出力するファジイ演算回路(20)などのデータ処理部と、
このデータ処理部から出力される処理データをｎなどの
所定ビット幅でｆなどの所定レートの出力データに変換
して出力する出力データ変換部(30)とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、各種の家電製品や車両
の制御などに利用されるファジイ演算回路などのデータ
処理装置に関するものであり、特に、処理データのビッ
ト幅とレートとを連携して変更することにより、回路規
模と製造費用の低減を図ったデータ処理装置に関するも
のである。
の制御などに利用されるファジイ演算回路などのデータ
処理装置に関するものであり、特に、処理データのビッ
ト幅とレートとを連携して変更することにより、回路規
模と製造費用の低減を図ったデータ処理装置に関するも
のである。
【０００２】
【従来の技術】ファジイ演算回路を主体とするファジイ
制御システムが、各種の家電製品や車両の制御など既存
の広汎な制御に応用されつつある。このファジイ演算回
路に供給される入力データは、一般に、各種のセンサで
検出された温度、圧力、速度など各種の被制御量を示す
アナログ値が所定のサンプリングレートのもとに所定ビ
ット幅のディジタルデータに変換されたものである。ま
た、この入力データにファジイ演算を施して作成される
出力データは、スイッチの接／断や弁の開／閉や開度な
どに関する制御量であり、一般に、入力データと同一の
サンプリングレートとビット幅を有する。このディジタ
ル出力データは、必要に応じてアナログデータに変換さ
れて被制御システムに供給される。従来、上述したよう
なファジイ演算に基づく制御は、空調機などを対象とす
る比較的低速なものを主体としており、プロセッサに所
定の制御プログラムを実行させることによって実現して
いる。
制御システムが、各種の家電製品や車両の制御など既存
の広汎な制御に応用されつつある。このファジイ演算回
路に供給される入力データは、一般に、各種のセンサで
検出された温度、圧力、速度など各種の被制御量を示す
アナログ値が所定のサンプリングレートのもとに所定ビ
ット幅のディジタルデータに変換されたものである。ま
た、この入力データにファジイ演算を施して作成される
出力データは、スイッチの接／断や弁の開／閉や開度な
どに関する制御量であり、一般に、入力データと同一の
サンプリングレートとビット幅を有する。このディジタ
ル出力データは、必要に応じてアナログデータに変換さ
れて被制御システムに供給される。従来、上述したよう
なファジイ演算に基づく制御は、空調機などを対象とす
る比較的低速なものを主体としており、プロセッサに所
定の制御プログラムを実行させることによって実現して
いる。
【０００３】
【発明が解決しようとする課題】上述のように、従来、
比較的低速の制御に利用してきたファジイ演算回路を自
動車の走行制御や、サスペンション制御など比較的複雑
でかつ高速性が要求される技術分野に適用しようとすれ
ば、大幅な処理時間の短縮が必要になる。この演算時間
を短縮するには、従来のプロセッサによるソフトウェア
処理機能を専用のハードウエア回路に置き換えてゆくこ
とが必要になる。しかしながら、このハードウエア化に
は、回路規模と製造費用の増大という問題が伴う。これ
は、ファジイ演算回路に限らず、他のデータ処理装置、
例えば画像処理装置などにも共通する問題である。従っ
て、本発明の主要な目的は、回路規模と製造費用の増大
を有効に回避しながらハードウエア化による高速化を図
ったファジイ演算回路などのデータ処理装置を提供する
ことにある。
比較的低速の制御に利用してきたファジイ演算回路を自
動車の走行制御や、サスペンション制御など比較的複雑
でかつ高速性が要求される技術分野に適用しようとすれ
ば、大幅な処理時間の短縮が必要になる。この演算時間
を短縮するには、従来のプロセッサによるソフトウェア
処理機能を専用のハードウエア回路に置き換えてゆくこ
とが必要になる。しかしながら、このハードウエア化に
は、回路規模と製造費用の増大という問題が伴う。これ
は、ファジイ演算回路に限らず、他のデータ処理装置、
例えば画像処理装置などにも共通する問題である。従っ
て、本発明の主要な目的は、回路規模と製造費用の増大
を有効に回避しながらハードウエア化による高速化を図
ったファジイ演算回路などのデータ処理装置を提供する
ことにある。
【０００４】
【課題を解決するための手段】本発明のデータ処理装置
は、ビット幅がｎ（ｎは２以上の自然数）でレートがｆ
の入力データを処理して所定ビット幅で所定レートの出
力データを出力するデータ処理装置であることを前提と
している。このデータ処理装置は、入力データをビット
幅がｍ（ｍはｎ未満の自然数）でレートが２n-m ・ｆの
入力データに変換する入力データ変換部と、この変換さ
れた入力データを処理してビット幅がｍでレートが２
n-m ・ｆの処理データを出力するデータ処理部と、この
データ処理部から出力される処理データを上記所定ビッ
ト幅で所定レートの出力データに変換して出力する出力
データ変換部とを備えている。
は、ビット幅がｎ（ｎは２以上の自然数）でレートがｆ
の入力データを処理して所定ビット幅で所定レートの出
力データを出力するデータ処理装置であることを前提と
している。このデータ処理装置は、入力データをビット
幅がｍ（ｍはｎ未満の自然数）でレートが２n-m ・ｆの
入力データに変換する入力データ変換部と、この変換さ
れた入力データを処理してビット幅がｍでレートが２
n-m ・ｆの処理データを出力するデータ処理部と、この
データ処理部から出力される処理データを上記所定ビッ
ト幅で所定レートの出力データに変換して出力する出力
データ変換部とを備えている。
【０００５】
【作用】まず、入力データ変換部において入力データの
ビット幅が一旦縮小され、この縮小されたビット幅のデ
ータについてファジイ演算などのデータ処理が行われ
る。処理対象の入力データのビット幅の縮小により、回
路全体に大きな比重を占めるデータ処理部の回路規模と
製造費用とが低減される。しかしながら、このビット幅
の縮小に伴って処理精度が低下するので、これを補うた
めに、ビット幅の縮小と同時にデータレートの増大が行
われる。このデータレートの増大は、ファジイ演算回路
などのデータ処理部がハードウエア回路で実現されてい
れば、その回路規模や製造費用にはそれほどの影響を及
ぼさない。ファジイ演算などの処理結果に対するビット
幅とレートの復元が後段の出力データ変換部において行
われ、ビット幅の縮小を行わない場合と同様の高精度の
処理データが出力される。
ビット幅が一旦縮小され、この縮小されたビット幅のデ
ータについてファジイ演算などのデータ処理が行われ
る。処理対象の入力データのビット幅の縮小により、回
路全体に大きな比重を占めるデータ処理部の回路規模と
製造費用とが低減される。しかしながら、このビット幅
の縮小に伴って処理精度が低下するので、これを補うた
めに、ビット幅の縮小と同時にデータレートの増大が行
われる。このデータレートの増大は、ファジイ演算回路
などのデータ処理部がハードウエア回路で実現されてい
れば、その回路規模や製造費用にはそれほどの影響を及
ぼさない。ファジイ演算などの処理結果に対するビット
幅とレートの復元が後段の出力データ変換部において行
われ、ビット幅の縮小を行わない場合と同様の高精度の
処理データが出力される。
【０００６】
【実施例】図１は、本発明の一実施例に係わるファジイ
演算装置の構成を示すブロック図である。本実施例のフ
ァジイ演算装置は、入力データ変換部１０と、ファジイ
演算部２０と、出力データ変換部３０とから構成されて
いる。入力変換部１０はモジュレータの機能を有し、出
力データ変換部３０はデシメーターの機能を有する。入
力端子ＩＮには、図示しない被制御系内のセンサからＡ
／Ｄ変換器を介して１０ビット幅のディジタル入力デー
タがｆのレートで供給される。通常、被制御システム内
に複数のセンサが設置され、各センサの出力に対応して
複数の入力データ変換部が設置されるが、ここでは、説
明の便宜上、センサを一つだけとし、このデータレート
が前段のＤ／Ａ変換時のサンプリングレートに等しいも
のとする。
演算装置の構成を示すブロック図である。本実施例のフ
ァジイ演算装置は、入力データ変換部１０と、ファジイ
演算部２０と、出力データ変換部３０とから構成されて
いる。入力変換部１０はモジュレータの機能を有し、出
力データ変換部３０はデシメーターの機能を有する。入
力端子ＩＮには、図示しない被制御系内のセンサからＡ
／Ｄ変換器を介して１０ビット幅のディジタル入力デー
タがｆのレートで供給される。通常、被制御システム内
に複数のセンサが設置され、各センサの出力に対応して
複数の入力データ変換部が設置されるが、ここでは、説
明の便宜上、センサを一つだけとし、このデータレート
が前段のＤ／Ａ変換時のサンプリングレートに等しいも
のとする。
【０００７】このビット幅が１０でレートがｆの入力デ
ータは、入力データ変換部１０において、ビット幅が８
でレートが４ｆの変換入力データに変換され、ファジイ
演算部２０に供給される。ファジイ演算部２０は、この
変換入力データに対し所定のファジイ演算が行い、その
演算結果をビット幅が８でレートが４ｆの処理データと
して出力データ変換部３０に供給する。出力データ変換
部３０は、ビット幅が８でレートが４ｆの処理データを
ビット幅が１０でレートがｆの出力データに変換する。
この出力データは、出力端子ＯＵＴから図示しないＤ／
Ａ変換器などを経て被制御系のスイッチや弁などのアク
チュエータに供給される。
ータは、入力データ変換部１０において、ビット幅が８
でレートが４ｆの変換入力データに変換され、ファジイ
演算部２０に供給される。ファジイ演算部２０は、この
変換入力データに対し所定のファジイ演算が行い、その
演算結果をビット幅が８でレートが４ｆの処理データと
して出力データ変換部３０に供給する。出力データ変換
部３０は、ビット幅が８でレートが４ｆの処理データを
ビット幅が１０でレートがｆの出力データに変換する。
この出力データは、出力端子ＯＵＴから図示しないＤ／
Ａ変換器などを経て被制御系のスイッチや弁などのアク
チュエータに供給される。
【０００８】図２は、図１の入力データ変換部１０の構
成を示すブロック図である。この入力データ変換部１０
は、データレジスタ１１，１２，１３，１４と、加算器
１５と、セレクタ１６と、制御部１７とから構成されて
いる。入力端子ＩＮにレートｆで出現する１０ビット幅
の入力データは、レートｆのクロック信号に同期してレ
ジスタ１１に保持される。レジスタ１１に保持された１
０ビット幅の入力データのうち上位８ビットの値Ａは、
レートｆのクロック信号に同期してレジスタ１２に転送
されると共に、加算器１５において１が加算されること
により加算値Ｂ＝Ａ＋１となりレートｆのクロック信号
に同期してレジスタ１３に転送される。
成を示すブロック図である。この入力データ変換部１０
は、データレジスタ１１，１２，１３，１４と、加算器
１５と、セレクタ１６と、制御部１７とから構成されて
いる。入力端子ＩＮにレートｆで出現する１０ビット幅
の入力データは、レートｆのクロック信号に同期してレ
ジスタ１１に保持される。レジスタ１１に保持された１
０ビット幅の入力データのうち上位８ビットの値Ａは、
レートｆのクロック信号に同期してレジスタ１２に転送
されると共に、加算器１５において１が加算されること
により加算値Ｂ＝Ａ＋１となりレートｆのクロック信号
に同期してレジスタ１３に転送される。
【０００９】制御部１７はリップルカウンタなどで構成
されており、レジスタ１１に保持された１０ビット幅の
入力データのうちの下位２ビットで示される４通りの状
態に応じてかつレート４ｆのクロック信号に同期して、
セレクタ１６の動作を４ｆのレートで４通りにわたって
制御する。セレクタ１６から４ｆのレートで出力される
値Ａ又はＢはレート４ｆのクロック信号に同期してレジ
スタ１１に転送され、ここから後段のファジイ演算部２
０に４ｆのレートで転送され、処理される。
されており、レジスタ１１に保持された１０ビット幅の
入力データのうちの下位２ビットで示される４通りの状
態に応じてかつレート４ｆのクロック信号に同期して、
セレクタ１６の動作を４ｆのレートで４通りにわたって
制御する。セレクタ１６から４ｆのレートで出力される
値Ａ又はＢはレート４ｆのクロック信号に同期してレジ
スタ１１に転送され、ここから後段のファジイ演算部２
０に４ｆのレートで転送され、処理される。
【００１０】制御部１７とセレクタ１６とによるレジス
タ１４へのデータ転送動作の一例を図３を参照しながら
説明する。レジスタ１１に保持中の入力データの下位２
ビットが
タ１４へのデータ転送動作の一例を図３を参照しながら
説明する。レジスタ１１に保持中の入力データの下位２
ビットが
〔００〕であれば、レジスタ１２に保持中の値
Ａがレート４ｆのクロック信号に同期して４回連続して
レジスタ１４に転送される。また、上記下位２ビットが
〔０１〕であれば、レジスタ１２に保持中の値Ａが３回
連続してレジスタ１４に転送されたのち、レジスタ１３
に保持中の値Ｂが１回だけレジスタ１４に転送される。
値ＡとＢの転送は、いずれもレート４ｆのクロック信号
に同期して行われる。さらに、上記下位２ビットが〔１
０〕であれば、レジスタ１２に保持中の値Ａが２回連続
してレジスタ１４に転送されたのち、レジスタ１３に保
持中の値Ｂが２回連続してレジスタ１４に転送される。
さらに、上記下位２ビットが〔１１〕であれば、まず、
レジスタ１２に保持中の値Ａが１回だけレジスタ１４に
転送され、続いて、レジスタ１３に保持中の値Ｂが３回
連続してレジスタ１４に転送される。なお、値ＡとＢの
転送回数が上述のようなものであれば、それぞれの転送
順序は上記のものとは異なる任意のものでもよい。
Ａがレート４ｆのクロック信号に同期して４回連続して
レジスタ１４に転送される。また、上記下位２ビットが
〔０１〕であれば、レジスタ１２に保持中の値Ａが３回
連続してレジスタ１４に転送されたのち、レジスタ１３
に保持中の値Ｂが１回だけレジスタ１４に転送される。
値ＡとＢの転送は、いずれもレート４ｆのクロック信号
に同期して行われる。さらに、上記下位２ビットが〔１
０〕であれば、レジスタ１２に保持中の値Ａが２回連続
してレジスタ１４に転送されたのち、レジスタ１３に保
持中の値Ｂが２回連続してレジスタ１４に転送される。
さらに、上記下位２ビットが〔１１〕であれば、まず、
レジスタ１２に保持中の値Ａが１回だけレジスタ１４に
転送され、続いて、レジスタ１３に保持中の値Ｂが３回
連続してレジスタ１４に転送される。なお、値ＡとＢの
転送回数が上述のようなものであれば、それぞれの転送
順序は上記のものとは異なる任意のものでもよい。
【００１１】レジスタ１２又はレジスタ１３から４回に
わたってレジスタ１４に転送される値Ａ又はＢの平均値
は、入力データの下位２ビットのそれぞれに対して、以
下のようになる。
わたってレジスタ１４に転送される値Ａ又はＢの平均値
は、入力データの下位２ビットのそれぞれに対して、以
下のようになる。
〔００〕； ( A＋A ＋A ＋A ）/4 = 4A/4 = A 〔０１〕； ( A＋A ＋A ＋B ）/4 = ( 4A＋1)/4 = A＋
0.25 〔１０〕； ( A＋A ＋B ＋B ）/4 = ( 4A＋2)/4 = A＋
0.50 〔１１〕； ( A＋B ＋B ＋B ）/4 = ( 4A＋3)/4 = A＋
0.75
0.25 〔１０〕； ( A＋A ＋B ＋B ）/4 = ( 4A＋2)/4 = A＋
0.50 〔１１〕； ( A＋B ＋B ＋B ）/4 = ( 4A＋3)/4 = A＋
0.75
【００１２】このように、入力データからの下位２ビッ
トの分離と、４倍のレート変換処理と、以後の平均化処
理とを組合せることにより、Ａ以上Ａ＋１未満の４種類
の平均値が表現可能となる。この平均化処理は、４倍の
レートを元のレートに戻しながら０を含めた４種類の端
数を表現するためにビット幅を２ビット分拡張するこ
と、すなわちビット幅とレートの逆変換に他ならない。
本発明では、この平均化処理を入力データに対して行う
代わりに、この入力データに基づきファジイ演算を実行
して得られる演算結果、すなわち処理データに対して行
う。
トの分離と、４倍のレート変換処理と、以後の平均化処
理とを組合せることにより、Ａ以上Ａ＋１未満の４種類
の平均値が表現可能となる。この平均化処理は、４倍の
レートを元のレートに戻しながら０を含めた４種類の端
数を表現するためにビット幅を２ビット分拡張するこ
と、すなわちビット幅とレートの逆変換に他ならない。
本発明では、この平均化処理を入力データに対して行う
代わりに、この入力データに基づきファジイ演算を実行
して得られる演算結果、すなわち処理データに対して行
う。
【００１３】すなわち、図１のファジイ演算部２０は、
前段の入力データ変換部１０から転送されてきた変換入
力データについて所定の算法に従ってファジイ演算を実
行する。このファジイ演算の核心をなす多重ファジイ演
算では、まず、ファジイ規則（ルール）の前件部に含ま
れる入力側の複数のファジイ概念のそれぞれについて、
実際の入力データによって示される事実との適合度（グ
レード）が演算される。演算された各入力ラベルのグレ
ードについてルールに対応したmin-max 演算を行うこと
により、各ルールの後件部に含まれる出力ラベルのメン
バーシップ関数を頭切りするための出力ラベルのグレー
ドが演算される。最後に、対応のグレードによって頭切
りされた各出力ラベルのメンバーシップ関数の重心から
確定的な処理データを得るという非ファジイ化が行われ
る。
前段の入力データ変換部１０から転送されてきた変換入
力データについて所定の算法に従ってファジイ演算を実
行する。このファジイ演算の核心をなす多重ファジイ演
算では、まず、ファジイ規則（ルール）の前件部に含ま
れる入力側の複数のファジイ概念のそれぞれについて、
実際の入力データによって示される事実との適合度（グ
レード）が演算される。演算された各入力ラベルのグレ
ードについてルールに対応したmin-max 演算を行うこと
により、各ルールの後件部に含まれる出力ラベルのメン
バーシップ関数を頭切りするための出力ラベルのグレー
ドが演算される。最後に、対応のグレードによって頭切
りされた各出力ラベルのメンバーシップ関数の重心から
確定的な処理データを得るという非ファジイ化が行われ
る。
【００１４】このファジイ演算部２０は、適宜なもので
よいが、処理の高速化を実現する上でハードウエア化さ
れた演算回路が好適であり、特に、本出願人の先願に係
わる一連の特許願（特願平 4ー283934号、同4 ー283935
号、同 4ー293698号、同 4ー332401号、同 4ー332402
号、特願平 5ー97154 号など）に開示された高速のファ
ジイ演算回路を適用すれば更に好適である。
よいが、処理の高速化を実現する上でハードウエア化さ
れた演算回路が好適であり、特に、本出願人の先願に係
わる一連の特許願（特願平 4ー283934号、同4 ー283935
号、同 4ー293698号、同 4ー332401号、同 4ー332402
号、特願平 5ー97154 号など）に開示された高速のファ
ジイ演算回路を適用すれば更に好適である。
【００１５】図４は、図１の出力データ変換部３０の構
成の一例を示すブロック図である。この出力データ変換
部３０は、積算器（アキュムレータ）３１とレジスタ３
２と係数器３３とから構成されている。８ビット幅の処
理データが４ｆのレートで前段のファジイ演算部２０か
ら積算器３１に供給され、レート４ｆのクロック信号に
同期して積算されることにより、１０ビット幅の積算値
となる。この１０ビット幅の積算値は、レートｆのクロ
ック信号に同期してレジスタ３２に保持され、続いて、
積算器３１がクリアされる。レジスタ３２に保持された
１０ビット幅の積算値は、係数値0.25の係数器３３で１
／４倍され、ビット幅が１０でレートがｆの出力データ
となって図１の出力端子から出力される。
成の一例を示すブロック図である。この出力データ変換
部３０は、積算器（アキュムレータ）３１とレジスタ３
２と係数器３３とから構成されている。８ビット幅の処
理データが４ｆのレートで前段のファジイ演算部２０か
ら積算器３１に供給され、レート４ｆのクロック信号に
同期して積算されることにより、１０ビット幅の積算値
となる。この１０ビット幅の積算値は、レートｆのクロ
ック信号に同期してレジスタ３２に保持され、続いて、
積算器３１がクリアされる。レジスタ３２に保持された
１０ビット幅の積算値は、係数値0.25の係数器３３で１
／４倍され、ビット幅が１０でレートがｆの出力データ
となって図１の出力端子から出力される。
【００１６】出力データ変換部３０は、原理的には、デ
ィジタル低域通過濾波器（ＬＰＦ）に相当する。従っ
て、この出力データ変換部３０の他の構成例としては、
図５に示すように、加算器４１，４２と、レート４ｆに
対応する１周期（１／４ｆ）分の遅延器４３，４４と，
係数器４５〜４８と、レジスタ４９とから構成されるＢ
ＩＱＵＡＤ型のＩＩＲフィルタなどであってもよい。
ィジタル低域通過濾波器（ＬＰＦ）に相当する。従っ
て、この出力データ変換部３０の他の構成例としては、
図５に示すように、加算器４１，４２と、レート４ｆに
対応する１周期（１／４ｆ）分の遅延器４３，４４と，
係数器４５〜４８と、レジスタ４９とから構成されるＢ
ＩＱＵＡＤ型のＩＩＲフィルタなどであってもよい。
【００１７】以上、ビット幅が１０の入力データをビッ
ト幅が８でレートが４倍の入力データに変換する構成を
例示した。しかしながら、一般的には、ビット幅がｎ
（ｎは２以上の自然数）の入力データをビット幅がｍ
（ｍはｎ未満の自然数）でレートが２n-m 倍のデータに
変換することができる。
ト幅が８でレートが４倍の入力データに変換する構成を
例示した。しかしながら、一般的には、ビット幅がｎ
（ｎは２以上の自然数）の入力データをビット幅がｍ
（ｍはｎ未満の自然数）でレートが２n-m 倍のデータに
変換することができる。
【００１８】また、出力データのビット幅とレートがい
ずれも入力データのビット幅とレートに等しい場合を例
にとって本発明を説明した。しかしながら、入出力系の
応答性や感度の差異などを考慮して、出力データのビッ
ト幅やレートが入力データのビット幅やレートとは異な
る値に設定されることも可能である。
ずれも入力データのビット幅とレートに等しい場合を例
にとって本発明を説明した。しかしながら、入出力系の
応答性や感度の差異などを考慮して、出力データのビッ
ト幅やレートが入力データのビット幅やレートとは異な
る値に設定されることも可能である。
【００１９】さらに、ファジイ演算装置の場合を例にと
って本発明のデータ処理装置を説明したが、画像処理装
置など他の適宜なデータ処理装置に本発明を適用でき
る。
って本発明のデータ処理装置を説明したが、画像処理装
置など他の適宜なデータ処理装置に本発明を適用でき
る。
【００２０】
【発明の効果】以上詳細に説明したように、本発明のデ
ータ処理装置によれば、処理対象の入力データのビット
幅の縮小により、回路全体に大きな割合を占めるデータ
処理部の回路規模と製造費用とが低減される。このビッ
ト幅の縮小に伴う制御精度の低下はデータレートの増大
によって有効に補われる。このデータレートの増大は、
データ処理部がハードウエア回路で実現されていれば、
その回路規模や製造費用にはそれほどの影響を及ぼさな
い。この結果、小規模で安価なデータ処理部を用いてビ
ット幅の縮小を行わない場合と同様の高精度の演算を行
うことが可能になる。
ータ処理装置によれば、処理対象の入力データのビット
幅の縮小により、回路全体に大きな割合を占めるデータ
処理部の回路規模と製造費用とが低減される。このビッ
ト幅の縮小に伴う制御精度の低下はデータレートの増大
によって有効に補われる。このデータレートの増大は、
データ処理部がハードウエア回路で実現されていれば、
その回路規模や製造費用にはそれほどの影響を及ぼさな
い。この結果、小規模で安価なデータ処理部を用いてビ
ット幅の縮小を行わない場合と同様の高精度の演算を行
うことが可能になる。
【図１】本発明の一実施例のファジイ演算装置の構成を
示すブロック図である。
示すブロック図である。
【図２】図１の入力データ変換部１０の構成の一例を示
すブロック図である。
すブロック図である。
【図３】図２の入力データ変換ブロック１０の動作を説
明するための概念図である。
明するための概念図である。
【図４】図１の出力データ変換部３０の構成の一例を示
すブロック図である。
すブロック図である。
【図５】図１の出力データ変換部３０の構成の他の一例
をブロック図である。
をブロック図である。
10 入力データ変換部 20 ファジイ演算部 30 出力データ変換部 11,12,13,14 レジスタ 15 1 加算器 16 セレクタ 31 積算器 32 レジスタ 33 係数器
Claims (3)
- 【請求項１】 ビット幅がｎ（ｎは２以上の自然数）で
レートがｆの入力データを処理して所定ビット幅で所定
レートの出力データを出力するデータ処理装置におい
て、 前記入力データをビット幅がｍ（ｍはｎ未満の自然数）
でレートが２n-m ・ｆの入力データに変換する入力デー
タ変換部と、 この変換された入力データを処理してビット幅がｍでレ
ートが２n-m ・ｆの処理データを出力するデータ処理部
と、 このデータ出力部から出力される処理データを前記所定
ビット幅で所定レートの出力データに変換して出力する
出力データ変換部とを備えたことを特徴とするデータ処
理装置。 - 【請求項２】 請求項１において、 前記出力データの所定ビット幅はｎであり、前記出力デ
ータの前記所定レートはｆであることを特徴とするデー
タ処理装置。 - 【請求項３】 請求項１又は２において、 前記データ処理部は、ファジイ演算回路から成ることを
特徴とするデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5163084A JPH06348744A (ja) | 1993-06-07 | 1993-06-07 | データ処理装置 |
| US08/254,219 US5638490A (en) | 1993-06-07 | 1994-06-06 | Fuzzy logic data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5163084A JPH06348744A (ja) | 1993-06-07 | 1993-06-07 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06348744A true JPH06348744A (ja) | 1994-12-22 |
Family
ID=15766883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5163084A Pending JPH06348744A (ja) | 1993-06-07 | 1993-06-07 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5638490A (ja) |
| JP (1) | JPH06348744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5720005A (en) * | 1995-01-31 | 1998-02-17 | Motorola, Inc. | Circuit and method for processing lower limit value fuzzy inputs during a fuzzy logic operation |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6272476B1 (en) * | 1999-04-14 | 2001-08-07 | Winbond Electronics Corp | Programmable and expandable fuzzy processor for pattern recognition |
| US7681235B2 (en) * | 2003-05-19 | 2010-03-16 | Radware Ltd. | Dynamic network protection |
| US8203941B2 (en) * | 2004-05-28 | 2012-06-19 | Hewlett-Packard Development Company, L.P. | Virus/worm throttle threshold settings |
| US7607170B2 (en) * | 2004-12-22 | 2009-10-20 | Radware Ltd. | Stateful attack protection |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786893B2 (ja) * | 1986-11-13 | 1995-09-20 | オムロン株式会社 | ファジィ情報処理装置 |
| US5243687A (en) * | 1988-09-20 | 1993-09-07 | Omron Tateisi Electronics Co. | Fuzzy computer system having a fuzzy inference processing circuit for controlling and adapting output signal to the set membership signal |
| US5363472A (en) * | 1988-09-30 | 1994-11-08 | Omron Tateisi Electronics Co. | Reasoning computer system |
| US5184131A (en) * | 1989-07-06 | 1993-02-02 | Nissan Motor Co., Ltd. | A-d converter suitable for fuzzy controller |
| US5276767A (en) * | 1989-12-01 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Fuzzy computer |
-
1993
- 1993-06-07 JP JP5163084A patent/JPH06348744A/ja active Pending
-
1994
- 1994-06-06 US US08/254,219 patent/US5638490A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5720005A (en) * | 1995-01-31 | 1998-02-17 | Motorola, Inc. | Circuit and method for processing lower limit value fuzzy inputs during a fuzzy logic operation |
Also Published As
| Publication number | Publication date |
|---|---|
| US5638490A (en) | 1997-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040803 |