JPH02155046A - プログラミング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 技術分野 この発明は、ファジィ情報、２値情報、多値情報等を処
理する真理値フロー処理装置のためのプログラミング装
置に関する。

この明細書を通して、真理値とは、２値および多値論理
における真理値、ならびにファジィ理論におけるメンバ
ーシップ関数のグレードを含む概念である。

従来技術 ファジィ争コンピュータ、ファジィ・コントローラ、フ
ァジィ推論装置、ファジィ演算装置。

ファジィ処理装置等々１種々の名称を用いて呼ばれるモ
ーダス・ボネンスの推論形式にしたがってファジィ推論
を行なう装置が開発され８脚光をあびている。このファ
ジィ推論装置には大別してアナログ・タイプとディジタ
ル・タイプがある。アナログ・タイプは推論速度が速い
がディジタル・コンピュータとのインターフェイスの点
でやや難点がある。これに対してディジタル・タイプの
ものは推論速度の点ではアナログ会タイプのものよりも
やや劣るが、ディジタル・コンピュータとの接続が容品
である。

いずれのタイプのものにおいても、使用されるメンバー
シップ関数、ルール等の設定が容易に可能であり、また
実行されている推論の過程、結果等を一目して分るよう
に表示可能な装置を付属させることが好ましい。

発明の概要 発明の目的 この発明は処理装置のための各種設定２表示を行なうこ
とのできるプログラミング装置を提供するものである。

発明の構成１作用および効果 この発明によるプログラミング装置は真理値表示装置を
備え、この真理値表示装置は、モーダス・ボネンス形式
の推論におけるインプリケーションの後件部で用いられ
る複数の関数の種類数に等しい数の複数の長さ表示部と
、与えられた真理値を対応する長さ表示部に長さによっ
て表示するよう制御する表示回路とからなる。

この真理値表示装置によってインプリケーションごとの
推論状況を見ることができ、各インプリケーション・ル
ールの適合具合の把握、適否判断を行なうことが可能と
なる。

この発明によるプログラミング装置はまた重み係数表示
装置を備え、この重み係数表示装置は。

インプリケーションの後件部で用いられる複数種類の関
数について、それらをシングルトンで表わすための重み
係数を各関数ごとに表示する表示部と、与えられた重み
係数を１−記表示部１．における位置によって表示する
ように制御する表示回路とを備えている。

この表示装置によって設定されているまたは設定しよう
としている重み係数が一目して分るようになる。

この発明によるプログラミング装置はさらに。

後件部で用いられる関数の種類を表わすコードと、それ
について設定すべき重み係数とを入力するための手段、
および入力されたコードと重み係数とを上記重み係数表
示装置に表示させるとともに記憶手段に記憶させる制御
手段を備えている。

これによって２重み係数表示装置をみながら所望の重み
係数の設定が可能となる。

この発明によるプログラミング装置はさらにルール設定
装置を備え、このルール設定装置はルール番号と、その
ルールに適用されるメンバーシップ関数の種類を表わす
コードとを入力する手段、入力されたルール番号と関数
コードとを表示する手段、および入力されたルール番号
と関数コードとを記憶する手段を備えている。

これにより、所望のルールをその表示により確認しなが
ら簡単に設定できるようになる。

実施例の説明 以下この発明をファジィ推論を実行する処理システムに
適用した実施例について詳述する。

（１）システム全体の構成 モーダス・ボネンスにしたがうファジィ推論は一般に次
のようにＩ　ｒ、　ｔｂｅｎルールの形式で表現される
。

（インプリケーション） Ｉ　ｒ　Ｘ　ｍ−Ａ　ｔ　ａｎｄ　Ｙ−Ｂ　ｔ　ａｎｄ
　Ｚ−Ｃｌ。

ｔｈｅｎＵ＝Ｄ。

１　ｒ　Ｘ−Ａ２ａｎｄ　Ｙ−Ｂ２ａｎｄ　Ｚ−Ｃ２゜
ｔｈｅｎＵ−Ｄ２ Ｉ　ｆ’　Ｘ−Ａ　　ａｎｄ　Ｙ−Ｂ　　ａｎｄ　Ｚ−
Ｃ。

ｒ　　　　　　　　　　　　「「 ｊｈｅｎＵ−Ｄ。

（ブレミス） Ｘ＝Ａ’　　ＢｎｄＹ−Ｂ’　　ａｎｄＺ−Ｃ”１ｆ）
（結論） Ｕ−Ｄ’　　・・・（２） ここでＡ　、Ｂ　、Ｃ、ＤＩ　（ｉ−１〜ｒ）。

Ａ’　、Ｂ’　、Ｃ’　、Ｄ’　はファジィ集合である
。

これらのファジィ集合は以下の説明ではメンバーシップ
関数で表現される。

上記においてはインプリケーションの前件部に３つのフ
ァジィ命題が含まれているがその数は任意である。また
インプリケージシンの数も任意である。

ファジィ推論の多くの応用においては、複数の異なるイ
ンプリケージシンの前件部に対して後件部が同一となる
ことがある。後件部が同じとなる前件部をもつ複数のイ
ンプリケーションを１つにまとめ、かつそれらの前件部
をｏｒで連結すると１次のような新しいインプリケーシ
ョンが得られる。

１　ｒ　　（Ｘ−Ａ　　、Ｙ−Ｂ　　　Ｚ　崗Ｃｔ　ｔ
）　　ｏｒｉｔ　　　　　ｔｔ’ （Ｘ−Ａ　　　Ｙ−Ｂ　　　Ｚ＝Ｃｉ２）　　ｏｒ１２
’　　　　　［２’ （Ｘ−Ａ　、Ｙ−Ｂ　、Ｚ−Ｃｌ３）ｏ「（Ｘ−Ａ　　
、Ｙ−Ｂ　　　Ｚ−Ｃｌ４）１４　　　　３４’ ｔｈｅｎ　　Ｕ−Ｄ　　　−（３） ここで前件部のファジィ命題を結合するａｎｄの表記は
省略されている。また上記では４個の前件部が０「で連
結されているが、連結される前件部の数は任意であるの
はいうまでもない。

上記のようなインプリケーションがｎ個（ｉ　−１〜ｎ
、以下に示す回路構成ではｎは７）設定される。

ブレミスおよび結論は第（１）式、第（２）式の表現が
そのまま採用される。

第（３）式で代表される複数の新しいインプリケーショ
ン、第（１）式のブレミスおよび第（２）式の結論を用
いて表現される新しい形式のモーダス・ボネンスの推論
は真理値の伝達の観点から実行される。これを真理値フ
ロー推論（Ｔｒｕｔｈ−Ｖａｌｕｅｄ−Ｐｌｏｗ　Ｉｎ
ｆｅｒｅｎｃｅ　、以下ＴＶＦ　Ｉと略す）という。

ファジィ理論における真理値Ｔは、Ａ、Ａ’をメンバー
シップ関数として９次式で定義される。

Ｔ−ＮＥＡＲ（Ａ’　、Ａ） −Ｖ　（Ａ’　ＡＡ）　　　　　　　　　　　・・・（
４）第（４）式の演算の意味が第１図に示されている。

メンバーシップ関数ＡとＡ′のＭＩＮ演算を行ない、そ
のＭＩＮ演算結果の最大値（すなわちＭＡＸ演算結果）
が真理値Ｔである。

ファジィ処理システムがファジィ拳コントローラとして
使用される場合には、その入力は一般に確定値Ｘとして
与えられる。この場合には、真理値Ｔｉ、ｔ、第２図に
示すように、変数Ｘが与えられたときのメンバーシップ
関数Ａの関数値Ａ　（ｘ）となる。

Ｍ　Ｉ　Ｎ／ＭＡＸ演算規則にしたがうと、第（１）式
のブレミスが与えられたとき、第（３）式の新しいイン
プリケーションにおけるファジィ命題に対する真理値は
次式で与えられる。

Ｔ　　、　−Ｖ　（Ａ’　　ＡＡ、ｊ）ＩＪ Ｔ　　、　−Ｖ　（Ｂ’　ＡＢ、ｊ） 旧コ Ｔ　　、　−Ｖ　（Ｃ’　ＡＣｌｊ） Ｃｌコ ｉ＝１〜ｎ ｊ−１〜　４　　　　　　　　　　　　　　　　　　　
　　　　・・・（５）第（３）式の新しいインプリケー
ションごとの真理値の流れをチャネルという。各チャネ
ルにおける最終的な真理値は次式で与えられる。

上述のようにブレミスが確定値ｘ、ｙ、ｚで与えられた
ときには第（５）式の真理値は次のようになる。

Ｔ　　　−Ａ　　　（ｘ） ｘｌｊ　　　　Ｉｊ Ｔ　　　−Ａ　　　（ｙ） ｙｌｊ　　　　Ｉｊ Ｔ　　　−Ａ　　（ｚ）　　　　　　　　　　　・・・
（７）ｌｊｌｊ また第（６）式で与えられる各チャネルの最終的な真理
値Ｔ１は次のようになる。

各チャネルごとの真理値Ｔ、（第（６）式または第（８
）式）を対応するチャネルの後件部のメンバーシップ関
数Ｄｔに適用して結論Ｄ′を得ることができる。

ＭＩＮ／ＭＡＸ演算および算術積演算を用いた場合には
結論Ｄ′はそれぞれ次式により与えられる。

Ｄ’　　−’Ｖ　　Ｔ、ＡＤ、　　　　　　　　　　・
・・（９）！−１ Ｄ’　　　−Σ　　Ｔ　　　　−Ｄ、　　　　　　　　
　　　　　　　　　　　　　・　　（１０）国１ 重心法を用いて結論Ｄ′を非ファジィ化（デフアレイフ
ァイ）することができ、その場合には次式が用いられる
。

ｄ−ｆｕ・Ｄ’　　（ｕ）ｄｕ／Ｊ’Ｄ’　　（ｕ）ｄ
ｕ・・・（１１） 各チャネルの後件部のメンバーシップ関数り。

をシングルトンｋｌで表現すると非ファジィ化された結
論ｄはきわめて簡単に表わされる。すなわち。

となる。

ｋｌは重み係数ということができる。そこで第（１２）
式にしたがって非ファジィ化された結論ｄを得る方法を
、真理値と可変重みを用いた重心法（Ｃｅｎｔｅｒ　ｏ
ｒ　ｇｒａｖｉｔｙ　ｗｉｔｈ　Ｔｒｕｔｈ−ｖａｌｕ
ｅ　ＶａｒｉａｂｌｅＷｅｌｇｈｔｓ　；　ＣＴ　Ｖ　
Ｗ）という。

この実施例では第３図に示すように三角形状の７種類の
メンバーシップ関数が用いられる。

これらのメンバーシップ関数はそれぞれ言語情報ＮＬ、
ＮＭ、ＮＳ、ＺＲ，ＰＳ、ＰＭ、ＰＬを表わす。ここで
Ｎは負（Ｎｏｇａｔｌｖｅ）　、　　Ｐは正（Ｐｏｓｉ
ｔｉｖｅ）　、　　Ｌは大きい（Ｌａｒｇｅ）、　Ｍは
中くらい（Ｍｅｄｌｕｓ）　、　　Ｓは小さい（Ｓｓａ
ｌｌ）をそれぞれ表わす。たとえばＮＬは負の大きな値
を、ＰＳは正の小さな値をそれぞれ意味する。ＺＲはほ
ぼ零を意味する。

第４図は７種類の言語情報ＮＬ−ＰＬのシングルトンを
示している。ｋ　　−に７は上述の重み係■ 数である。

以トの基本理論を念頭に置いて次にファジィ処理システ
ムの全体的構成について第５図を参照して説明する。こ
のシステムは上述のＴＶＦ　Ｉ法にしたがって構成され
、またＣＴＶＷ法を用いるものである。入力（プレミス
）は確定値ｘ、ｙ、ｚで与えられる。

ファジィ処理システムは、真理値発生回路アレイ１１（
以下ＴＧアレイ１１という：　Ｔ　Ｇ　−Ｔｒｕｔｈ−
ｖａｌｕｅ　Ｇｅｎｅｒａｔｏｒ）、　Ａ即値フロー推
論アレイ１２（以下ＴＶＦ　Ｉアレイ１２という）、Ｔ
コンバータ１３、　　これらを相互に接続する真理値バ
ス（アナログ電圧バス）　１５．１Ｂ、上述のＩｆ、ｔ
ｈｅｎルール。

メンバーシップ関数１重み係数等の設定、変更。

表示等を行なうためのプログラミング装置１４．ならび
にプログラミング装置１４とアレイ１１．　　＋２．　
　Ｔコンバーター３を接続するためのシステム・バス（
バイナリイ信号のバス）　１７から構成されている。

ＴＧアレイ１１は３種類の入力変数ｘ、ｙ、ｚに対応し
て３個の真理値発生回路（以下単にＴＧＩ。

ＴＧ２．ＴＧ３という、またこれらを総称するときには
ＴＧという）を含んでいる。ＴＧＩ内には上述したＮＬ
−ＰＬの７種類のメンバーシップ関数を出力する回路が
含まれており、与えられた入力Ｘに対して真理値Ｔ　　
　、Ｔ　　　、ＴｘＮＬ　　　ｘＮＭ　　　ｘＮｓ　’ Ｔ　　　、Ｔ　　　、Ｔ　　　、Ｔ　　　（第５図では
こｘＺＲｘＰｓ　　　ｘＰＭ　　　ｘＰＬれらを総称し
てＴ　で表わされている）を出力する。ここで、たとえ
ばＴ　　はＸが与えられたとＮＬ きのメンバーシップ関数ＮＬの真理値を表わす。

ＴＧ２およびＴＧ３も同じ構成であり、入力ｙ。

２に対して真理値Ｔ、Ｔ２　（それぞれ７種類）を出力
する。

ＴＶＦ　Ｉアレイ１２はチャネル数ｎ（この実施例では
７個）と同数の真理値フロー推論部（以下単１：ＴＶＦ
　Ｉｔ、ＴＶＦ　１２、−、ＴＶＦ　１７という、これ
らを総称するときにはＴＶＦＩという）を含んでいる。

チャネル１は後件部のメンバーシップ関数がＮＬである
インプリケーションをまとめたものであり、ＴＶＦＩＩ
の出力真理値Ｔ１はＴコンバータ１３においてメンバー
シップ関数（シングルトン）ＮＬに作用する。同じよう
にチャネル２，３，４．５．６．７は後件部のメンバー
シップ関数がそれぞれＮＭ、ＮＳ、ＺＲ。

ＰＳ、ＰＭ、ＰＬであるインプリケーションをまとめた
ものであり、ＴＶＦＩ２．３，４．５゜６７の出力真理
値Ｔ　　、Ｔ　　、Ｔ　　、Ｔ５゜ＴＢ、Ｔ７はメンバ
ーシップ関数ＮＭ、ＮＳ。

ＺＲ，ＰＳ、ＰＭ、ＰＬにそれぞれ作用する。

ＴＧＩ、ＴＧ２およびＴＧ３から出力される２１個の真
理値Ｔ、Ｔ、、Ｔ　　は真理値バス１５を経Ｘ　　　　
　　　　　　　　　　　Ｚ て各ＴＶＦ　Ｉに与えられる。ＴＶＦ　Ｉは１入力する
真理値Ｔ、Ｔ、、Ｔ　　の中からそのチャネｘ　　　　
　　　　　　　　　　ｚ ルに設定されたルールにしたがう真理値Ｔ工１ｊ。

Ｔ　　　、Ｔ　　　（この実施例ではｊ−１〜４）ｙｌ
ｊ　　　ｚｉｊ （第（ア）式参照）を選択する選択回路１８と、これら
の選択された真理値を用いて第（８）式により各チャネ
ルごとの真理値Ｔ１を算出する演算回路■９とから構成
されている。

各ＴＶＦＩで算出された真理値Ｔ＋　　（ｉ請１〜ｎ）
は真理値バス１６を通９てＴコンバータ１３に入力する
。Ｔコンバータ１３は第（１２）式にしたがって最終的
な結論ｄを算出して出力する。

各真理バス１５はそれぞれ７本（メンバーシップ関数Ｎ
Ｌ−ＰＬの種類数に等しい）のラインから構成されてい
る。各ＴＧには１つのバス１５が、各ＴＶＦ　Ｉには３
つのバスがそれぞれ接続されている。真理値バス１６も
また７本（チャネル数ｎに等しい、これはまたメンバー
シップ関数ＮＬ−ＰＬの種類数に等しい）のラインから
構成され、Ｔコンバータ１３に接続されている。各ＴＶ
Ｆ　Ｉからは１本ずつのラインがバス１６の対応ライン
に接続されれば充分である。

システム・バス１７は、よく知られているように、アド
レス・バス、データ・バスおよびコントロール・バスか
ら構成され、プログラミング装置ｔ４からの各種データ
およびコマンドが各ＴＧ。

各ＴＶＦＩ、Ｔコンバータ１３に送られる。

各ＴＧから発生した真理値がバス１５を通ってＴＶＦ　
Ｉに伝達され、これらの真理値にＴＶＦ　Ｉ内で処理が
加えられ、さらにバス１６を通ってＴコンバータ１３に
入力するというように、真理値の流れを通してファジィ
推論が遂行されていく様子が第５図からよく理解できる
であろう。真理値フロー推論といわれる所以である。

（２）真理値発生回路（ＴＧ） まずアナログ・タイプのＴＧについて説明する。

上述したようにＴＧは７種類のメンバーシップ関数ＮＬ
−ＰＬについて５入力変数に対する真理値を発生する。

第６図に示すようにＴＧは７個のメンバーシップ関数回
路ｔｇ（ＮＬｔｇ〜ＰＬｔｇ）を備え、それぞれから真
理値Ｔｘ（Ｔ　　　−Ｔ　　　）（入力がＸの場合）が
出力さｘＮＬ　　　ｘＰＬ れる。これらのメンバーシップ関数回路は全く同じ構成
であるので、メンバーシップ関数ＺＲに関する回路につ
いて第７図および第８図を参照して説明する。

メンバーシップ関数回路は４種類の線形関数の組合せに
基づいて真理値を発生する。４つの線形関数は一般に次
のように表わされる。

ｆ　１−一（Ｚ　Ｉ　Ｘ＋βｌ ｆ　２　””　（ｆ　２　Ｘ＋β２ ｆ３廟１ ｆ　４−０　　　　　　　　　　　　　　　　、．１１
３）ここでα　、α　、β　、β２は定数である。

関数【３はグレード１（たとえば電圧５Ｖに対応）、ｆ
４はグレード０を生成するものである。

三角形状のメンバーシップ関数は上記の４種類の線形関
数に対して下記の演算を施すことにより生成される。

（ｆｌＡｆ２Ａｆ３）Ｖｆ４　　　　　−（１４）した
がって、関数ｆＩの発生回路２３の電圧出力と、関数ｆ
２の発生回路２４の電圧出力と、グレード１（関数ｆ３
）を表わす電圧（５ｖ）とをＭＩＮ回路２Ｉに与え、Ｍ
ＩＮ回路２Ｉの出力電圧とグレード０（関数ｆ４）を表
わす電圧（ＯＶ）をＭＡＸ回路２２に与えることにより
、ＭＡＸ回路２２から真理値を表わす電圧が出力される
。

関数ｆ１を発生する回路２３の一例が第９図に示されて
いる。この回路は演算増幅器Ａ１を用いている。入力電
圧Ｖ、（変数Ｘに相当）が入力抵抗Ｒを介して演算増幅
器Ａ＋の反転入力端子に与えられる。またこの反転入力
端子には、可変抵抗Ｒ５を含む可変電圧発生回路２５の
出力電圧Ｖ、が抵抗Ｒを介して与えられる。帰還抵抗Ｒ
１は可変抵抗である。この回路の出力電圧Ｖ。（ｆ、に
相当）は次式で与えられる。

Ｖ　　−（−Ｒ／Ｒ）（Ｖ、　＋Ｖｓ）−（１５）した
がって、第１Ｏ図に示すように、関数ｆ１の勾配は（−
Ｒ／Ｒ）で与えられ、抵抗Ｒ１の値を変えることにより
可変である。またその位置（切片）は電圧Ｖ　により調
整可能である。

関数ｆ２を発生する回路２４の−・例が第１１図に示さ
れている。この回路２４は」二足回路２３の前段にイン
バータが接続されてなり、このインバータは演算増幅器
Ａ　、同じ値の入力抵抗および帰還抵抗Ｒｏ等を含んで
いる。この回路２４においても関数ｆ２の勾配９位置を
変えることが可能である。

以上のようにして、抵抗Ｒ、Ｒの値を変えることにより
任意の勾配をもちかつ任意の位置の三角形状のメンバー
シップ関数を設定することができる。これらの関数設定
のための抵抗Ｒ１゜Ｒ５のつまみはプログラミング装置
１４のパネルに設けられるであろう。

メンバーシップ関数の設定、変更をプログラミング装置
１４に内蔵されたＣＰＵの制御の下に行なうようにする
ことも可能であり、そのような制御に適した回路の一例
が第１２図に示されている。これは関数ｆ１を発生する
回路の例であり、第９図と比較すると、電圧Ｖ８の発生
回路２５がＤ／Ａ変換回路２６で実現されており、また
、帰還抵抗Ｒ１に代えて、互いに並列に接続された抵抗
値の異なる多くの（たとえば８個の）帰還抵抗Ｒ１□〜
Ｒ１８とこれらの抵抗のいずれかを選択するアナログ・
マルチプレクサ２７が設けられている。データ・バスを
通して所望の電圧■　を表わすデータ（たとえば８ビツ
ト）をＤ／Ａ変換回路２６に与えることにより、それに
対応したアナログ電圧がＤ／Ａ変換回路２６から発生す
る。また、帰還抵抗Ｒ１１〜Ｒ１ｇのうちの所定の１個
を選択するデータ（たとえば４ビツト）をアナログ・マ
ルチプレクサ２７に与えることにより、ト紀データによ
って指定された帰還抵抗が選択され、その帰還抵抗のみ
が演算増幅器Ａ１の入出力端子間に接続され、勾配が決
定される。

関数ｆ２を発生する回路（第１１図）で用いられる回路
２３も第１２図に示すものと同じように構成される。こ
れにより、ＣＰＵの制御の下に任意の勾配２位置のメン
バーシップ関数が設定される。

ＭｉＮ回路およびＰｖＩ　Ａ　Ｘ回路の構成はよく知ら
れているので、簡単に触れておくことにとどめる。第１
３図は３入力のＭＩＮ回路の例を示しており、ベースに
入力Ｘ１．Ｘ２．Ｘ３がそれぞれ与えられ、エミッタ結
合されたトランジスタＱ１□Ｑ１２”１３（比較回路）
と、これらのトランジスタの電流源として働くトランジ
スタＱ１ｏと、ベース／エミッタ間電圧補償用のトラン
ジスタＱ２と、その電流源としてのトランジスタＱ３と
から構成されている。第１４図は３入力のＭＡＸ回路の
例を示しており、ベースに入力ｙ　、ｙ２．ｙ３がそれ
ぞれ与えられ、コレクタ結合された上ランジスタＱ２□
、Ｑ２□、Ｑ２３（比較回路）と、これらのトランジス
タの電流源として働くトランジスタＱ２ｏと５ベ一ス／
エミツタ間電圧補償用のトランジスタＱ４と、その電流
源としてのトランジスタＱ５とから構成されている。

次にディジタル・タイプのＴＧのいくつかの例について
説明する。

ディジタル争タイプのＴＧは基本的にはメンバーシップ
関数に関するデータをメモリにあらかじめストアしてお
き、入力Ｘ（またはｙもしくは２、以下入力をＸで代表
する）に応じて対応するデータを読出し、その読出した
データに対応するアナログ量（アナログ電圧）を真理値
Ｔ　として出力する。したがって、メモリにストアされ
るメンバーシップ関数はディスクリート（離散的）な値
によって表現される。この実施例では、第１５図に示す
ように、変数Ｘは６ビ・ソトのアドレス・データ（後述
するａ　　−ａ　５　）によって表わされ、６４個の異
なる値をとりうる。メンｌく−シツプ関数のグレードは
θ〜５ｖの間で８レベルに分けられ、３ビツトのデータ
（後述するｄ。−ｄ２またはｄ　　−ｄ６）によって表
現または指定される。

第１６図に示すように６４のディスクリートな変数上に
７種類のメンバーシップ関数ＮＬ−ＰＬが設定される。

メンバーシップ関数の種類は３ビ・ソトのアドレス・デ
ータで指定可能であるが、この実施例ではメモリ・チッ
プとそのチ・ツブ内のエリアの指定によって指定される
。

メンバーシップ関数の各種類において、形２位置等の異
なる８つのタイプのメンパージ・ノブ関数の設定が可能
である。これらのタイプは３ビツトのアドレス・データ
（後述するａ６〜ａ８またはａ−ａ）によって指定され
る。

第１７図はメンバーシップ関数ＮＭに関して設定された
８つのタイプのメンバーシップ関数ＮＭ−１，ＮＭ−２
，・・・、ＮＭ−８の例を示している。

第１９図はＴＧの構成例を示している。メンバーシップ
関数をストアするメモリとしてＥＰＲＯＭ３１〜３４が
用いられており、各Ｅ　Ｆ　ＲＯＭには２種類１６タイ
プのメンバーシップ関数を表わすデータがあらかじめ書
込まれている（ＥＰＲＯＭ３４のみ１種類８タイプ）。

ＥＰＲＯＭ３１にはメンバーシップ関数ＮＬとＮＭに関
する１６タイプのメンバーシップ関数ＮＬ−１〜ＮＬ−
８，ＮＭ−１〜ＮＭ−８を表わすデータがストアされて
おり、このＥＰＲＯＭ３１のメモリ・マツプが第１８図
に示されている。最上位の３ビツトのアドレス・データ
ａｔｔ”’　ａ９はメンバーシップ関数ＮＭの８タイプ
ＮＭ−１〜ＮＭ−８を指定するのに用いられ、アドレス
・データａ　　−８６はメンバーシップ関数ＮＬの８タ
イプＮＬ−１〜ＮＬ−８を指定するのに用いられ、下位
のアドレス・データａ５〜ａ。

は変数を指定する。メンバーシップ関数のグレードはデ
ータｄ　　−ｄ２　（メンバーシップ関数ＮＬについて
）またはｄ　　−ｄＢ　（メンバーシップ関数ＮＭにつ
いて）で表わされる。データｄ３゜ｄ７は後述するＤ／
Ａコンバータ４１〜４７の出力イネーブル信号として用
いられる。

同じようにＥＰＲＯＭ３２にはメンバーシップ関数ＮＳ
とＺＨの各８タイプずつのデータが。

ＥＰＲＯＭ３３にはメンバーシップ関数ＰＳとＰＭの各
８タイプずつのデータが、ＥＰＲＯＭ３４にはメンバー
シップ関数ＰＬの８タイプのデータがそれぞれあらかじ
めストアされている。

したがって、メンバーシップ関数の種類とタイプの指定
は、ＥＰＲＯＭ３１〜３４のうちのいずれかの特定と、
そのＥＰＲＯＭ内のエリアの特定によって行なうことが
できる。プログラミング装置１４は２種類のメンバーシ
ップ関数ずつ指定を行なう。ＥＦＲＯＭを選択するため
に２ビツトのチップ・セレクト・データａ　ｏ　ａ　ｌ
がデコーダ３０に与えられる。これと同時に指定する２
種類のメンバーシップの各ｊＭ　Ｍごとに所定のタイプ
をデータｄ　　−ｄ　　とｄ　　−ｄＢにより指定する
。ラツ子回路３５〜３８のうちチップ・セレクト・デー
タａ　ｏ　ａ　ｔによって選択されたＥＦＲＯＭに対応
するラッチ回路が、デコーダ３０の出力により９入力す
るデータｄ　　−ｄＢをラッチする。ラッチされたデー
タはアドレス・データａ　　”””　ａ　ａ　、ｔａ”
１１として指定されたＥＦＲＯＭに与えられ、これによ
り、そのＥＦＲＯＭにストアされた２種類のメンバーシ
ップ関数のタイプが指定される。

以上の動作がすべてのＥＦＲＯＭを順次指定して４回繰
返して行なわれることにより、７種類のメンバーシップ
関数が１タイプずつ指定される。

一方、アナログ入力ＸはＡ／Ｄ変換回路３９で６４レベ
ル（６ビツト）のディジタル・アドレス・データａ　ｏ
　−８５に変換されてすべてのＥＰＲＯＭ３１〜３４に
与えられるので、既に指定された７種類のメンバーシッ
プ関数において、アドレスφデータａｏ−ａ５によって
アドレス指定されるデータ（ｄ　　−ｄ　　およびｄ　
　−ｄ　ｅ　）がそれぞれ読出されて対応するＤ／Ａ変
換回路４１〜４７に与えられる。また同時にデータｄ、
ｄ７が出カイネーブル信号としてＤ／Ａ変換回路４１〜
４７に与えられる。このようにして、ＥＰＲＯＭから読
出されたデータに対応する値のアナログ電圧信号が真理
値Ｔ　　　−Ｔ　　　として出力されることにＸＮＬ　
　　　　ＸＰＩ。

なる。

第２０図はＴＧの他の例を示している。第１９図に示す
ものと同一物には同一符号が付されている。

ここではＤ／Ａ変換回路４１〜４７に代えてアナログ・
マルチプレクサ５１〜５７が設けられている。また、θ
〜５ｖの間で８レベルに分割されたメンバーシップ関数
のグレードを表わす電圧を発生する回路５０が設けられ
ており、そのすべての出力電圧がそれぞれ各アナログ・
マルチプレクサ５１〜５７に入力している。ＥＰＲＯＭ
３１〜３４にはメンツク−シップ関数値を表わすデータ
に代えて、メンバーシップ関数を表わすために、グレー
ド電圧発生回路５０から出力される電圧を指定するコー
ドがあらかじめストアされている。

したがって、入力Ｘによって指定されるアドレスから読
出されたコードに応じて、アナログ・マルチプレクサ５
１〜５７において、入力するグレード電圧のいずれかが
それぞれ選択されるので、その選択された電圧が真理値
Ｔ　　　−Ｔ　　　として出＝　　　ｘＮＬ　　　ｘＰ
Ｌ 力されることになる。

アナログ・マルチプレクサ５１〜５７としては通常のア
ナログ・スイッチを含むマルチプレクサを使用すること
ができるが、第２１図に示すようにＭＩＮ回路とＭＡＸ
回路との組合せによって構成することもできる。第２１
図はメンバーシップ関数ＮＬの真理値Ｔ　　を出力する
アナログ・スＮＬ イッチ５１に置換されるものを示している。８個のＭＩ
Ｎ回路ｅｉ−ｅｇと、１個のＭＡＸ回路６９が設けられ
ている。またＥＰＲＯＭ３１からの読出しデータｄｏ−
ｄ２をそれぞれ反転するインバータ・アレイＢＯが設け
られている。データｄ　　−ｄ２のとる０または１の値
はＯｖまたは５ｖに対応するものとする。ＭＩＮ回路６
１〜６８には、グレードを表わす８レベルの電圧のいず
か１つ、ならびにデータｄ　ｏ　−ｄ　２およびインバ
ータ・アレイ６０によるその反転データの中から選ばれ
た３つの信号が入力している。ＭＩＮ回路６１〜６８は
データｄ。〜ｄ２によって指定されるグレード電圧を抽
出して出力するもので、いずれか１つのＭＩＮ回路から
そのグレード電圧が発生し、他のＭＩＮ回路からはＯｖ
の電圧が出力される。たとえばデータｄｏｄ１ｄ２が０
００の場合にはその反転データ１１１が与えられるＭＩ
Ｎ回路０１からグレード電圧５Ｖが出力され、他のＭＩ
Ｎ回路６２〜６８には０のデータ（すなわちＯｖ雷電圧
が必ず入力するから出力はＯｖとなる。これらのＭＩＮ
回路６１〜６８のうちの最大電圧がＭＡＸ回路６９で選
択されて真理値Ｔ　　として出力される。

ｘＮＬ （３）真理値フロー推論部（ＴＶＦＩ）第２２図は１チ
ヤネル分のＴＶＦＩ（第５図のＴＶＦＩＩ）の構成を示
している。上述のようにＴＶＦ　Ｉは選択回路１８と演
算回路１９とから構成される。

選択回路１８は１２個のマルチプレクサ７１〜７４゜８
１〜８４．９１〜９４と６個のレジスタ・ファイル７５
゜７Ｂ、　８５．８Ｂ、　９５．９６とを含んでいる。

ＴＧＩから出力される７つの真理値Ｔ　　（Ｔ　　　−
Ｔ　　　）ｘ　　　ＸＮＬ　　　ＸＰＬ が真理値バス１５を通してマルチプレクサ７１〜７４に
与えられる。同じようにＴＧ２から出力される７つの真
理値Ｔ　がバス１５を通してマルチブレクす８１〜８４
に、ＴＧ３から出力される７つの真理値Ｔ　がバス１５
を通してマルチプレクサ９１〜９４にそれぞれ与えられ
る。

上述のように１チヤネルにはインプリケーションの４個
の前件部が含まれる。１つの前件部の真理値はマルチプ
レクサ７１と８１と９１とによって選択される。すなわ
ち１つの前件部を規定するルールがこれらのマルチプレ
クサ７１．８１．９１が選択する真理値によって定まる
。同じようにマルチプレクサ７２と８２と９２が１つの
前件部を形成し、マルチプレクサ７３と８３と９３がも
う１つの前件部を形成し。

マルチプレクサ７４と８４と９４がさらにもう１つの前
件部を形成する。

マルチプレクサ７１と７２はレジスタ・ファイル７５の
データによって制御される。レジスタ・ファイル７５は
４個の８ビツト・レジスタを内蔵しており、そのうちの
１つのレジスタ内のデータによってマルチプレクサ７１
と７２とが制御される。すなわち、８ビツト・データの
うち上位４ビツトによってマルチプレクサ７１が、下位
４ビツトによってマルチプレクサ７２がそれぞれ制御さ
れる。マルチプレクサを制御する４ビツト・データのう
ちの３ビツトはマルチプレクサに入力する７個の真理値
の１つを指定するために用いられ、残り１ビツトは出力
イネーブル信号として用いられる。

レジスタ拳ファイル７５は４個の８ビツト中レジスタを
備えているので、４つの異なるルールを設定することが
可能である。レジスタ・ファイル７５は８ビツト・デー
タ・バス、２ビツト・コントロール・バスおよびアドレ
スφバスに接続されている。データ・バスはレジスタに
設定すべきデータを転送するために用いられ、コントロ
ール・バスの２ビット信号は１つのレジスタ・ファイル
７５内の４個のレジスタのいずれか１つを選択指定する
ために用いられる。アドレス中バスはレジスタ・ファイ
ルを指定するアドレス・データの転送に用いられる。こ
れらのデータ・バス、コントロール・バスおよびアドレ
ス・バスは第５図に示すシステム・バス１７の一部を構
成している。

レジスタ拳ファイル７５は４個の８ビツト・レジスタを
内蔵しているから、そのうちの１つのレジスタのデータ
によってマルチプレクサ７１．７２を制御しているとき
に、他のレジスタに他のルールを規定するデータを書込
むことができる。そして。

上記の２ビツトのコントロール信号によってマルチプレ
クサ７１．７２を制御するレジスタを変更することが可
能である。このようにしてＴＶＦ　１が動作していると
きにすみやかにルールの変更が可能となる。

同じようにしてレジスターファイル７８．８５゜８Ｂ、
　９５．９８もそれぞれ８ビツト・レジスタを４個備え
、かつシステム・バスの８ビツト・データ・バスおよび
２ビツト・コントロール・バス等に接続されている。そ
して、レジスタ参ファイル７６はマルチプレクサ７３と
７４を、レジスタ・ファイル８５はマルチプレクサ８１
と８２を、レジスタ拳ファイル８Ｂはマルチプレクサ８
３と８４を、レジスタ・ファイル９５はマルチプレクサ
９１と９２を、レジスタ・ファイル９６はマルチプレク
サ９３と９４をそれぞれ制御するために使用され、これ
らのレジスタ・ファイル内のレジスタに設定されたデー
タ（ルール）にしたがって対応するマルチプレクサに入
力する７個の真理値のうちの１つが選択される。そして
。

ルールの変更も同じように迅速に行なうことができる。

設定されたインプリケーションの前件部（ルール）にし
たがってマルチプレクサ７１．８１および９１によって
選択された真理値Ｔ　　　、Ｔｘｌｌ　　　ｙｌｌ　’ Ｔ　　はＭＩＮ回路７７に与えられ、それらのｌ１ ＭＩＮ演算が行なわれる。同じようにマルチプレクサ７
２．８２．９２から出力される真理値Ｔｘ□２゜Ｔ　　
　、Ｔ　　　はＭＩＮ回路７８に、マルチプレｙ１２　
　　ｌ１２ フサ７３．８３．９３から出力される真理値Ｔｘｔａ’
Ｔ　　　、Ｔ　　　はＭＩＮ回路７９に、マルチプレｙ
１３　　　ｌ１３ フサ７４．８４．９４の出力真理値Ｔ　　　、Ｔｘ１４
　　　　　ｙ１４　　’ Ｔ　　はＭＩＮ回路８０にそれぞれ入力する。そＩ４ してこれらのＭＩＮ回路７７、７ｇ、　７９．８０の出
力真理値Ｔ、ＴＴ　　およびＴ１４がＭＡＸ回路１１　
　　　１２’　　　　１ｓ ９０に与えられ、これらのＭＩＮ回路７７〜８０および
ＭＡＸ回路９０によって第（８）式の演算が行なわれ、
最終的な真理値Ｔ１が得られる。

他のＴＶＦ　１２〜ＴＶＦＩｎも全く同じ構成であるの
はいうまでもない。

（４）Ｔコンバータ Ｔコンバータは第（１２）式の演算を行なうものである
。メンバーシップ関数ＮＬ、ＮＭ、ＮＳ。

ＺＲ，ＰＳ、ＰＭ、ＰＬをそれぞれ代表するシングルト
ン（第４図参照）を表わす係数ｋ　　、ｋ　２　。

ｋ　　、ｋ　　、ｋ　　、ｋ　　、に７はレジスタ・フ
ァイル１０１　、１０２　、１０３　、１０４　、１０
５　、１０８　、１０７にそれぞれストアされている。

これらのレジスタ・ファイル１０１〜１０７ちまた複数
のレジスタを含み、システム・バス１７によりプログラ
ミング装置ｉ！１４に接続されている。１つのレジスタ
・ファイル係数ｋｉとして異なる次数の値を書込むこと
ができ、このＴコンバータの動作中に係数を変更するこ
とが可能である。

各レジスタ・ファイル１０１〜１０７の係数に、。

ｋ　　、に、、ｋ　　、ｋ　　、ｋ　　、ｋ　　は対応
するＤ／Ａ変換回路１１１　、１１２　、１１３　、１
１４　、１１５　。

１１８　１１７にそれぞれ与えられる。これらのＤ／Ａ
変換回路ｌ１ｌ−１１７にはＴＶＦＩＩ〜ＴＶＦ１７か
ら出力される真理値Ｔ　　−Ｔ７をそれぞれ表わす電圧
がバス１６を通して基準電圧として与えられている。後
に示すように、Ｄ／Ａ変換回路ｌ１ｌ−１１７は、入力
する電圧Ｔ、と係数ｋ。

とに比例するアナログ電流Ｉ　−αＴ　　−に（ｉ−１
〜７）をそれぞれ出力する。これらの電流は結節点Ｎ１
で相互に加算されて、電流／電圧変換回路１０８に入力
する。したがって、この回路１０ｇからは第（１２）式
の分子ΣＴ　　−ｋ　　に比例すＩ る電圧が出力される。

一方、真理値Ｔ　ｓ　　（ｔ−１〜７）を表わす電圧が
抵抗に加えられることによりその抵抗に流れる電流Ｉ　
２．（ｉ　””　１〜７）が発生し、これらの電流が結
節点Ｎ２で相互に加算されて、電流／電圧変換回路１１
ｇに入力する。したがって、この回路１１８からは第（
１２）式の分母ΣＴ１に比例する電圧が出力される。

回路１０８　、１０９の出力電圧は割算回路１０９に与
えられ、第（１２）式の演算が行なわれ、その結果を表
わす電圧は増幅回路１１０で増幅されたのち確定出力ｄ
として出力される。

Ｄ／Ａ変換変換回路ｌｌ−例が第２４図に示されている
。他のＤ／Ａ変換回路１１２〜１１７も入力基準電圧Ｔ
１が異なるのみで構成は全く同じである。

係数ｋ　は８ビツト・データｂ　　−ｂ８で与えられ、
切換スイッチ１３１−１３８を制御するのに用いられる
。たとえば対応するデータ・ビットが１のとき、切換ス
イッチは端子ａ側に接続され。

０のとき端子す側に接続される。すべての切換スイッチ
１３１−１３８の端子ａは相互に接続されかつ電流／電
圧変換回路１０８に接続されている。また端子すは相互
に接続されかつ接地されている。

一方、トランジスター２０を含む電流源が設けられ、こ
のトランジスター２０は差動増幅回路１３０の出力電圧
によって制御される。差動増幅回路１３０には真理値Ｔ
　を表わす基準電圧と一定電圧Ｖ。

■ とが与えられている。真理値Ｔ１を表わす電圧の入力抵
抗をＲｌｏとすると、トランジスター２０にはＴ　　／
Ｈに比例した電流ＩＯが流れる。

一方、トランジスター２０とベースを共通にする８個の
トランジスター２１−１２８が設けられ、これらのエミ
ッタには各ビットｂ　−ｂ８の市みを決■ 定する抵抗２Ｒ，Ｒ等が接続されている。たとえばトラ
ンジスタ＋２１はＩ／２の重みをもち、このトランジス
ター２１にはトランジスタ＋２０に流れる電流■。の１
／２の電流（１／２）Ｉｏが流れる。同じように、たと
えばトランジスタ１２ｇには（１／　２５Ｂ）　ｉ　ｏ
の電流が流れるように抵抗値が調整されている。これら
のトランジスタ１２１〜１２８は切換スイッチ１３１〜
１３８に接続されている。

したがって、電流／電圧変換回路１０８に流れる電流１
１□は。

（Ｔ　　／Ｒ）　　（ｂ　　／２５Ｂ　＋ｂ７／＋２８
　＋・・・ｉ　　　　　ｔｏ　　　　　　ｇ ＋ｂ　　／４＋ｂｌ／２）に比例することになる。

ここでｂ　　−ｂ８は１または０の値をとる。

（ｂ　　／２５Ｂ＋・・・＋ｂ　／２）は係数に１に比
例しているから、電流Ｉ　はＴ　　−ｋ　　に比例する
ことになる。

第２４図ではＤ／Ａ変換回路１１１のみが示されている
ために電流／電圧回路１０８にはこの回路１１１の出力
電流’１１のみが流れるように図示されているが、第２
３図に示すように１回路１０８には他のＤ／Ａ変換回路
１１２〜１１７の出力電流１１゜〜■１７も与えられる
のはいうまでもない。

（５）プログラミング装置 プログラミング装置１４は主要に次の機能をもつ０ １、ファジィ推論のためのルールを設定することができ
、かつ設定されたルールを表示することができる。

２、メンバーシップ関数の種類とタイプを設定すること
ができ、かつ設定された種類とタイプのメンバーシップ
関数を表示することができる。

３１重み係数ｋ　ｌ　　（ｉ−１〜７）を設定すること
ができ、かつ設定された重み係数を表示することができ
る。

４、各ＴＶＦＩ　　（７）出力真理値Ｔ　１（１−１〜
？　）および確定出力（結論）ｄの値を表示することが
できる。

プログラミング装置１４の電気的構成のｌ！Ｅ要が第２
５図に示されている。プログラミング装置１４はＣＰ　
Ｕ　１４０を含み、このＣＰ　Ｕ　１４０はその実行プ
ログラムおよび各種データを記憶するメモリ１４１を備
えている。また、キーボード１４２　、１’Ａ作モード
表示器１４３．プログラム表示器１４４および推論出力
表示器１４５がインターフェイス（図示路）を介してＣ
Ｐ　Ｕ　１４０に接続されている。さらに第５図、その
他の図面に示すシステム・バス１７がインターフェイス
１４６を介してＣＰ　Ｕ　１４０に接続されている。

第２６図は、上述したキーボード１４２．操作モード表
示器１４３．プログラム表示器１４４および推論出力表
示器１４５が配列されたパネルの外観構成を示している
。

推論出力表示器１４５は真理値表示器１４７と、メンバ
ーシップ関数および重み係数表示器１４ｇと。

結論値表示器１４９と、メンバーシップ関数表示モード
表示灯ＭＦと重み係数表示モード表示灯Ｗとから構成さ
れる。これらの表示器１４７〜１４９の詳細については
後述する。

操作モード表示器１４３は４個の表示灯ＦＩ。

ＰＲ，ＰＷおよびＰＭを含み、これらの表示灯はキーボ
ード１４２のＡキーによってファジィ推論モード、ルー
ル設定モード、重み係数設定モードおよびメンバーシッ
プ関数設定モードが設定されたときにそれぞれ点灯する
。

キーボード１４２はファンクションキーＡ−Ｆと数値キ
ーとを含んでいる。これらのキーの機能は次の通りであ
る。

Ａキーはファジィ推論モード、ルール設定モード、重み
係数設定モードまたはメンバーシップ関数設定モードを
設定するもので、このキーを押す毎に上記の４種類の操
作モードが一定の順序でサイクリックに変わる。表示灯
ＦＩ、ＰＲ，ＰＷおよびＰＭのうちＡキーによって設定
されている操作モードの表示灯が点灯する。

Ｂキーは、ファジィ推論モードが設定されているときに
このキーを押すことにより、設定されているルールがプ
ログラム表示器１４４に表示される。

Ｃキーは、ファジィ推論モードが設定されているときに
このキーを押すことにより、設定されている重み係数に
、が表示器１４８に表示される。

Ｄキーは、ファジィ推論モードが設定されているときに
このキーを押すことにより設定されているメンバーシッ
プ関数が表示器１４ｇに表示される。

Ｃキーは、ファジィ推論モードにおいて上記Ｂキー、Ｃ
キー　Ｄキーを用いた各種の値等の表示が行なわれてい
るときに、このキーを押すことにより次の値等の表示に
切換わる。またファジィ推論モード以外の各揮設定モー
ドにおいてこのキーが押されると、設定された値がＣＰ
　Ｕ　１４０またはメモリー４１に取込まれる。

Ｃキーは、あらかじめＥＦＲＯＭに設定されたメンバー
シップ関数を表示器１４８に表示させる場合に押下され
る。

θ〜９の数値キーは、各種設定モードにおいて後述する
ようにルール、メンバーシップ関数の種類と形１重み係
数を入力するために使用される。

プログラム表示器１４４は６桁のセグメント表示器であ
り、数値キーを用いて入力されたルール等を表わす数値
情報を表示するものである。

真理値表示器１４７は７列の発光ダイオード（ＬＥＤ）
アレイを有し、各列にたとえば７個のＬ　Ｅ　Ｄ　１５
１が配列されている。これらの各列のＬＥＤアレイはＴ
ＶＦ　１１〜ＴＶＦ　１７から出力される真理値”ｒ　
　−７７を表示するために使用■ される。真理値’ｒ　　−Ｔ、は、第３０図に示すよう
に、それぞれ対応するＬＥＤアレイ内の発光したＬ　Ｅ
　Ｄ　１５１の数（高さ）によって表現される。第３０
図では発光したＬ　Ｅ　Ｄ　１５１が斜線で表わされて
いる。

この真理値表示器１４７の表示回路の一例が第２７図に
示されている。７列のＬＥＤアレイの表示のための各回
路は全く同じであるので、１列のＬＥＤアレイの表示の
ための回路について説明する。この回路は、７つの異な
る基準電圧を発生する基準電圧発生回路１５３を含み、
この回路１５３から出力される７つの異なる基準電圧は
７つのコンパレータ１５２の一方の入力端子に与えられ
る。他方、真理値Ｔ＋を表わす電圧はコンパレータ１５
２の他方の入力端子に与えられる。コンパレータ１５２
の出力によって対応するＬ　Ｅ　Ｄ　ｉ５１の発光が駆
動側御される。したがって、真理値Ｔ、を表わす電圧よ
りも低い基準電圧が与えられるコンパレータ１５２に対
応するＬ　Ｅ　Ｄ　１５１のみが発光する。

メンバーシップ関数および重み係数表示器１４８は７行
２１列の合計１４７個のＬ　Ｅ　Ｄ　１５５をもつＬＥ
Ｄアレイから構成されている。この表示器１４ｇの表示
回路の一例が第２８図に示されている。

この図を参照して、１４７個のＬ　Ｅ　Ｄ　１５５はマ
トリクス・アレイを構成し１行は７個のトランジスタ１
６１−１８７によって７列は２１個のトランジスタ２０
１〜２２１によってそれぞれ制御される。したがって、
トランジスタ！６！〜１６７のうちの１個とトランジス
タ２０１〜２２１のうちの１個をそれぞれオンとするこ
とにより、任意の１個のＬ　Ｅ　Ｄ　１５５を発光させ
ることができる。実際には多数個のＬ　Ｅ　Ｄ　１５５
を同時に点灯させるためにトランジスタｔｅｔ〜１６７
が走査される。

すなわち、第１の走査期間においてはトランジスタｌ［
ｉｌがオンとされ、最下行の２１個のＬＥＤ１５５が点
灯可能な状態となる。そして、トランジスタ２０１〜２
２１のうち点灯させるべきＬＥＤに対応するものがオン
とされる。第２の走査期間ではトランジスタ１８２がオ
ンとされ、下から２番目の行の２１個のＬ　Ｅ　Ｄ　１
５５のうちの所定のものがトランジスタ２０１〜２２１
によって点灯される。以下同じようにして、走査期間ご
とにトランジスタ１８３〜１６７がオンとされ、−を記
の動作が繰返される。トランジスタ１６１〜１６７の走
査はサイクリックにかつ高速で行なわれるので、第３１
図に示すように（後述するように１重み係数を表示して
いる）、複数のトランジスタが同時に点灯しているよう
に見える。

トランジスタ１６１〜１６７および２０１〜２２１を制
御するためのデータは、ＣＰＵ１４０からデータ・バス
を通して所定ビットずつ一定の順序でラッチ回路１５８
　、１５７　、１５８　、１５９にそれぞれ与えられる
。これらのラッチ回路１５６〜１５９のラッチ・タイミ
ングを決定するデータは、ＣＰＵ１４０からアドレス・
バスを通してデコーダ１６０に与えられ。

デコーダ１６０でデコードされたラッチ・パルスがラッ
チ回路１５６〜１５９に入力する。デコーダ１８０には
また表示指令ＣＤが与えられる。

結論値表示器１４９は、横一列に配列された複数の、た
とえば２０個のＬ　Ｅ　Ｄ　１７１から構成されている
。この表示器１４９の表示回路の一例が第２９図に示さ
れている。この表示回路は２０の異なる基準電圧を発生
する回路１７３を含み、異なる基準電圧が２０個のコン
パレータ１７２の一方の入力端子に与えられる。また、
Ｔコンバータ１３から出力される確定した結論ｄを表わ
す電圧がコンパレータ１７２の他方の入力端子に与えら
れる。各Ｌ　Ｅ　Ｄ　１７１は対応するコンパレータ１
７２によって駆動される。したがって、結論ｄを表わす
電圧よりも低い基準電圧が与えられているコンパレータ
１７２に対応するＬ　Ｅ　Ｄ　（７１のみが点灯し、結
論ｄは第３２図に示すよう、に点灯しているＬ　Ｅ　Ｄ
　１７１の数（左端からの長さ）によって表現されるこ
とになる。

最後にルールの設定および重み係数の設定の操作例につ
いて述べる。

ルールの設定または変更は次のようにして行なわれる。

ファジィ推論モードが設定されているとすると、Ａキー
を１回押下することによりルール設定モードが設定され
る。このとき、既に設定されたルールがあれば、最初の
ルール（Ｎｏ、ｌのルール）がプログラム表示Ｗ　１４
４に表示される。ルールＮｏ、はＴＶＦＩの選択回路１
８に含まれるレジスタ・ファイル７５．７Ｂ、　８５．
８６．９５．９６の各レジスタごとにあらかじめ定めら
れている。表示器１４４における表示情報は、第３３図
に示すように、ルールＮｏ、　、入力Ｘ、入力Ｙ、入力
Ｚ、出力゛の順である。７種類のメンバーシップ関数（
言語情報）ＮＬ、ＮＭ、ＮＳ、ＺＲ，ＰＳ、ＰＭ、ＰＬ
はそれぞれ数字１，２．３，４，５．６．７によって指
定される。Ｅキーを１１回押下するとルールＮｏ。

１２が表示される。第３３図の表示例は、ルールＮｏ。

１２で。

＋Ｉ’　　Ｘ−ＮＬ、Ｙ−ＮＳ、Ｚ−ＰＳｔｈｅｎ　　
　Ｕ　−Ｎ　Ｓ を表わしている。

この状態で入力ＹをＰＭに変更する場合には。

入力ｘ、ｙ、ｚのすべてについて数値キーを用いて１，
６．５というように入力しなおす。ルールの入力が終れ
ばＥキーが押され９次のルールの表示に移る。

次に重み係数の設定または変更について説明する。

メンバーシップ関数および重み係数表示器１４８におけ
る重み係数表示の例が、上述のように、第３１図に示さ
れている。点灯しているＬ　Ｅ　Ｄ　１５５の高さは言
語情報（シングルトンのラベル）ＮＬ〜ＰＬの種類を表
現している。すなわち低いものから高いものに向ってＮ
Ｌ、ＮＭ、ＮＳ、ＺＲ。

ＰＳ、ＰＭ、ＰＬとなっている。点灯しているＬ　Ｅ　
Ｄ　１５５によって表わされるこれらの棒グラフ状の表
示柱の位置がそれぞれの重み係数を表現している。重み
係数は１〜２５Ｂの値をもつが、これらの値は２１のレ
ベルに量子化されて表示される。

ファジィ推論モードからＡキーを２回押すと。

重み係数設定モードに移り、プログラム表示器１４４の
表示は第３４図に示すようになり、また既に設定されて
いる重み係数が第３１図のように表示され、かつ重み係
数表示モード表示灯Ｗが点灯する。第３４図に示すプロ
グラム表示器１４４において、左から２番目の数字は言
語情報に割当てられた数字を表わし、それより下位の３
桁の数字が重み係数を表わしている。すなわち、第３４
図はＮＳの重み係数に３が８０であることを示している
。

ｋ−８０をに３−１ｏｏに変更するにはＥキーを２回押
し、その後数値キーで１００を入力すればよい。

メンバーシップ関数設定モードに設定して、同じように
プログラム表示器１４４を用いて所望のメンバーシップ
関数の形を表示器１４８上に表現しながら入力すること
も可能である。この場合にはメンバーシップ関数を表わ
すデータを記憶するメモリとしてはＲＡＭが使用され、
ＲＡＭは書込みモードに設定される。

（６）ファジィ推論処理システムの主な特徴と応用例 第５図に示すように、ＴＧ、ＴＶＦ　Ｉ、　Ｔ：ｌンバ
ータ等は７本のラインからなるアナログ・バス１５、１
６によって接続されている。したがって、第５図に鎖線
で示すように、他のＴコンバーター３Ａを容易に接続す
ることが可能となる。また、第３５図に示すように階層
的にＴＶＦ　Ｉを接続してより大規模な処理システムを
構築することが可能となる。第３５図においては、入力
はｘ１〜Ｘ１ｌｌで、出力はｄ　　−ｄ、でそれぞれ表
現され、またアナ口グ・バスが１本の線で表現されてい
る。さらにシステム・バスは図示が省略されている。

上述したファジィ処理システムはメンバーシップ関数、
ルール、重み係数等をオンラインでプログラムすること
が可能である。

また、メンバーシップ関数とルールとＴコンバータが線
形性をもつとき、このシステムはＰＩＤコントローラ（
ＰＩコントローラ、ＰＤコントローラ）として使用する
ことができる。

Ｔコンバータが非線形の場合、このファジィ処理システ
ムは非線形のコントローラとして使用できる。

ＴＧに２値関数または多値関数を設定し、これを２値モ
ードまたは多値モードで動作させると。

ＴＶＦＩ、ＴＶコンバータも２値または多値動作をし、
このシステムは２値または多値のプログラマブルψコン
トローラとなる。

したがって、このシステムは、オンライン多関数コント
ローラ（ファジィ・コントローラ。

ＰＩＤコントローラ、非線形コントローラ、２値コント
ローラ、多値コントローラ等）となり、その動作モード
を適宜選択することができる。

、たとえば、温度調節システムを考えてみる。このシス
テムは材料の搬出入口をもつ制御室を持ち、制御室内の
温度は加熱器と冷却器とによって制御される。

最初の段階ではＰＤ制御モードで動作し、制御室内の温
度を急速に上昇させる。

第２段階は制御室内の温度がｇ標値に近づいたときであ
り、このときにはオーバーシュートの発生を防止ないし
は減少させかつ高精度制御を行なうために、ＰＩ制御モ
ードに変更される。

オーバーシュートが生じた場合には（これを第３段階と
する）、冷却を非線形制御モードで行なり　＠ 最終段階では制御室内の温度は目標値となる。

この段階では制御室への材料の搬入と制御室からの材料
の搬出が行なわれ、温度が不規則的に変化しやすい。そ
こでファジィ制御モードの動作が行なわれる。

さらに上記のシステムはＴＧを変更することにより、入
力が確定値ではなくメンバーシップ関数で与えられる場
合にも適用可能となる。

【図面の簡単な説明】

第１図および第２図は真理値を説明するためのグラフで
ある。 第３図はメンバーシップ関数の例を示すグラフである。 第４図はシングルトンの例を示すグラフである。 第５図はファジィ処理システムの全体構成を示すブロッ
ク図である。 第６図は真理値発生回路の概念を示すブロック図である
。 第７図はアナログ。タイプのメンバーシップ関数回路の
例を示すブロック図である。 第８図は４つの関数の合成によりメンバーシップ関数が
生成される様子を示すグラフである。 第９図は関数発生回路の例を示す回路図、第１０図はそ
の人出力特性を示すグラフである。 第１１図は他の関数発生回路の例を示す回路図である。 第１２図はディジタル制御可能なアナログ・タイプのメ
ンバーシップ関数回路の例を示すブロック図である。 第１３図はＭＩＮ回路の例を、第１４図はＭＡＸ回路の
例をそれぞれ示す回路図である。 第１５図はメモリに設定されるメンバーシップ関数の基
本形を、第１６図は７種類のメンバーシップ関数を、第
１７図は８タイプのメンバーシップ関数をそれぞれ示す
グラフである。 第１８図はメンバーシップ関数を設定したメモリの内容
を示すメモリ・マツプである。 第１９図はディジタル・タイプの真理値発生回路の例を
示すブロック図である。 第２０図は真理値発生回路の他の例を示すブロック図で
ある。 第２夏図はマルチプレクサをＭＩＮ回路とＭＡＸ回路で
構成した例を示すブロック図である。 第２２図は真理値フロー推論部の構成を示すブロック図
である。 第２３図はＴコンバータの構成を示すブロック図である
。 第２４図はＤ／Ａ変換回路の例を示す回路図である。 第２５図はプログラミング装置の構成を示すブロック図
である。 第２６図はプログラミング装置のパネルの外観を示す図
である。 第２７図は真理値表示器の表示回路例を示す回路図であ
る。 第２８図はメンバーシップ関数および重み係数表示器の
表示回路例を示す回路図である。 第２９図は結論値表示器の表示回路例を示す回路図であ
る。 第３０図は真理値の表示例を示し、第３１図は重み係数
の表示例を示し、第３２図は結論値の表示例を示すもの
である。 第３３図および第３４図はそれぞれプログラム表示器の
表示例を示すものである。 第３５図は階層構成されたシステムの例を示すブロック
図である。 １１・・・真理値発生回路（ＴＧ）アレイ。 １２・・・真理値フロー推論（ＴＶＦ　Ｉ）アレイ。 １３、　１３Ａ・・・Ｔコンバータ。 １４・・・プログラミング装置。 １５、１８・・・真理値バス。 １７・・・システム・バス。 １８・・・選択回路。 １９・・・演算回路。 ２１、８１〜８８．７７〜８０・・・ＭＩＮ回路。 ２２、６９．９０・・・ＭＡＸ回路。 ２３・・・関数ｆ１発生回路。 ２４・・・関数ｆ２発生回路。 ２５・・・基準電圧発生回路。 ２６、４１〜４７．１１１〜１１７・・・Ｄ／Ａ変換回
路。 １４９・・・結論値表示器。 １５１　、１５５　、１７１・・・発光ダイオード（Ｌ
ＥＤ）。 １５２　。 １５３　。 Ａｌ・ １７２・・・コンパレータ。 １７３・・・基準電圧発生回路。 Ａ２・・・演算増幅器。 以　　上

Claims (4)

【特許請求の範囲】
1. （１）　モーダス・ポネンス形式の推論におけるインプ
   リケーションの後件部で用いられる複数の関数の種類数
   に等しい数の複数の長さ表示部と、与えられた真理値を
   対応する長さ表示部に長さによって表示するよう制御す
   る表示回路と、からなる真理値表示装置を備えたプログ
   ラミング装置。
2. （２）　インプリケーションの後件部で用いられる複数
   種類の関数について、それらをシングルトンで表わすた
   めの重み係数を各関数ごとに表示する表示部と、 与えられた重み係数を上記表示部上における位置によっ
   て表示するように制御する表示回路と、からなる重み係
   数表示装置を備えたプログラミング装置。
3. （３）　後件部で用いられる関数の種類を表わすコード
   と、それについて設定すべき重み係数とを入力するため
   の手段、および 入力されたコードと重み係数とを上記重み係数表示装置
   に表示させるとともに記憶手段に記憶させる制御手段、 を備えた請求項（２）に記載のプログラミング装置。
4. （４）　ルール番号と、そのルールに適用されるメンバ
   ーシップ関数の種類を表わすコードとを入力する手段、 入力されたルール番号と関数コードとを表示する手段、
   および 入力されたルール番号と関数コードとを記憶する手段、 から構成されるルール設定装置を備えたプログラミング
   装置。