JPS6240736B2

JPS6240736B2 -

Info

Publication number: JPS6240736B2
Application number: JP56190516A
Authority: JP
Inventors: Koichi Tsukizoe
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-11-30
Filing date: 1981-11-30
Publication date: 1987-08-29
Also published as: JPS5894038A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は計算機システムに利用する。本発明は
命令の割込その他で起動されるプロセスの切替処
理に利用する。

本発明は、計算機システムの中央処理装置で演
算に使用されるレジスタ群が、プログラムの処理
単位であるプロセス毎に１組ずつ定義されて、そ
れぞれ主記憶装置内のプロセスごとに対応して設
けられたレジスタ退避エリアに退避格納が可能で
あり、複数個の実行可能状態にあるプロセスのう
ち、同時には１個のプロセスを実行する計算機シ
ステムにおけるレジスタ群貯蔵装置に関する。特
に、プロセス切替時のレジスタ群に対する制御に
関する。

〔従来の技術〕

従来のシステムは第１図に示すように構成され
ている。すなわち、主記憶装置１は、命令および
オペランドと、複数組のレジスタ群の各内容に対
する退避データとを記憶している。この複数組の
レジスタ群のうちの１組のレジスタ群の内容は１
つのプロセスに対応している。中央処理装置２
は、命令フエツチ装置３、命令実行装置４および
レジスタ群貯蔵装置５を含む。レジスタ群貯蔵装
置５は、実行中のプロセスに対応して１組のレジ
スタ群を貯蔵するレジスタスタツク５１と、この
レジスタスタツク５１の読出しおよび書込みのた
めのアドレスを供給するアドレスレジスタ５２と
から構成されている。上記レジスタスタツク５１
は、通常主記憶アドレスのベースアドレスを保持
する16個のベースレジスタ（BR０〜BR１５）
と、主記憶アドレスの指標アドレスおよび演算に
使用されるデータを保持する16個の汎用レジスタ
（GR０〜GR１５）とを有する。

前記命令フエツチ装置３は命令を主記憶装置１
よりフエツチするとともに解読し、メモリオペラ
ンドおよびレジスタオペランドを準備する。メモ
リオペランドの準備とは、命令で指定されたベー
スレジスタおよび汎用レジスタの内容をアドレス
レジスタ５２を介してレジスタスタツク５１から
読出し、これらの内容と命令内の変位フイールド
の内容との３個のデータを演算することにより主
記憶アドレスを求め、主記憶装置１へロードアク
セス要求を発生することである。また、レジスタ
オペランドの準備とは、命令で指定された汎用レ
ジスタの内容をアドレスレジスタ５２を介してレ
ジスタスタツク５１から読出し、この読出しデー
タが命令実行装置４で受け取られることである。
命令実行装置４での演算結果は、命令フエツチ装
置３からアドレスレジスタ５２を介して与えられ
たレジスタスタツク５１のアドレス位置へ格納さ
れる。

命令フエツチ装置３において、入出力制御装置
などの他プロセツサからの割込み、もしくは命令
実行中の例外検出による割込または命令解読等に
より、プロセスの切替えが必要になつた場合は、
まず実行中であつたプロセスに対応したレジスタ
群であるレジスタスタツク５１の内容を、主記憶
装置１内のあらかじめプロセス対応に定められた
エリアへ退避させ、次に新しく実行すべきプロセ
スに対応したレジスタ群の内容を、主記憶装置１
内の該当退避エリアからレジスタスタツク５１へ
移す（すなわち回復する）ことが必要である。

このレジスタ群の退避および回復の動作を第２
図に示すタイムチヤートを参照して説明する。

まず、レジスタスタスタツク５１の16個のベー
スレジスタ（BR０〜BR１５）および16個の汎用
レジスタ（GR０〜GR１５）、合計32個のレジス
タの内容を順次主記憶装置１へ書込み退避させ
る。次いで主記憶装置１からレジスタスタツク５
１の32個のレジスタ（BR０〜BR１５、GR０〜
GR１５）へ、新しいプロセスに対応する主記憶
装置の退避エリアから順次書込み回復する。すな
わち、退避処理および回復処理のために、32回の
主記憶装置への書込みと、32回の主記憶装置から
の読出し動作が必要である。

このように、第１図に示したような従来のレジ
スタ群貯蔵装置５を用いた計算機システムでは、
プロセスの切替えに多大の時間を要するという欠
点がある。このプロセス切替えに要する時間は、
基本命令の処理に要する時間に比して、10〜100
倍程度を要し、システムの性能を著しく低下させ
る要因となる。

一方、上述の欠点を改良し、プロセス処理の切
替えに際し、レジスタ群の退避処理に要する時間
を実質的に零とすることが可能なレジスタ群貯蔵
装置に係る発明をこの出願と同時に特許出願する
（特願昭56−142515）。

この上記出願の発明は、実行中のプロセスに対
応する１組の前記レジスタ群の内容を貯蔵する第
１のレジスタスタツクと、上記実行中のプロセス
に対応する１組のレジスタ群の内容および以前に
実行中であつた１組のレジスタ群の内容とを貯蔵
できる２つのエリアを有する第２のレジスタスタ
ツクと、これら第１および第２のレジスタスタツ
クへの読出し書込みのためのアドレス情報、退避
先エリア先頭アドレス情報、回復開始指示信号等
を前記命令フエツチ装置から受けてこれらの動作
を制御するレジスタ群制御回路とを備えて、命令
の実行に使用されるレジスタオペランドは前記命
令フエツチ装置から与えられるレジスタアドレス
情報により前記第１のレジスタスタツクから前記
命令実行装置に読出され、演算結果は前記命令フ
エツチ装置から与えられるレジスタアドレス情報
により前記第１のレジスタスタツクおよび第２の
レジスタスタツクの１つのエリアの対応位置に同
時に格納され、前記命令フエツチ装置からプロセ
ス切替処理のための回復開始指示信号が与えられ
ると、前記主記憶装置の該当退避エリアから読出
された対応する１組のレジスタ群内容を前記第１
のレジスタスタツクおよび第２のレジスタスタツ
クの上記と異なるもう１つのエリアに同時に格納
し、前記命令フエツチ装置から与えられるプロセ
ス切替終了信号により、新しいプロセスに対する
命令の実行と並行して前記第２のレジスタスタツ
クの以前実行中であつたプロセスに対応した１つ
のエリアに格納されている１組のレジスタ群の内
容を順次送出して前記主記憶装置の該当退避エリ
アへ退避させるように構成されている。

第３図は上述の改良された貯蔵装置の一例を示
すブロツク図である。すなわち、レジスタ群貯蔵
装置６は、32個のレジスタを有する第１のレジス
タスタツク６１と、64個のレジスタを有する第２
のレジスタスタツク６２と、これらレジスタの内
容の退避、回復を制御するレジスタ群制御回路６
３とから構成される。上記第１のレジスタスタツ
ク６１は、実行中のプロセスに対応した１組のレ
ジスタ群の内容を格納する16個のベースレジスタ
と16個の汎用レジスタとを有し、32ワード×４バ
イトのデータを貯蔵することができる。また、第
２のレジスタスタツク６２は、64ワード×４バイ
トのデータを貯蔵することが可能であり、上述の
実行中のプロセスに対応する１組のレジスタ群お
よび直前の実行プロセスに対応する１組のレジス
タ群の内容を貯蔵する２つのエリアを有する。

レジスタ群制御回路６３は、これらのレジスタ
スタツク６１および６２への命令実行に使用され
るレジスタオペランドの読出しおよび書込みのた
めのアドレスを供給し、プロセス切替処理の終了
後に通常の命令の処理と並行して第２のレジスタ
スタツク６２の１つのエリアに格納されている旧
プロセスに対応したレジスタ群の内容を主記憶装
置１へ退避させるように制御する。

上述の貯蔵装置は、通常の命令の処理中には、
レジスタ内容の読出しは第１のレジスタスタツク
６１から行われ、命令実行装置４での演算結果
は、第１および第２のレジスタスタツクの双方へ
書き込まれる。第２のレジスタスタツク６２は、
前述のように２つのエリアを有し、いずれか一方
のエリアは実行中のプロセスに対応していて第１
のレジスタスタツク６１と同じ内容を有し、第１
のスタツク６１と同時に内容が書き替えられる。
他方のエリアには１回前に実行中であつたプロセ
スに対応したレジスタ群の内容が貯蔵されてい
る。上記２つのエリアは、プロセスの切替えごと
に交互に切替えられる。

第４図はプロセス切替時における上記レジスタ
群貯蔵装置の動作を示すタイムチヤートである。
プロセス切替処理時（同図時刻〜）におい
て、主記憶装置１内の新しく実行するプロセスに
対応したレジスタ群の内容は、BR₀から順次読み
出され、第３図に示す命令実行装置４を介して、
第１および第２のレジスタスタツク６１および６
２（一方のエリア）に書き込まれる。すなわち、
レジスタの回復処理が行われる。このとき第２の
レジスタスタツク６２の他方のエリアには、直前
に実行されていたプロセスに対応するレジスタ群
の内容が残されている。そして、時刻でレジス
タの回復処理が完了したのち、命令の実行と平行
して、第２のレジスタ６２の上記他方のエリアに
格納されている直前のプロセスに対応するレジス
タ群の内容の退避が行われる。すなわち、時刻
〜の間に上記エリアの内容がBR₀から順次主記
憶装置１内の対応エリアへ転送される。上述の動
作によりプロセス切替処理に要する時間が、実質
的にはレジスタの回復処理に要する時間のみとな
り、退避動作の時間は考慮する必要がない。

〔発明が解決しようとする問題点〕すなわち、前述の従来例に比してこの改良では
約２倍の高速化が達成される。しかし、基本命令
の実行時間との間には未だ大きな差があり、シス
テムの性能を劣化させる大きな要因となつてい
る。

本発明の目的は、上述の従来の欠点を解決し、
プロセス切替処理におけるレジスタ群の回復処理
を可能な限り高速化し、システム性能への影響を
最小限にすることができるレジスタ群貯蔵装置を
備えた電子計算機を提供することにある。

〔問題点を解決するための手段〕

本発明は命令フエツチ装置と、命令実行装置
と、レジスタ群貯蔵装置とを内蔵し、主記憶装置
から命令をフエツチし、解読し、命令の実行およ
び命令の解読や割込により起動されるプロセスの
切替処理を行う手段と、プログラムの処理単位で
あるプロセス毎に演算に使用される１組のレジス
タ群の内容を主記憶装置の各プロセスに対応して
設けられたレジスタ退避エリアから読出して前記
レジスタ群貯蔵装置に格納させる手段と、このレ
ジスタ群貯蔵装置に格納されていた以前に実行中
のプロセスに対する１組のレジスタ群の内容を前
記主記憶装置の対応するレジスタ退避エリアに退
避させるようにして、実行可能状態にある複数の
プロセスのうち同時には１個のプロセスを実行す
る手段とを含む中央処理装置とを備えた電子計算
機において、前記レジスタ群貯蔵装置は、実行中
のプロセスに対応する１組の前記レジスタ群の内
容を貯蔵する第１のレジスタスタツクと、上記実
行中のプロセスに対応する１組のレジスタ群の内
容および以前に実行中であつた１組のレジスタ群
の内容並びに次に実行すべきプロセスに対応する
レジスタ群の内容とを貯蔵できる複数のエリアを
有する第２のレジスタスタツクと、前記命令フエ
ツチ装置からのレジスタアドレス情報によつて前
記第１および第２のレジスタスタツクへのアドレ
ス指示を行う制御回路と、この制御回路からの回
復終了信号によりメモリアクセス信号を送出し上
記回復終了後に主記憶装置からのメモリ終了信号
を受けると次のプロセス決定信号を送出する次プ
ロセス決定回路と、前記第２のレジスタスタツク
の複数のエリアに対応して設けられこれらの各エ
リアに格納されているレジスタ群に対応するプロ
セス番号を登録する複数のスタツク管理レジスタ
を内蔵し命令フエツチ装置からのプロセス情報ま
たは主記憶装置からの読出しデータ中のプロセス
番号と上記スタツク管理レジスタの内容とをプロ
セス切替指示信号または前記次プロセス決定信号
により比較した結果により実行エリアアドレス情
報および回復指示信号または転送エリアアドレス
情報および転送指示信号を前記制御回路へ送出す
る管理回路とを備え、前記制御回路は、この管理
回路からの実行エリアアドレス情報または転送エ
リアアドレス情報によつて前記第２のレジスタス
タツクのエリアを指示して前記第２のレジスタス
タツクの書込みまたは読出しを制御する手段と、
前記第２のレジスタスタツクから前記第１のレジ
スタスタツクへの回復動作の終了により前記回復
終了信号を送出し前記第２のレジスタスタツクへ
の主記憶装置からの転送終了により転送終了信号
を送出する手段とを含むことを特徴とする。

〔作用〕

通常の命令実行時には第１のレジスタスタツク
から読出して命令が実行され、演算結果はこの第
１のレジスタスタツクおよび第２のレジスタスタ
ツクの１つのエリアに同時に格納する。プロセス
切替時においては、前記第２のレジスタスタツク
の１つのエリアに格納されている次プロセスに対
応するレジスタ群の内容を第１のレジスタスタツ
クへ転送して回復処理を完了する。その後このプ
ロセスの実行と平行してその次に実行すべき次プ
ロセス番号を主記憶装置から読み出し、そのプロ
セス番号と前記複数のスタツク管理レジスタの一
致の有無を検出し、いずれとも不一致であるとき
は当該プロセスのレジスタ群が退避されている主
記憶装置の退避エリア先頭アドレスから順次対応
するレジスタ群の内容を読出して、第２のレジス
タスタツクのもう１つ別のエリアに格納する。

〔実施例〕

次に、本発明について図面を参照して詳細に説
明する。

第５図は本発明の一実施例装置構成図である。
この図はレジスタ群貯蔵装置６、命令フエツチ装
置３、命令実行装置４および主記憶装置１を含む
計算機システムを示す。すなわちこのシステム
は、主記憶装置１と中央処理装置２とからなり、
中央処理装置２は、命令フエツチ装置３と、命令
実行装置４と、レジスタ群貯蔵装置６とを含む。
レジスタ群貯蔵装置６を除いた構成は、前述の第
１図または第３図に示された従来例と同様であ
る。レジスタ群貯蔵装置６に本発明の特徴があ
る。

このレジスタ群貯蔵装置６は、第１のレジスタ
スタツク６１、第２のレジスタスタツク６２、制
御回路６３、次プロセス決定回路６５、管理回路
６６、選択回路６０１，６０２とを含。

第１のレジスタスタツク６１は、実行中のプロ
セスに対応するレジスタ群を貯蔵するレジスタ
で、 32ワード×４バイドの構成を持つ。そして、制御回路６３から指示さ
れるアドレスの内容を読出して命令フエツチ装置
３および命令実行装置４に送り、選択回路６０１
で選択された命令実行装置４の出力または第２の
レジスタスタツク６２の読出しデータを指示され
たアドレスに書込む。

第２のレジスタスタツク６２は、上記の第１の
レジスタスタツク６２の４倍の容量、すなわち
128ワード×４バイトの構成を持ち、４つのエリ
アに分割されている。各エリアの容量は、 32ワード×４バイトであり、それぞれのエリアに対して２ビツトのア
ドレスが割り当てられている。上記４つのエリア
のうち、１つは実行中のプロセスに対応するレジ
スタ群を貯蔵するエリアであり、前記第１のレジ
スタスタツクと同時に書き替えられる。他の１つ
は直前に実行されたプロセスのレジスタ群貯蔵エ
リアであり、残りの２つのエリアは、次に実行す
べきプロセスのレジスタ群をあらかじめ貯蔵する
ために使用される。

選択回路６０２は、命令実行装置４の出力また
は主記憶装置１からの読出しデータを択一的に選
択して上記第２のレジスタスタツク６２に与え
る。第２のレジスタスタツク６２に書込むべき番
地およびエリア指定は、制御回路６３から与えら
れる。そして、次に実行すべきプロセスに対応す
るレジスタ群の内容は、あらかじめ主記憶装置１
から転送されて１つのエリアに記憶しておいて、
プロセス切替時に選択回路６０１を介して第１の
レジスタスタツク６１へ転送する。これらの動作
は制御回路６３、次プロセス決定回路６５、管理
回路６６等の協動によつて行う。

制御回路６３は、第１および第２のレジスタス
タツク６１および６２に対するアドレス制御およ
び命令の実行とは独立に、主記憶装置１へアクセ
スするための制御を行う回路であつて、詳しくは
第６図に示すように構成されている。すなわち、
命令フエツチ装置３からのレジスタアドレス情報
７１をレジスタアクセス指示信号７２によつて格
納するアドレスレジスタ６３１を備える。また回
復動作時等の第２のレジスタスタツクのアドレス
を与えるための回復アドレスレジスタ６３７を備
える。また、上記両レジスタの出力を択一的に選
択して第１のレジスタスタツク６１に供給する選
択回路６３２、第２のレジスタスタツク６２に供
給するアドレスを選択する選択回路６３３を備え
る。管理回路６６から与えられる実行エリアアド
レス情報８８または転送エリアアドレス情報８９
（２ビツト）を択一的に選択出力して第２レジス
タスタツク６２の４つのエリアのうちの１つを指
定する選択回路６３４、管理回路６６から与えら
れる回復指示信号７４をセツトする回復指示レジ
スタ６３５、同じく管理回路６６から与えられる
転送指示信号８１をセツトする転送指示レジスタ
６４５を備える。また主記憶装置１からの読出し
データ８５の下位24ビツト７９および固定値Ａ並
びに「＋４」回路６４４の出力を入力し、次プロ
セス決定回路６５から与えられる次プロセス決定
信号８０またはアンド回路６４１を介して与えら
れる回復完了信号によつて、上記入力信号を択一
的に選択出力してメモリアドレスレジスタ６４２
に供給する選択回路６４３を備える。上記メモリ
アドレスレジスタ６４２、このレジスタ６４２の
内容を＋４する回路６４４、回復アドレスレジス
タ６３７のオール「１」を検出し、アンド回路６
４１を介して回復終了信号７５を出力させるオー
ル「１」検出回路６４０を備える。さらに上記各
種信号のアンドまたはオアにより各種レジスタの
セツト、リセツトまたは外部装置に対する各種信
号を出力する多数のオア回路およびアンド回路を
含む。

オア回路６４８は、次プロセス決定回路６５か
らの次プロセス決定信号８０、アンド回路６４１
の出力する回復終了信号７５およびアンド回路６
４７の出力信号を入力するオア回路であり、それ
らの信号を前記メモリアドレスレジスタ６４２の
セツト端子Ｓに与える。アンド回路６４７は、主
記憶装置１からのメモリ終了信号７８と転送指示
レジスタ６４５の出力とを入力し、出力を前記オ
ア回路６４８およびアンド回路６５０の入力に接
続する。アンド回路６５０は、アンド回路６４７
の出力とオール「１」検出回路６４０の出力を入
力し、転送終了信号８２を送出して管理回路６６
に送る。また、メモリ終了信号７８とオール
「１」検出回路６４０をアンド回路６５１に入力
させ、その出力で転送指示レジスタ６４５をリセ
ツトさせる。

転送指示レジスタ６４５の出力と次プロセス決
定回路６５からのメモリアクセス信号７６とは、
オア回路６４６を介して主記憶装置１へのメモリ
リクエスト信号７７とされる。また転送指示レジ
スタ６４５の出力および回復指示レジスタ６３５
の出力はオア回路６３９を介して切替回路６３３
の切替制御信号とされる。アンド回路６４１はオ
ール「１」検出回路６４０と回復指示レジスタ６
３５の出力を入力とし、その出力は前述の回復終
了信号７５とされる。回復アドレスレジスタ６３
７の出力は、＋１回路６３８によつて＋１されて
レジスタ内容が＋１される。

以上の構成により、制御回路６３の動作は以下
のようになる。常時は、命令フエツチ装置３から
のレジスタアドレス情報７１によつて第１のレジ
スタスタツク６１の書込み読出しアドレスとし、
かつ第２のレジスタスタツク６２の書込みアドレ
スの下位５ビツトとする。第２のレジスタスタツ
ク６２の上位２ビツトすなわち前記４つのエリア
は管理回路６６から実行エリアアドレス情報８８
によつて指示されている。

プロセス切替時に管理回路６６からの回復指示
信号７４により選択回路６３２および６３３を介
して、回復アドレスレジスタの出力が第１および
第２レジスタスタツク６１および６２に与えら
れ、管理回路６６からの実行エリアアドレス情報
８８の指示する該当エリアに貯蔵されているレジ
スタ群の内容を０番地から順次読出して、第１の
レジスタスタツク６１へ転送させる。回復アドレ
スレジスタ６３７の初期状態は「０」であり、順
次＋１される。すなわち新しく実行すべきプロセ
スに対応したエリアの内容が第１のレジスタスタ
ツク６１に格納される。回復アドレスレジスタの
出力がオール「１」になると、アンド回路６４１
の出力により回復終了信号７５が次プロセス決定
回路６５へ送出される。またオール「１」検出回
路６４０の出力により回復指示レジスタ６３５が
リセツトされる。

一方、アンド回路６４１の出力がオア回路６４
８を介してメモリアドレスレジスタ６４２のセツ
ト入力Ｓに与えられ、レジスタ６４２は選択回路
６４３を介して与えられる固定値Ａがセツトされ
る。そして、次プロセス決定回路６５からのメモ
リアクセス信号７６、オア回路６４６を介して主
記憶装置１へのメモリリクエスト信号７７とな
り、前記固定値Ａを主記憶アドレス８３として主
記憶装置１へ読出しアクセス要求が行われる。主
記憶装置のＡ番地には、第９図に示すように上位
８ビツトにプロセス番号が、下位24ビツトにレジ
スタ群退避エリア先頭アドレスが記憶させてい
る。Ａ＋４、Ａ＋８、………番地にも同様に各プ
ロセスの番号および退避エリア先頭アドレスが記
憶されている。これらは優先度の高いプロセスか
ら順に記憶されていて次プロセスに対応するもの
はＡ番地にくり上げられるものとする。そして、
主記憶装置のＡ番地からの読出しデータ８５が送
られてくると、その下位24ビツト（退避エリア先
頭アドレス）が選択回路６４３に入力し、次プロ
セス決定レジスタ６５からの次プロセス決定信号
８０により、上記退避エリア先頭アドレスが選択
されてメモリアドレスレジスタ６４２にセツトさ
れる。

次に、管理回路６６から転送指示信号８１が与
えられたとき（後述するように必ず与えられると
は限らない）、転送指示レジスタ６４５がセツト
され、オア回路６４６を介してメモリリクエスト
信号７７が主記憶装置１へ出力される。

主記憶装置１の退避エリア先頭アドレスから１
ワードの読出しが終了するごとにメモリ終了信号
７８が入力し、メモリアドレスレジスタ６４２は
＋４回路によつて＋４されたアドレスを送出す
る。一方、上記メモリ終了信号によりフリツプフ
ロツプ６４９がセツトされ、回復アドレスレジス
タ６３７は「＋１」回路６３８によつて「＋１」
されたアドレスを出力し、選択回路６３３を介し
て第２のレジスタスタツク６２へ送る。第２のレ
ジスタスタツク６２の上位２ビツトのアドレスは
選択回路６３４で管理回路６６からの転送エリア
アドレス情報８９が選択出力されている。したが
つて、第２のレジスタスタツク６２の上記転送エ
リアアドレス情報８９で指定されるエリアに０番
地から、順次次プロセスに対応するレジスタ群の
内容が書込まれる。書込みが終了し、オール
「１」検出回路６４０の出力が「１」となり、主
記憶装置１からメモリ終了信号７８がくると、ア
ンド回路６５１の出力により転送指示レジスタ６
４５がリセツトされ、またアンド回路６５０の出
力が「１」となり、転送終了信号８２が管理回路
６６へ送られる。

次プロセス決定回路６６は、実行待ちの状態に
あるプロセスのうち最も高い優先度をもつ次プロ
セスを決定する回路であつて、第７図に示すよう
に構成されている。すなわち、制御回路６３から
与えられる回復終了信号７５をセツトする回復終
了レジスタ６５５と、このレジスタ６５５の出力
および主記憶装置１からのメモリ終了信号７８を
入力とするアンド回路６５６から構成される。前
記回復終了レジスタ６５５の出力は制御回路６３
へのメモリアクセス信号７６とされ、前記アンド
回路６５６の出力は次プロセス決定信号８０とし
て制御回路６３および管理回路６６へ送られる。
なお、レジスタ６５５はメモリ終了信号７８によ
つてリセツトされる。上述の構成によりメモリ終
了信号７８が入力すると、アンド回路６５６を介
して次プロセス決定信号８０を送出するとともに
回復終了レジスタ６５５をリセツトし、メモリア
クセス信号７６の送出を停止する。

管理回路６６は、第８図に示すように構成され
ている。この回路は第２のレジスタスタツク６２
の貯蔵内容を管理し、次プロセスに対応したレジ
スタ群の内容を主記憶装置１から転送する必要性
の有無の判断をし、かつ、プロセス切替時のレジ
スタ回復処理の方法を決定する回路である。すな
わち、制御回路６３から与えられる読出しデータ
上位８ビツト87（次プロセス番号）と、命令フエ
ツチ装置３から与えられるプロセス番号情報８
９′とを入力し、プロセス切替指示信号７３によ
つて前記番号情報８９′を選択してプロセス番号
レジスタ６６５に入力させる選択回路６６４、お
よび上記プロセス番号レジスタ６６５、上記プロ
セス切替指示信号７３および次プロセス決定回路
６５からの次プロセス決定信号８０を入力し前記
レジスタ６５５のセツト端子へ出力するオア回路
６６３を備える。前記プロセス切替指示信号７３
をセツトするプロセス切替指示レジスタ６６１、
前記次プロセス決定信号８０をセツトする次プロ
セス決定レジスタ６６２、レジスタ６６１および
６６２の両出力を入力するオア回路６７６、第２
のレジスタスタツク６２の４つのエリアにそれぞ
れ対応して設けられ、それぞれのエリアに貯蔵し
ているレジスタ群に対応するプロセス番号および
有効性を表示するＶビツトを格納するスタツク管
理レジスタ６６６〜６６９を備える。このレジス
タ６６６〜６６９の内容と前記レジスタ６６５の
内容とをそれぞれ比較し、内容が一致しかつ前記
Ｖビツトが「１」のとき「１」を出力する比較回
路６７０〜６７３を備える。上記各比較回路の出
力を保持する４ビツトの実行中エリア表示レジス
タ６７８、前記比較回路６７０〜６７３の出力を
入力するオア回路６７４、オア回路６７４を備え
る。このオア回路６７４の出力および前記レジス
タ６６１の出力を入力し、回復指示信号７４を制
御回路６３へ送出するアンド回路６７５、前記オ
ア回路６７４の否定出力と前記オア回路６７６の
出力とを入力し転送指示信号８１を送出するアン
ド回路６７７を備える。前記レジスタ６７８の出
力をエンコードし、２ビツトの実行中エリアアド
レス情報８８を出力するエンコーダ６７９を備え
る。前記レジスタ６７８の出力の順序を右回転し
てセツトする転送エリア表示レジスタ６８１を備
える。このレジスタの出力をエンコードして２ビ
ツトの転送エリアアドレス情報８９を出力するエ
ンコーダ６８２、前記レジスタ６８１の各ビツト
出力をそれぞれ入力し、転送終了信号８２とのア
ンドを取つて前記スタツク管理レジスタ６６６〜
６６９へのセツト信号をそれぞれ出力するアンド
回路６８３〜６８６を備える。

管理回路６６の動作は次のとおりである。

通常の命令実行時においては、命令フエツチ装
置３から与えられたプロセス番号情報８９′をレ
ジスタ６６５に保持していて、比較回路６７０〜
６７３で検出した該当プロセス番号に対応するレ
ジスタ群を貯蔵している。第２のレジスタスタツ
ク６２のエリアが実行中エリア表示レジスタ６７
８に保持されている。そして、エンコーダ６７９
から実行中エリアアドレス情報８８が制御回路６
３へ送出されている。

プロセス切替処理時においては、命令フエツチ
装置からプロセス番号情報８９′およびプロセス
切替指示信号７３が与えられる。選択回路６６４
は、上記プロセス番号情報８９′を選択してレジ
スタ６６５へ供給する。プロセス切替指示信号７
３はオア回路６６３を介してレジスタ６６５のセ
ツト指示信号となり、レジスタ６６５に上記プロ
セス番号情報８９′がセツトされる。また、レジ
スタ６６１もセツトされる。比較回路６７０〜６
７３はスタツク管理レジスタ６６６〜６６９の内
容をそれぞれレジスタ６６５の内容と比較し、一
致したスタツク管理レジスタのＶビツトが「１」
の場合に「１」を出力する。いずれか１つの比較
回路から「１」が出力されるとオア回路６７４お
よびアンド回路６７５を介して回復指示信号７４
が制御回路６３へ送出される。同時に実行中エリ
ア表示レジスタ６７８の対応するビツトが「１」
にセツトされる。

以上要約すると、第５図の第２のレジスタスタ
ツク６２内に新しく実行すべきプロセスに対応し
たレジスタ群が既に貯臓されている場合は、制御
回路６３に回復指示信号７４を送出する。また、
実行中エリア表示レジスタ６７８の内容はエンコ
ーダ６７９で２ビツトに変換された実行エリアア
ドレス情報８８として送出される。

上記回復指示信号７４と実行エリアアドレス情
報８８により前記制御回路６３の制御で回復処理
が行われ、回復完了後主記憶装置１のアドレスＡ
から読出された読出しデータの上位８ビツト８７
（次プロセス番号）が選択回路６６４に入力し、
選択回路６６４で選択されてレジスタ６６５へ入
力する。レジスタ６６５は、次プロセス決定回路
６５からの次プロセス決定信号８０によつて上記
の８ビツト８７をセツトする。また、次プロセス
決定レジスタ６６２もセツトされる。

一方、上記レジスタ６６５の内容をスタツク管
理レジスタ６６６〜６６９の内容と比較し、いず
れの比較回路６７０〜６７３でも一致が検出され
ない場合は、オア回路６７４の否定出力が「１」
となり、アンド回路６７７を介して転送指示信号
８１が制御回路６３へ送られる。比較回路６７０
〜６７３のいずれかで一致が検出されれば、次プ
ロセスがすでに第２のレジスタスタツク６２内に
存在するということであるから、上記転送指示は
不要である。制御回路６３が転送動作を制御し、
その終了により転送終了信号８２が送られてくる
と、アンド回路６８３〜６８６が開かれて転送エ
リア表示レジスタ６８１の「１」を出力している
ビツトに対応するスタツク管理レジスタ６６６〜
６６９にセツト信号が与えられ、当該レジスタに
はレジスタ６６５の出力およびＶビツトがセツト
される。すなわち次プロセス番号がセツトされ
る。これにより次にプロセス切替指示信号がきた
とき、前述のように当該エリアのアドレス情報、
すなわち実行エリアアドレス情報８８および回復
指示信号７４を出すことができる。

第１０図はプロセス切替処理時および次プロセ
ス決定処理時並びにメモリ内容転送処理時におけ
る転送状況を説明するための図である。次に、第
５図〜第８図および第１０図を参照して、各時点
における動作を説明する。

通常の命令実行中は、レジスタオペランドの読
出しは第１のレジスタスタツク６１から命令フエ
ツチ装置３および命令実行装置４へ行われ、命令
実行装置４での演算結果は第１および第２のレジ
スタスタツク６１および６２の両方へ書込まれ
る。この場合第２のレジスタスタツクの上位２ビ
ツトは管理回路６６からの実行エリアアドレス情
報８８が制御回路６３を介して与えられる。

次に、プロセス切替処理は第１０図の時刻に
おいて、命令フエツチ装置３からプロセス切替指
示信号７３およびプロセス番号情報８９′が管理
回路６６に与えられ、そのプロセスに対応するレ
ジスタ群を貯蔵している第２のレジスタスタツク
のエリアを示す実行中エリアアドレス情報８８お
よび回復指示信号７４が管理回路６６から制御回
路６３へ送られる。これにより、制御回路６３
は、第２のレジスタスタツク６２の当該エリアの
０番地から順次読出して第１のレジスタスタツク
６１へ転送させ書込ませる。すなわち、BR₀から
BR₁₅およびGR₀からGR₁₅までの32ワードが転送
される。第１０図の時刻で点送が終わりプロセ
ス切替処理が完了すると制御回路６３から回復終
了信号７５が次プロセス決定回路６５へ送られ
る。

次プロセス決定回路６５は、回復終了信号７５
を回復終了レジスタ６５５にセツトし、メモリア
クセス信号７６を制御回路６３へ送る。このメモ
リアクセス信号７６は、制御回路６３のオア回路
６４６を介してメモリリクエスト信号７７として
主記憶装置１に送られ、一方、制御回路６３のメ
モリアドレスレジスタ６４から固定値Ａが主記憶
アドレス８３として送出される。すなわち主記憶
装置１へ読出しアクセス要求が行われ、主記憶装
置からの読出しデータ８５が返送される。この読
出しデータの下位24ビツト７９（レジスタ群退避
エリア先頭アドレス）は制御回路６３の選択回路
６４３を介してメモリアドレスレジスタ６４２に
セツトされる。上位８ビツト８７（プロセス番
号）は管理回路６６の選択回路６６４に入力させ
る。そして、主記憶装置１からのメモリ終了信号
７８が次プロセス決定回路６５に与えられると、
メモリアクセス信号７６が消失し、次プロセス決
定信号８０が出力される。管理回路６６はこの信
号８０により次プロセス決定レジスタ６６２をセ
ツトし、前記読出しデータ上位８ビツト８７（次
プロセス番号）をレジスタ６６５にセツトする。

このレジスタ６６５の内容がスタツク管理レジ
スタのいずれにも一致しないときは、管理回路６
６から転送指示信号８１が制御回路６３へ送出さ
れる。また、転送エリアアドレス情報８９は、第
２のレジスタスタツク６２内において、実行中の
エリアの次のエリアを指定する２ビツト情報を出
力している。上記レジスタ６６５の内容がいずれ
かのスタツク管理レジスタと一致したときは転送
指示信号８１は出力されない。

制御回路６３は、転送指示信号８１が入力する
と、メモリリクエスト信号７７を主記憶装置１に
送り、先にメモリアドレスレジスタ６４２にセツ
トされている次プロセスの退避エリア先頭アドレ
スに対する読出し要求を行う。主記憶装置１から
の読出しデータ８５すなわちBR₀の内容が選択回
路６０２を介して第２のレジスタスタツク６２に
書込まれる。このときの第２のレジスタスタツク
６２のエリアすなわち上位２ビツトは、管理回路
６６から与えられた転送エリアアドレス情報８９
が選択されている。また下位５ビツトは回復アド
レスレジスタ６３７の出力が選択されている。上
記BR₀の内容が転送されて、メモリ終了信号７８
がくると、メモリアドレスレジスタ６４２の内容
が＋４され、かつ、回復アドレスレジスタ６３７
の内容が＋１されて、順次BR₀〜BR₁₅およびGR₀
〜GR₁₅の内容が転送される（第１０図時刻〜
）。

転送が終了し、オール「１」検出回路６４０の
出力が「１」となり、メモリ終了信号７８とのア
ンドにより転送終了信号８２が管理回路６６へ送
られ、かつ、転送指示レジスタ６４５がリセツト
され、メモリリクエスト信号７７が消失する。管
理回路６６は、転送終了信号８２を受けると、転
送エリアに対応したスタツク管理レジスタ６６６
〜６６９のうちの１つに、Ｖビツトおよびプロセ
ス番号レジスタ６６５の内容（次プロセス番号）
をセツトする。前述のプロセス切替処理終了時点
すなわち回復完了時点（第１０図の時刻）以後
は、通常の命令の実行が平行して行われているか
ら、上述の次プロセス決定処理（時刻〜）お
よびメモリ内容転送処理（時刻〜）は、命令
の実行と平行して行われる。

またプロセス切替処理（時刻〜）は、第２
のレジスタスタツクの内容を第１のレジスタスタ
ツクへ転送するのみであり、第２のレジスタスタ
ツクへの主記憶装置１からの読出しはあらかじめ
時刻〜の間に行われているから切替処理は迅
速になされる。

次に、再びプロセス切替えを行うには、上述と
同様に処理され、第２のレジスタスタツク６２の
残りのエリアに次プロセスに対応するレジスタ群
が書き込まれる。さらに、次のプロセス切替え時
に、次プロセスの書込みが必要とされるときは、
最小のプロセスに対応したレジスタ群の内容を貯
蔵している第２のレジスタスタツク６２の１つの
エリアの内容を主記憶装置１へ退避させたのち
に、このエリアに次プロセスのレジスタ群を貯蔵
させればよい。

プロセス切替処理時に、新プロセスに対応する
レジスタ群の内容が第２のレジスタスタツク６２
内に存在しない場合は、まず転送指示信号８１に
よつて主記憶装置１から第２のレジスタスタツク
６２へメモリ内容の転送が32回行われた後に、回
復指示信号７４により第２のレジスタスタツク６
２から第１のレジスタスタツク６１への転送が行
われる。しかし、このような場合は、割込み処理
のときに発生する可能性があるのみでほとんど生
じない。

本実施例では、第２のレジスタスタツク６２の
容量をレジスタ群４個分としたが、さらに容量を
増加することも可能である。プロセツサが使用さ
れる環境条件などによるプロセスの個数分布や、
切替頻度または必要とするハードウエアの量など
により任意に設計すればよい。

〔発明の効果〕

以上のように、本発明においては、複数のレジ
スタ群を貯蔵可能な第２のレジスタスタツクを設
けて、以前に命令実行したプロセスのレジスタ群
および現在実行中のプロセスのレジスタ群および
次に実行すべきプロセスのレジスタ群の内容を貯
蔵し、通常の命令実行時には、第１のレジスタス
タツクからの読出し書込みによつて命令を実行す
るとき、前記第２のレジスタスタツクへ演算結果
を同時に書き込ませ、プロセス切替時には、あら
かじめ前記第２のレジスタスタツクの他のエリア
に貯蔵している次プロセスのレジスタ群の内容を
前記第１のレジスタスタツクに転送して命令を実
行し、命令の実行と平行してさらに次のプロセス
に対応するレジスタ群の内容を主記憶装置の該当
退避エリアから第２のレジスタスタツクの別のエ
リアに書き込ませるように構成したから、プロセ
ス切替時における第１のレジスタスタツクへのレ
ジスタ群の内容転送が迅速に行われる効果があ
る。また、次プロセスに対応するレジスタ群の内
容を主記憶装置から読出して前記第２のレジスタ
スタツクへ書き込む動作および必要なときの主記
憶装置への退避動作は、命令実行と平行して行わ
れるから、実質的にはプロセス切替処理の時間は
延長しない。すなわち、プロセス切替処理は、第
２のレジスタスタツクから前記第１のレジスタス
タツクへの転送時間のみとなり、迅速に完了する
ことが可能である。

【図面の簡単な説明】

第１図は従来例レジスタ群貯蔵装置を使用した
計算機システムを示すブロツク図。第２図は上記
従来例を説明するためのタイムチヤート。第３図
は改良された別のレジスタ群貯蔵装置を使用した
計算機システムの従来例を示すブロツク図。第４
図はその動作を説明するためのタイムチヤート。
第５図は本発明の一実施例を示すブロツク図。第
６図は上記実施例の制御回路の構成の一例を示す
ブロツク図。第７図は上記実施例の次プロセス決
定回路の構成例を示すブロツク図。第８図は上記
実施例の管理回路の構成例を示すブロツク図。第
９図は主記憶装置内のプロセス番号およびレジス
タ群退避エリア先頭アドレスの格納フオーマツ
ト。第１０図は第５図に示す実施例の動作を説明
するためのタイムチヤート。１……主記憶装置、２……中央処理装置、３…
…命令フエツチ装置、４……命令実行装置、５，
６……レジスタ群貯蔵装置、５１……レジスタス
タツク、５２……アドレスレジスタ、６１……第
１のレジスタスタツク、６２……第２のレジスタ
スタツク、６３……制御回路、６５……次プロセ
ス決定回路、６６……管理回路、６０１，６０２
……選択回路。

Claims

【特許請求の範囲】１命令フエツチ装置３と、命令実行装置４と、
レジスタ群貯蔵装置６とを内蔵し、主記憶装置１
から命令をフエツチし、解読し、命令の実行およ
び命令の解読や割込により起動されるプロセスの
切替処理を行う手段と、プログラムの処理単位で
あるプロセス毎に演算に使用される１組のレジス
タ群の内容を主記憶装置の各プロセスに対応して
設けられたレジスタ退避エリアから読出して前記
レジスタ群貯蔵装置に格納させる手段と、このレ
ジスタ群貯蔵装置に格納されていた以前に実行中
のプロセスに対する１組のレジスタ群の内容を前
記主記憶装置の対応するレジスタ退避エリアに退
避させるようにして、実行可能状態にある複数の
プロセスのうち同時には１個のプロセスを実行す
る手段とを含む中央処理装置２とを備えた電子計
算機において、前記レジスタ群貯蔵装置は、実行中のプロセス
に対応する１組の前記レジスタ群の内容を貯蔵す
る第１のレジスタスタツク６１と、上記実行中の
プロセスに対応する１組のレジスタ群の内容およ
び以前に実行中であつた１組のレジスタ群の内容
並びに次に実行すべきプロセスに対応するレジス
タ群の内容とを貯蔵できる複数のエリアを有する
第２のレジスタスタツク６２と、前記命令フエツ
チ装置からのレジスタアドレス情報によつて前記
第１および第２のレジスタスタツクへのアドレス
指示を行う制御回路６３と、この制御回路からの
回復終了信号によりメモリアクセス信号を送出し
上記回復終了後に主記憶装置からのメモリ終了信
号を受けると次プロセス決定信号を送出する次プ
ロセス決定回路６５と、前記第２のレジスタスタ
ツクの複数のエリアに対応して設けられこれらの
各エリアに格納されているレジスタ群に対応する
プロセス番号を登録する複数のスタツク管理レジ
スタを内蔵し命令フエツチ装置からのプロセス情
報または主記憶装置からの読出しデータ中のプロ
セス番号と上記スタツク管理レジスタの内容とを
プロセス切替指示信号または前記次プロセス決定
信号により比較した結果により実行エリアアドレ
ス情報および回復指示信号または転送エリアアド
レス情報および転送指示信号を前記制御回路へ送
出する管理回路８２とを備え、前記制御回路は、この管理回路からの実行エリ
アアドレス情報または転送エリアアドレス情報に
よつて前記第２のレジスタスタツクのエリアを指
示して前記第２のレジスタスタツクの書込みまた
は読出しを制御する手段と、前記第２のレジスタ
スタツクから前記第１のレジスタスタツクへの回
復動作の終了により前記回復終了信号を送出し前
記第２のレジスタスタツクへの主記憶装置からの
転送終了により転送終了信号を送出する手段とを
含むことを特徴とする電子計算機。