JPH0740234B2 - トレース回路 - Google Patents
トレース回路Info
- Publication number
- JPH0740234B2 JPH0740234B2 JP60196251A JP19625185A JPH0740234B2 JP H0740234 B2 JPH0740234 B2 JP H0740234B2 JP 60196251 A JP60196251 A JP 60196251A JP 19625185 A JP19625185 A JP 19625185A JP H0740234 B2 JPH0740234 B2 JP H0740234B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- trace
- microcomputer
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトレース回路に関し、特にマイクロコンピュー
タに実行過程をリアルタイムに記録するトレース回路に
関する。
タに実行過程をリアルタイムに記録するトレース回路に
関する。
マイクロコンピュータを用いたシステムの開発を効果的
に行なう方法の１つに、マイクロコンピュータを実行さ
せ、その実行過程をリアルタイムにメモリに記録して、
後にそのデータを解析するという方法がある。
に行なう方法の１つに、マイクロコンピュータを実行さ
せ、その実行過程をリアルタイムにメモリに記録して、
後にそのデータを解析するという方法がある。
従来、第２図に示す実行過程を有するマイクロコンピュ
ータを用いたシステムの場合、その命令の実行を複数の
マシンサイクルM1,M2およびM3上で行う。また、それぞ
れのマシンサイクルはクロック信号30からなる基本ステ
ートT1,T2,T3およびT4から構成されている。マイクロコ
ンピュータの実行過程を記録するのはＡなるマイクロコ
ンピュータのステータスデータとＢなるアドレスデータ
とを記録すれば良く、ステータスデータＡとアドレスデ
ータＢとはそれぞれ第２図に示すタイミングでマイクロ
コンピュータから入出力される。すなわち、ステータス
データＡはマシンサイクルM1からM3までのすべての基本
ステートで出力されるため、すべてのステートでこのデ
ータを記録する必要がある。アドレスデータＢは各マシ
ンサイクルの基本ステートT1でのみ出力されるためT1ス
テートでのみ記録すれば良い。
ータを用いたシステムの場合、その命令の実行を複数の
マシンサイクルM1,M2およびM3上で行う。また、それぞ
れのマシンサイクルはクロック信号30からなる基本ステ
ートT1,T2,T3およびT4から構成されている。マイクロコ
ンピュータの実行過程を記録するのはＡなるマイクロコ
ンピュータのステータスデータとＢなるアドレスデータ
とを記録すれば良く、ステータスデータＡとアドレスデ
ータＢとはそれぞれ第２図に示すタイミングでマイクロ
コンピュータから入出力される。すなわち、ステータス
データＡはマシンサイクルM1からM3までのすべての基本
ステートで出力されるため、すべてのステートでこのデ
ータを記録する必要がある。アドレスデータＢは各マシ
ンサイクルの基本ステートT1でのみ出力されるためT1ス
テートでのみ記録すれば良い。
上記の実行過程を要する従来のマイクロコンピュータの
トレース回路は、第３図に示す構成となっていた。すな
わち、１は上記したマイクロコンピュータ、２はステー
タスデータＡ及びアドレスデータＢがパラレルに出力さ
れるデータバスである。20は実行過程を記録するメモリ
であり１ワードにはステータスデータＡ及びアドレスデ
ータＢが同時に記録される。22はメモリ20に対する書込
み及び読出しの制御回路であり、メモリ20のアドレスを
示すカウンタを含んでいる。15はアドレスデータＢの書
込制御信号、16はステータスデータＡの書込制御信号、
25は書込制御信号15,16の論理和信号でこの信号により
制御回路22にトレースデータのメモリ20への書込みが指
示される。24はメモリ20の読出制御信号である。11はシ
ステム共通バスであり、メモリ20とは接続バス21で、制
御回路22とは接続バス23で接続されている。
トレース回路は、第３図に示す構成となっていた。すな
わち、１は上記したマイクロコンピュータ、２はステー
タスデータＡ及びアドレスデータＢがパラレルに出力さ
れるデータバスである。20は実行過程を記録するメモリ
であり１ワードにはステータスデータＡ及びアドレスデ
ータＢが同時に記録される。22はメモリ20に対する書込
み及び読出しの制御回路であり、メモリ20のアドレスを
示すカウンタを含んでいる。15はアドレスデータＢの書
込制御信号、16はステータスデータＡの書込制御信号、
25は書込制御信号15,16の論理和信号でこの信号により
制御回路22にトレースデータのメモリ20への書込みが指
示される。24はメモリ20の読出制御信号である。11はシ
ステム共通バスであり、メモリ20とは接続バス21で、制
御回路22とは接続バス23で接続されている。
次に、上述のトレース回路の動作を第２図を参照して説
明する。マイクロコンピュータ１がマシンサイクルM1の
基本ステートT1になると、ステータスデータＡ及びアド
レスデータＢをメモリ20に記録する必要があるため、書
込制御信号15,16がアクティブになる。書込制御信号15,
16の論理和信号25によりデータバス２上のデータをメモ
リ20に書込むよう制御回路22が指示され、メモリ20にス
テータスデータＡ及びアドレスデータＢが書込まれる。
明する。マイクロコンピュータ１がマシンサイクルM1の
基本ステートT1になると、ステータスデータＡ及びアド
レスデータＢをメモリ20に記録する必要があるため、書
込制御信号15,16がアクティブになる。書込制御信号15,
16の論理和信号25によりデータバス２上のデータをメモ
リ20に書込むよう制御回路22が指示され、メモリ20にス
テータスデータＡ及びアドレスデータＢが書込まれる。
マイクロコンピュータ１が基本ステートT2,T3,T4に入る
と、ステータスデータＡのみを記録すれば良いので書込
制御信号16のみがアクティブになる。ただし、メモリ20
への論理和信号25はアクティブであり、データバス２上
のデータはそのままメモリ20に書込まれる。しかし、デ
ータバス２上のアドレスデータＢの部分には意味のある
データは存在していないので、メモリ20は無駄な情報を
この時に記録したことになる。
と、ステータスデータＡのみを記録すれば良いので書込
制御信号16のみがアクティブになる。ただし、メモリ20
への論理和信号25はアクティブであり、データバス２上
のデータはそのままメモリ20に書込まれる。しかし、デ
ータバス２上のアドレスデータＢの部分には意味のある
データは存在していないので、メモリ20は無駄な情報を
この時に記録したことになる。
上述した従来のトレース回路は、メモリが１個であるた
めメモリの１ワードに複数種類のトレースデータを記録
することになり、かつ、メモリ構成上トレースデータを
記録するタイミングをトレースデータの種類によって変
えることができず、メモリ内のトレースデータには不必
要なデータが多く含まれるという欠点がある。また、こ
のためにメモリ容量が大きくなるという欠点がある。
めメモリの１ワードに複数種類のトレースデータを記録
することになり、かつ、メモリ構成上トレースデータを
記録するタイミングをトレースデータの種類によって変
えることができず、メモリ内のトレースデータには不必
要なデータが多く含まれるという欠点がある。また、こ
のためにメモリ容量が大きくなるという欠点がある。
本発明の目的は、メモリ内に不必要なデータを含まず、
かつメモリ容量が小さくてすむトレース回路を提供する
ことにある。
かつメモリ容量が小さくてすむトレース回路を提供する
ことにある。
〔問題点を解決するための手段〕 本発明のトレース回路は、マイクロコンピュータの時系
列に連なるサイクルタイム上での複数個の実行過程を示
す複数種類のデータを種類ごとに記録する複数個のメモ
リと、それぞれの該メモリの書込み及び読出しを制御す
る複数個の制御回路とを有するトレース回路において、
前記サイクルタイム内の所定の同一期間で前記複数個の
実行過程が同時に実行される際に前記メモリがすべて同
時にそれぞれの対応するデータを記録したか否かの情報
を前記複数個のメモリのうち少くとも１個のメモリに書
込む同時記録信号発生回路を有している。
列に連なるサイクルタイム上での複数個の実行過程を示
す複数種類のデータを種類ごとに記録する複数個のメモ
リと、それぞれの該メモリの書込み及び読出しを制御す
る複数個の制御回路とを有するトレース回路において、
前記サイクルタイム内の所定の同一期間で前記複数個の
実行過程が同時に実行される際に前記メモリがすべて同
時にそれぞれの対応するデータを記録したか否かの情報
を前記複数個のメモリのうち少くとも１個のメモリに書
込む同時記録信号発生回路を有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例のブロック図である。
第１図において、１は第２図に示すタイミングで出力さ
れるステータスデータＡ及びアドレスデータＢなる実行
過程を有するマイクロコンピュータである。８はアドレ
スデータＢを記録するメモリ、10はメモリ８に対する書
込み及び読出しの制御回路でアドレスカウンタを含んで
いる。15はメモリ８に対する書込制御信号、14は読出制
御信号である。４はステータスデータＡを記録するメモ
リ、６はアドレスカウンタを含むメモリ４に対する書込
み及び読出しの制御回路、16はメモリ４に対する書込制
御信号、13は読出制御信号である。３は書込制御信号1
5,16が同時にアクティブになった時に、この情報をデー
タバス２上のステータスデータＡに付加する同時記録信
号発生回路としてのマルチブレクサ、4aがこの情報を記
録するためのメモリ４における同時書込識別メモリ領域
である。また、5,7,9,12はそれぞれシステム共通バス11
との接続バスである。
れるステータスデータＡ及びアドレスデータＢなる実行
過程を有するマイクロコンピュータである。８はアドレ
スデータＢを記録するメモリ、10はメモリ８に対する書
込み及び読出しの制御回路でアドレスカウンタを含んで
いる。15はメモリ８に対する書込制御信号、14は読出制
御信号である。４はステータスデータＡを記録するメモ
リ、６はアドレスカウンタを含むメモリ４に対する書込
み及び読出しの制御回路、16はメモリ４に対する書込制
御信号、13は読出制御信号である。３は書込制御信号1
5,16が同時にアクティブになった時に、この情報をデー
タバス２上のステータスデータＡに付加する同時記録信
号発生回路としてのマルチブレクサ、4aがこの情報を記
録するためのメモリ４における同時書込識別メモリ領域
である。また、5,7,9,12はそれぞれシステム共通バス11
との接続バスである。
以下に、第１図に示す本発明の実施例のトレース回路の
動作について第２図を参照して説明する。
動作について第２図を参照して説明する。
アドレスデータＢを記録する時、すなわち、基本ステー
トT1には書込制御信号15がアクティブになり、データバ
ス２上のアドレスデータＢがメモリ８に書込まれる。ス
テータスデータＡを記録する時、すなわち、マシンサイ
クルM1〜M3のすべての基本ステートでは書込制御信号16
がステートごとにアクティブになり、データバス２上の
ステータスデータＡのメモリ４への書込みが行われる。
トT1には書込制御信号15がアクティブになり、データバ
ス２上のアドレスデータＢがメモリ８に書込まれる。ス
テータスデータＡを記録する時、すなわち、マシンサイ
クルM1〜M3のすべての基本ステートでは書込制御信号16
がステートごとにアクティブになり、データバス２上の
ステータスデータＡのメモリ４への書込みが行われる。
書込制御信号15,16がともにアクティブになる各マシン
サイクルの基本ステートT1には、マルチプレクサ３はメ
モリ4,8に同時に書込みが行われたことを示す情報を出
力し、この情報は同時書込識別メモリ領域4aに記録され
る。なお、書込制御信号15がアクティブでない時も、そ
の情報が同時書込識別メモリ領域4aに記録される。トレ
ースデータが２種類の場合は、同時書込識別メモリ領域
4aは各基本ステートごとに１ビットであり、同時に書込
みがあった場合は高レベル“1"が、そうでない場合は低
レベル“0"が記録される。
サイクルの基本ステートT1には、マルチプレクサ３はメ
モリ4,8に同時に書込みが行われたことを示す情報を出
力し、この情報は同時書込識別メモリ領域4aに記録され
る。なお、書込制御信号15がアクティブでない時も、そ
の情報が同時書込識別メモリ領域4aに記録される。トレ
ースデータが２種類の場合は、同時書込識別メモリ領域
4aは各基本ステートごとに１ビットであり、同時に書込
みがあった場合は高レベル“1"が、そうでない場合は低
レベル“0"が記録される。
記録されたデータの読出しは次のように行う。
メモリ４のステータスデータＡ又はメモリ８のアドレス
データＢのみを読出す時は、制御回路６又は10のカウン
タを読出したいアドレスにセットし、読出制御信号13又
は14をアクティブにすることにより読出されたデータが
システム共通バス11に出力される。
データＢのみを読出す時は、制御回路６又は10のカウン
タを読出したいアドレスにセットし、読出制御信号13又
は14をアクティブにすることにより読出されたデータが
システム共通バス11に出力される。
ステータスデータＡとアドレスデータＢとを読出す場
合、すなわち、マイクロコンピュータ１の実行過程をす
べて読出す場合には、まず、メモリ４のステータスデー
タＡを読出し同時書込識別メモリ領域4aに高レベル“1"
が書かれている場合にはメモリ８のアドレスデータＢを
も読出し、制御回路６及び10のカウンタ値を共に更新す
る。また、低レベル“0"が書かれている場合にはメモリ
４のステータスデータＡのみを読出し、制御回路６のカ
ウンタの値だけを更新する。このように、同時書込識別
メモリ領域4aの値に従ってメモリ４と８とのデータを読
出す。
合、すなわち、マイクロコンピュータ１の実行過程をす
べて読出す場合には、まず、メモリ４のステータスデー
タＡを読出し同時書込識別メモリ領域4aに高レベル“1"
が書かれている場合にはメモリ８のアドレスデータＢを
も読出し、制御回路６及び10のカウンタ値を共に更新す
る。また、低レベル“0"が書かれている場合にはメモリ
４のステータスデータＡのみを読出し、制御回路６のカ
ウンタの値だけを更新する。このように、同時書込識別
メモリ領域4aの値に従ってメモリ４と８とのデータを読
出す。
以上説明したように本発明のトレース回路は、トレース
データの種類別にメモリを構成し、それぞれのメモリに
独立してトレースデータの書込み及び読出しの制御回路
を設け、さらに複数のメモリ間で同期をとるために、複
数のメモリで同時に書込みがあったことを示す情報のた
めの領域を少くとも１個のメモリに設けたので、メモリ
内のデータには意味のないデータが含まれなくなり、メ
モリ容量を従来と比較して小さくすることができるとい
う効果がある。
データの種類別にメモリを構成し、それぞれのメモリに
独立してトレースデータの書込み及び読出しの制御回路
を設け、さらに複数のメモリ間で同期をとるために、複
数のメモリで同時に書込みがあったことを示す情報のた
めの領域を少くとも１個のメモリに設けたので、メモリ
内のデータには意味のないデータが含まれなくなり、メ
モリ容量を従来と比較して小さくすることができるとい
う効果がある。
第１図は本発明の一実施例のブロック図、第２図はマイ
クロコンピュータの実行過程を説明するためのタイム
図、第３図は従来のトレース回路の一例のブロック図で
ある。 １……マイクロコンピュータ、２……データバス、３…
…マルチプレクサ、４……メモリ、4a……同時書込識別
メモリ領域、６……制御回路、８……メモリ、10……制
御回路、11……システム共通バス、13,14……読出制御
信号、15,16……書込制御信号、20……メモリ、22……
制御回路、24……読出制御信号、25……論理和信号、30
……クロック信号。
クロコンピュータの実行過程を説明するためのタイム
図、第３図は従来のトレース回路の一例のブロック図で
ある。 １……マイクロコンピュータ、２……データバス、３…
…マルチプレクサ、４……メモリ、4a……同時書込識別
メモリ領域、６……制御回路、８……メモリ、10……制
御回路、11……システム共通バス、13,14……読出制御
信号、15,16……書込制御信号、20……メモリ、22……
制御回路、24……読出制御信号、25……論理和信号、30
……クロック信号。
Claims (1)
- 【請求項１】マイクロコンピュータの時系列に連なるサ
イクルタイム上での実行過程で出力される複数種類のデ
ータを種類ごとに記録する複数個のメモリと、それぞれ
の該メモリの書込み及び読出しを制御する複数個の制御
回路とを有するトレース回路において、前記サイクルタ
イム内の所定の同一期間の実行過程で前記複数種類のデ
ータが同時に出力された際に前記メモリが全て同時にそ
れぞれの対応するデータを記録したか否かの情報を前記
複数個のメモリのうち少なくとも１個のメモリに書き込
む同時記録信号発生回路を有することを特徴とするトレ
ース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196251A JPH0740234B2 (ja) | 1985-09-04 | 1985-09-04 | トレース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196251A JPH0740234B2 (ja) | 1985-09-04 | 1985-09-04 | トレース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6255741A JPS6255741A (ja) | 1987-03-11 |
| JPH0740234B2 true JPH0740234B2 (ja) | 1995-05-01 |
Family
ID=16354697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196251A Expired - Lifetime JPH0740234B2 (ja) | 1985-09-04 | 1985-09-04 | トレース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740234B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894038A (ja) * | 1981-11-30 | 1983-06-04 | Nec Corp | 電子計算機 |
| JPS5894038U (ja) * | 1981-12-21 | 1983-06-25 | 横河電機株式会社 | マイクロプロセツサアナライザ |
-
1985
- 1985-09-04 JP JP60196251A patent/JPH0740234B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6255741A (ja) | 1987-03-11 |
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