JPH03108042A - 多重仮想空間アドレス制御方法および計算機システム - Google Patents

多重仮想空間アドレス制御方法および計算機システム

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JPH03108042A
JPH03108042A JP1245453A JP24545389A JPH03108042A JP H03108042 A JPH03108042 A JP H03108042A JP 1245453 A JP1245453 A JP 1245453A JP 24545389 A JP24545389 A JP 24545389A JP H03108042 A JPH03108042 A JP H03108042A
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涌井　富士雄
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鬼塚　隆浩
Izumi Nozaki
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Toshinori Kuwabara
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ゲスト仮想計算機における実行中のプログラ
ムが複数の空間のオペランドを同時にアクセスすること
のできるデータ処理装置に係り、特に、空間識別子（以
下、空間ｉＤ）と基点アドレスの変換対を記憶する手段
を有する多重仮想空間アドレス方式に関する。
［従来の技術］ 従来、多重仮想記憶空間における仮想アドレッシングを
用いるデータ処理装置においては、命令が汎用レジスタ
等を使用して求めた論理アドレスで指定できる範囲を、
１つの仮想アドレス空間と称する。この１つの仮想アド
レス空間と論理アドレスとから、１つの実記憶アドレス
が、システムによって与えられる。仮想アドレス空間と
論理アドレスとから実アドレスを求める操作をアドレス
変換という。このアドレス変換は、各仮想アドレス空間
毎に、システムに定められたアドレス変換テーブル（セ
グメントテーブルとページテーブル）を用いて行われる
。
アドレス変換テーブルは、主記憶上に存在し、仮想アド
レス空間毎にその基点アドレス（ＳＴＯ：セグメントテ
ーブルオリジンアドレス）が与えられており、論理アド
レスから実アドレスへのアドレス変換は、この基点アド
レスＳＴ○を用いて変換テーブルを索引することにより
行われる。
さらに、多重仮想アドレス空間より１つのアドレス空間
を決定するため、命令のオペランド論理アドレス計算用
に使用するベースレジスタに対応するベースアクセスレ
ジスタにより空間ｉＤを指定し、この空間ｉＤを、シス
テムが提供するテーブル索引等の手段により求めること
も可能である。
この種のデータ処理装置に関する従来技術として、例え
ば、特公昭６０−４１３７４号公報等に記載された技術
が知られている。
また、さらに、他の進んだ従来技術として、メモリアク
セスのためベースアクセスレジスタを使用する場合、予
めハードウェア内に記憶されている空間アドレスとＳＴ
Ｏの変換対を使用する方法も提案されている。
この従来技術は、一般のメモリアクセス命令、例えば、
Ｌ命令等が命令レジスタに入力されるとベースレジスタ
番号フィールドの４ビツトにしたがって、オペランドの
論理アドレス計算のため、汎用レジスタよりベースレジ
スタを選択し、同時に、ベースレジスタと対となってい
るベースアクセスレジスタを選択してＳＴＯを決定する
ものである。ベースアクセスレジスタ内の空間ｉＤを用
いて、空間ｉＤとＳＴＯとの変換対を記憶させたメモリ
を参照し、オペランドの空間ｉＤに対応するＳＴＯを読
み出し、そのＳＴＯをもとにオペランドの論理アドレス
を実アドレスに変換し、バッファ記憶及び主記憶をアク
セスする。また、変換対メモリに所望の空間ｉＤとＳＴ
Ｏとの変換対が記憶されていない場合、ハードウェアに
より主記憶上のアクセスレジスタ変換テーブルを操作し
てＳＴＯを求めることができる（これをアクセスレジス
タ変換という）。その後は、前述と同様にバッファ記憶
及び主記憶がアクセスされる。
この様な処理は、一般に空間ｉＤとＳＴＯの変換を規定
する変換テーブルを変更した際に、前記変換対メモリに
変換テーブル変更前の空間ｉＤとＳＴＯの変換対が記憶
されていることがあるため、該変換対メモリに記憶され
た変換対を無効化する命令を用意している。
［発明が解決しようとする課題］ 前述した従来技術は、仮想計算機システムにおけるゲス
ト仮想計算機実行中に、与えられた空間ｉＤで前記空間
ｉＤとＳＴＯとの変換対メモリを参照すると、同じ空間
ｉＤであるが、当該ゲスト仮想計算機以外のホストまた
は他のゲスト仮想計算機により記憶された変換対が読み
出される可能性があり、このＳＴＯで実アドレス変換を
行なうと、誤ったバッファ記憶及び主記憶をアクセスす
ることになる。
このため、ホストは、ゲスト仮想計算機起動または終了
時に、前記変換対メモリ全体を無効化する命令を発行す
るか、空間ｉＤをホストと各ゲスト仮想計算機間で排反
に割りあてることを行なう必要がある。
しかし、前者の方法は変換対メモリの無効化により、空
間ｉＤとＳＴＯの変換処理が増加し、後者の方法は、ホ
ストによる空間ｉＤを排反に割りあてる処理の増加によ
り性能が低下するという問題点を有している。
また、ゲスト仮想計算機実行中において、変換対メモリ
の無効化を行なう前記命令を発行した際、ホストまたは
他のゲスト仮想計算機が記憶させた変換対までも無効化
するため、ホストおよび他のゲスト仮想計算機において
も、空間ｉＤとＳＴＯの変換処理が増加し、性能の低下
を招く問題点を有している。
本発明の目的は、仮想計算機システムにおいてホストと
各ゲスト仮想計算機の間で、空間ｉＤを排他的に割り当
てる必要なく、空間ｉＤおよびＳＴＯの変換対を記憶す
る変換対メモリを排他的に利用可能とし、不要な変換対
メモリ内の無効化処理に起因した性能低下を回避するこ
とができる多重仮想空間アドレス方式および計算機シス
テムを提供するにある。
また、ゲスト仮想計算機による前記変換対メモリ内の無
効化処理による本来無効化する必要のないホストまたは
他のゲスト仮想計算機の変換対を無効化してしまうこと
による性能低下を回避することができる多重仮想空間ア
ドレス方式および計算機システムを提供することにある
。
［課題を解決する手段］ 上記目的を達成するために、本発明による多重仮想空間
アドレス方式は、ベースレジスタとして使用しうる汎用
レジスタに対応して空間識別子を保持するアクセスレジ
スタと、該アクセスレジスタに保持された空間識別子を
アドレス変換のための基点アドレスに変換するアクセス
レジスタ変換手段と、該変換を受けた空間識別子および
変換結果としての基点アドレスの変換対を格納する変換
対メモリとを備えた計算機システムの多重仮想空間アド
レス方式において、変換対メモリに計算機識別子を記憶
するフィールドを設け、空間識別子および基点アドレス
の各変換対に対応して、当該変換を行ったゲスト仮想計
算機の計算機識別子を前記フィールドに記憶し、ゲスト
仮想計算機ごとに、該当する変換対の参照を行うように
したものである。
好ましくは、前記ゲスト仮想計算機ごとに、変換対メモ
リ内の該当する変換対の無効化を行うようにする。
本発明による多重仮想空間アドレス方式は、他の見地に
よ九ば、ベースレジスタとして使用しうる汎用レジスタ
に対応して空間識別子を保持するアクセスレジスタと、
該アクセスレジスタに保持された空間識別子をアドレス
変換のための基点アドレスに変換するアクセスレジスタ
変換手段と、該変換を受けた空間識別子および変換結果
としての基点アドレスの変換対を格納する変換対メモリ
とを備えた計算機システムの多重仮想空間アドレス方式
において、変換対メモリの各エントリをゲスト仮想計算
機ごとに排他的に使用するようにしたものである。
本発明による計算機システムは、ベースレジスタとして
使用しうる汎用レジスタに対応して設けられ、空間識別
子を保持するアクセスレジスタと、該アクセスレジスタ
に保持された空間識別子をアドレス変換のための基点ア
ドレスに変換するアクセスレジスタ変換手段と、該変換
された空間識別子および対応する基点アドレスの変換対
を格納する変換対メモリとを備え、仮想計算機システム
として動作しうる、多重仮想空間アドレス方式の計算機
システムにおいて、変換対メモリ内の各変換対に対応し
てゲスト仮想計算機の計算機識別子を記憶する記憶領域
を設けたことを特徴とする計算機システム。
本発明による計算機システムは、他の見地によれば、ベ
ースレジスタとして使用しつる汎用レジスタに対応して
設けられ、空間識別子を保持するアクセスレジスタと、
該アクセスレジスタに保持された空間識別子をアドレス
変換のための基点アドレスに変換するアクセスレジスタ
変換手段と、該変換された空間識別子および対応する基
点アドレスの変換対を格納する変換対メモリとを備え、
仮想計算機システムとして動作しうる、多重仮想空間ア
ドレス方式の計算機システムにおいて、ゲスト仮想計算
機実行時に、当該ゲスト仮想計算機の計算機識別子を保
持する手段と、変換対メモリ内の各変換対に対応してゲ
スト仮想計算機識別子を記憶する記憶領域と、変換対メ
モリに変換対を記憶させるときに、前記保持する手段に
保持されたゲスト仮想計算機の計算機識別子を前記記憶
領域に記憶させる手段と、該ゲスト仮想計算機実行中に
与えられた空間識別子に対し、変換対メモリ内に当該ゲ
スト仮想計算機識別子が付された変換対が記憶されてい
るか否かを検出する手段とを６々えたものである。
この計算機システムにおいて、空間識別子および基点ア
ドレスの変換対を記憶する変換対メモリに対し、記憶さ
れた変換対を無効化する際、変換対メモリのエントリを
順次指定する手段と、該手段により指定されたエントリ
の計算機識別子が無効化の対象となるゲスト仮想計算機
の計算機識別子と一致するか否かを判定する手段と、該
手段により一致が検出されたエントリについてのみ、当
該変換対を無効化する手段とをさらに備えてもよい。
本発明の前記方式およびシステムにおいて、計算機識別
子はホスト計算機の識別子も含んでもよい。
［作用］ 本発明により、仮想計算機システムを動作させた時に、
前記変換対メモリがホストまたは各ゲスト仮想計算機間
で排他的に、記憶、参照されるため、ホストによるゲス
ト仮想計算機の起動、あるいは終了時の前記変換対メモ
リに記憶された変換対の無効化や、ホストによる空間ｉ
Ｄの排他制御行なう必要がなく、更に、各ゲスト仮想計
算機は、排他的に記憶された前記変換対メモリに対し、
当該ゲスト仮想計算機により記憶させた変換対のみを無
効させることが可能となる。これにより、ホストまたは
他のゲスト仮想計算機の処理性能の向上させることが可
能となる。
［実施例］ 以下、本発明による一実施例を図面により詳細に説明す
る。
第１図は１本発明の一実施例の構成を示すブロック図で
ある。
図中、１は命令レジスタ、３は命令実行制御部、４は汎
用レジスタ（ＧＰＲ）群、５はアクセスレジスタ（ＡＲ
）群、６は無効化アドレスレジスタ、７はゲスト識別子
（ゲストｉＤ）レジスタ、１１は変換対メモリアドレス
セレクタ、１２は主記憶装置、１３はアクセスレジスタ
（Ａ　Ｒ）変換機端、１４は変換対メモリ（ＡＬＢ）、
１５は基点アドレス（ＳＴ○）レジスタ、１６はゲスト
ｉＤ（ＶＭＮＯ）一致検出回路である。
命令レジスタ１に、ゲスト仮想計算機（以下単にゲスト
という）を起動する命令がセットされると、命令実行制
御部３は、起動されるゲストの固有情報より、ゲストｉ
Ｄレジスタ７にホストおよび他のゲストと識別可能な値
を設定する。以後。
起動されたゲストは命令レジスタ１にセットされた命令
を、ゲスト終了要求が発生するまで実行する。
ゲスト終了要求が発生すると、命令実行制御部３は、前
記ゲストｉＤレジスタ７にホスト実行値を設定し１次の
ゲスト起動要求が発生するまで、ホストプログラムを実
行することになる。
命令レジスタ１には、−例として、ＲＸ形式の命令（例
えばＬ命令）がセットされ、Ｂ２及びＸ２フイールドで
選択された汎用レジスタ４の各々の内容とＢ２フィール
ドの内容をアドレス計算機１９に入力し、オペランドの
論理アドレスを求める。求めた論理アドレスは、実アド
レスに変換するために、更に論理アドレス変換機構１８
に入力される。一方、命令のＢ２フィールドにより選択
された汎用レジスタ４に対応したアクセスレジスタ５内
に保持されている空間ｉＤ（以下ＡＬＥＴと言う）が読
み出され、変換対メモリアドレスセレクタ１１を介し、
アドレスレジスタｌｌａにセットされる。このセットさ
れたＡＬＥＴが変換対メモリ１４の参照アドレスとなる
。
なお、変換対メモリアドレスセレクタ１１は、変換対メ
モリ１４内の記憶された変換対を無効化する命令を実行
している時のみに０′となる信号８により制御されてお
り、通常命令実行時は信号８は１′のため、アクセスレ
ジスタ５からのＡＬＥＴを選択している。
前記ＡＬＥＴを参照アドレスとして入力された変換対メ
モリ１４は、求める変換対が記憶されていると、この変
換対が読み出され、信号線１４ｃを介して、ＳＴ○レジ
スタ１５内にＳＴ○とじてセットされる。
また、信号線１４ａを介して、当該変換対を記憶させた
ＶＭＮＯが読み出され、ＶＭＮＯ一致検出回路１６に入
力される。この回路１６には、前記ゲストｉＤレジスタ
７からの出力も入力されており、両者が比較される。
信号！１４ｂは、ＡＮＤ回路２２の出力であり、参照ア
ドレスについて、前記ＡＬＥＴと読みだされたＡＬＥＴ
との一致を検出する回路２０と。
ＣＲ２８ａと読みだされたＣＲとの一致を検出する回路
２１の両出力が共に１′のとき、１１′となる。
本信号１４ｂは、ＶＭＮＯ一致検出回路１６からの出力
信号線１６ａと、変換対メモリ１４から読みだされてい
るデータが有効であるときに１′となるデータ（Ｖビッ
ト）が読みだされる出力信号線１４ｄとともにＡＮＤ回
路１７ａへ入力される。つまり、求める変換対が存在し
、かつ、当該ゲストにより記憶されたものである場合、
ＡＮＤ回路１７ａの出力信号１７は１′となり、命令制
御部３へ伝えられる。こ九により、命令実行制御部３は
、前記ＳＴＯレジスタ１５にセットされたＳＴＯと、前
記アドレス計算機１９で得られた論理アドレスとを論理
アドレス変換機構１８に入力し、これによりオペランド
実アドレスが求まり、バッファ記憶または主記憶がアク
セスされる。
一方、前記参照アドレスで変換対メモリ１４内に求める
変換対が存在しないか、あるいは該ゲストにより記憶さ
れたものではないときには、その旨、信号線１７を介し
て命令実行制御部３へ伝えられる。これに応じて、命令
実行制御部３は、ＡＲ変換機構１３へ、信号線３ａを介
して、前記ＡＬＥＴに対するＳＴＯを求めるためのＡＲ
変換起動要求を送出する。
この起動要求により、ＡＲ変換機構１３は、主記憶１２
上のＡＲ変換テーブルを操作してＳＴＯを求め、このＳ
ＴＯを変換対メモリ１４への書き込みレジスタ群２５〜
２９中のレジスタ２９ヘセツトする・ また、ＡＲ変換の過程が使用したＡＬＥＴ、ＣＲが各々
、レジスタ２７．２８ヘセツトされる。
さらに、該ＡＲ変換起動要求を送出したときのＶＭＮＯ
がレジスタ２５ヘセツトされ、レジスタ２６へは通常命
令実行時は１′となる信号線８の値がセットされる。す
べての書き込みレジスタ群２５〜２９ヘデータがセット
されたとき、命令実行制御部３から、変換対メモリ１４
への書き込み要求が信号線９を介して発行され、書き込
みレジスタ群２５〜２９のデータが変換対メモリ１４内
に格納される。
格納が終了すると、信号線１７を介して、命令実行制御
部３に、一致検出が通知され、以下、同様に、求まった
オペランド実アドレスで、バッファ記憶または主記憶が
アクセスされる。
この様にして、変換対メモリ１４の各エントリを、ホス
トと各ゲスト間で排他的に使用することが可能となった
。
次に、同じ第１図を用いて、ゲストにおいて。
変換対メモリ１４内に記憶された変換対を無効化する命
令（仮にＰ命令とする）の動作について説明する。
ゲスト実行中に、命令レジスタ１に前記Ｐ命令がセット
されると、命令実行制御部３は無効化アドレスレジスタ
６に初期値を設定し、変換対メモリアドレスセレクタ１
１を無効化アドレスレジスタ６に対して開くため、信号
線８をＩ　Ｏ＋　とする。
信号線８の信号を反転した値′１′　がＯＲ回路２３に
入力され、その出力信号線１４ｂ上に１′が出力される
。
無効化アドレスレジスタ６に設定された初期値を参照ア
ドレスとして、対応するＶＭＮＯが信号線１４ａに読み
だされ、ゲストｉＤレジスタ７の出力と共に、ＶＭＮＯ
−数回路１６に入力され、比較される。この比較結果の
出力信号線１６ａと、変換対メモリ１４から読みだされ
ているデータが有効であるときに１′となるＶビットが
読みだされる出力信号１４とｄは、ＡＮＤ回路１７ａに
入力される。一方、信号線１４ｂについてはＰ命令実行
中は１１′であるため、ＡＮＤ回路１７ａは、信号線１
６ａ、１４ｄがともに１１′のとき、一致検出が信号線
１７を介して命令実行制御部３へ伝えられる。これに応
じて、命令実行制御部３では、変換対メモリ１４に対し
、信号線９を介して書き込み要求を送出する。このとき
、レジスタ２６へは、信号線８の値′０′がセットされ
ており、このため、Ｖビットが０′となり、当該エント
リが無効化される。
その後、命令実行制御部３は、無効化アドレスレジスタ
６に、初期値に一定値を加算した値を設定し、上記の処
理を繰り返し行なう。
この処理の中で、ＶＭＮＯ−数棟出回路１６でＶＭＮＯ
の不一致を検出すると、信号線１７を介して、命令実行
制御部３へ伝えられ、・命令実行制御部３では、無効化
要求を送出することなく、無効化アドレスレジスタ７に
一定値加算した値を設定し、順次処理を続行する。
無効化アドレスレジスタ６の値が、変換対メモリ１４の
参照アドレスの最大値と一致すると、命令実行制御部３
は、信号線８を１′にし、Ｐ命令を終了させる。
この様にして、変換対メモリ１４内の当該ゲストにより
記憶させた変換対のみ無効化する、部分的無効化が可能
となった。
上記実施例において、無効化アドレスレジスタ６の更新
、ＶＭＮＯの一致検出による書き込み要求の発行を命令
実行制御部３において行っているが、変換対メモリ１４
内にハードウェアを持つことにより、命令実行制御部３
は無効化処理の起動と終了のみで実行することも可能で
ある。
また、ホストにおける無効化命令実行時は、Ｖ　Ｍ　Ｎ
　Ｏ−敗検出信号１７の値にかかわらず常に無効化要求
を出すことにより、変換対メモリの記憶された全ての変
換対を無効化することも可能である。
さらに、変換対メモリが１個（１０つ）の場合に限らず
、複数個（複数ロウ）の場合にも本発明は適用可能であ
る。
［発明の効果］ 本発明によれば、仮想計算機システムにおいてホストと
各ゲストの間で、空間ｉＤを排他的に割り当てる必要な
く、空間ｉＤとＳＴＯの変換対を記憶する変換対メモリ
の各エントリを排他的に利用可能とし、不要な変換対メ
モリ内の無効化処理に起因した性能低下を回避すること
が可能となる。
また、ゲストによる前記変換対メモリ内の無効化処理に
よる本来無効化する必要のないホストまたは他のゲスト
の変換対を無効化してしまうことによる性能低下を回避
することが可能となる。
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示すブロック図であ
る。 １・・・命令レジスタ、３・・・命令実行制御部、４・
・・汎用レジスタ（ＧＰＲ）群、５・・・アクセスレジ
スタ（ＡＲ）群、６・・・無効化アドレスレジスタ、７
・・・ゲスト識別ｉＤレジスタ、８・・・無効化命令実
行中であることを示す信号、９・・・書き込み要求（ｉ
号、１１・・・変換対メモリアドレスセレクタ、１２・
・・主記憶装置、１３・・・アクセスレジスタ（ＡＲ）
変換機構、１４・・・変換対メモリ、１５・・・ＳＴＯ
レジスタ、１６・・・ＶＭＮＯ−数構出回路、１８・・
・論理アドレス変換機構、１９・・・アドレス計算機。

Claims (1)

  1. 【特許請求の範囲】 １、ベースレジスタとして使用しうる汎用レジスタに対
    応して空間識別子を保持するアクセスレジスタと、該ア
    クセスレジスタに保持された空間識別子をアドレス変換
    のための基点アドレスに変換するアクセスレジスタ変換
    手段と、該変換を受けた空間識別子および変換結果とし
    ての基点アドレスの変換対を格納する変換対メモリとを
    備えた計算機システムの多重仮想空間アドレス方式にお
    いて、 前記変換対メモリに計算機識別子を記憶するフィールド
    を設け、前記空間識別子および基点アドレスの各変換対
    に対応して、当該変換を行ったゲスト仮想計算機の計算
    機識別子を前記フィールドに記憶し、前記ゲスト仮想計
    算機ごとに、該当する変換対の参照を行うようにしたこ
    とを特徴とする多重仮想空間アドレス方式。 ２、前記ゲスト仮想計算機ごとに、前記変換対メモリ内
    の該当する変換対の無効化を行うようにしたことを特徴
    とする請求項１記載の多重仮想空間アドレス方式。 ３、前記変換対メモリ内の計算機識別子を記憶するフィ
    ールドには、ホスト計算機の識別子も記憶可能であるこ
    とを特徴とする請求項１記載の多重仮想空間アドレス方
    式。 ４、ベースレジスタとして使用しうる汎用レジスタに対
    応して空間識別子を保持するアクセスレジスタと、該ア
    クセスレジスタに保持された空間識別子をアドレス変換
    のための基点アドレスに変換するアクセスレジスタ変換
    手段と、該変換を受けた空間識別子および変換結果とし
    ての基点アドレスの変換対を格納する変換対メモリとを
    備えた計算機システムの多重仮想空間アドレス方式にお
    いて、 前記変換対メモリの各エントリをゲスト仮想計算機ごと
    に排他的に使用することを特徴とする多重仮想空間アド
    レス方式。 ５、ベースレジスタとして使用しうる汎用レジスタに対
    応して設けられ、空間識別子を保持するアクセスレジス
    タと、該アクセスレジスタに保持された空間識別子をア
    ドレス変換のための基点アドレスに変換するアクセスレ
    ジスタ変換手段と、該変換された空間識別子および対応
    する基点アドレスの変換対を格納する変換対メモリとを
    備え、仮想計算機システムとして動作しうる、多重仮想
    空間アドレス方式の計算機システムにおいて、 前記変換対メモリ内の各変換対に対応してゲスト仮想計
    算機の計算機識別子を記憶する記憶領域を設けたことを
    特徴とする計算機システム。 ６、ベースレジスタとして使用しうる汎用レジスタに対
    応して設けられ、空間識別子を保持するアクセスレジス
    タと、該アクセスレジスタに保持された空間識別子をア
    ドレス変換のための基点アドレスに変換するアクセスレ
    ジスタ変換手段と、該変換された空間識別子および対応
    する基点アドレスの変換対を格納する変換対メモリとを
    備え、仮想計算機システムとして動作しうる、多重仮想
    空間アドレス方式の計算機システムにおいて、 ゲスト仮想計算機実行時に、当該ゲスト仮想計算機の計
    算機識別子を保持する手段と、 前記変換対メモリ内の各変換対に対して対応して計算機
    識別子を記憶する記憶領域と、 前記変換対メモリに変換対を記憶させるときに、前記保
    持する手段に保持されたゲスト仮想計算機の計算機識別
    子を前記記憶領域に記憶させる手段と、 該ゲスト仮想計算機実行中に与えられた空間識別子に対
    し、前記変換対メモリ内に当該ゲスト仮想計算機識別子
    が付された変換対が記憶されているか否かを検出する手
    段と を備えたことを特徴とする計算機システム。 ７、前記空間識別子および基点アドレスの変換対を記憶
    する変換対メモリに対し、記憶された変換対を無効化す
    る際、前記変換対メモリのエントリを順次指定する手段
    と、 該手段により指定されたエントリの計算機識別子が無効
    化の対象となるゲスト仮想計算機の計算機識別子と一致
    するか否かを判定する手段と、 該手段により一致が検出されたエントリについてのみ当
    該変換対を無効化する手段と を備えたことを特徴とする請求項６記載の計算機システ
    ム。 ８、前記計算機識別子にはホスト計算機の識別子も含み
    うることを特徴とする請求項５、６または７記載の計算
    機システム。
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Families Citing this family (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5574936A (en) * 1992-01-02 1996-11-12 Amdahl Corporation Access control mechanism controlling access to and logical purging of access register translation lookaside buffer (ALB) in a computer system
US5713035A (en) * 1995-03-31 1998-01-27 International Business Machines Corporation Linking program access register number with millicode operand access
JP2001051900A (ja) * 1999-08-17 2001-02-23 Hitachi Ltd 仮想計算機方式の情報処理装置及びプロセッサ
US7111176B1 (en) 2000-03-31 2006-09-19 Intel Corporation Generating isolated bus cycles for isolated execution
US6957332B1 (en) * 2000-03-31 2005-10-18 Intel Corporation Managing a secure platform using a hierarchical executive architecture in isolated execution mode
US7082615B1 (en) 2000-03-31 2006-07-25 Intel Corporation Protecting software environment in isolated execution
US6990579B1 (en) 2000-03-31 2006-01-24 Intel Corporation Platform and method for remote attestation of a platform
US6934817B2 (en) * 2000-03-31 2005-08-23 Intel Corporation Controlling access to multiple memory zones in an isolated execution environment
US7356817B1 (en) 2000-03-31 2008-04-08 Intel Corporation Real-time scheduling of virtual machines
US7013484B1 (en) 2000-03-31 2006-03-14 Intel Corporation Managing a secure environment using a chipset in isolated execution mode
US6996710B1 (en) 2000-03-31 2006-02-07 Intel Corporation Platform and method for issuing and certifying a hardware-protected attestation key
US7089418B1 (en) 2000-03-31 2006-08-08 Intel Corporation Managing accesses in a processor for isolated execution
US6976162B1 (en) * 2000-06-28 2005-12-13 Intel Corporation Platform and method for establishing provable identities while maintaining privacy
US7793111B1 (en) * 2000-09-28 2010-09-07 Intel Corporation Mechanism to handle events in a machine with isolated execution
US7389427B1 (en) 2000-09-28 2008-06-17 Intel Corporation Mechanism to secure computer output from software attack using isolated execution
US7215781B2 (en) * 2000-12-22 2007-05-08 Intel Corporation Creation and distribution of a secret value between two devices
US7818808B1 (en) 2000-12-27 2010-10-19 Intel Corporation Processor mode for limiting the operation of guest software running on a virtual machine supported by a virtual machine monitor
US6907600B2 (en) 2000-12-27 2005-06-14 Intel Corporation Virtual translation lookaside buffer
US7225441B2 (en) * 2000-12-27 2007-05-29 Intel Corporation Mechanism for providing power management through virtualization
US7035963B2 (en) * 2000-12-27 2006-04-25 Intel Corporation Method for resolving address space conflicts between a virtual machine monitor and a guest operating system
US7117376B2 (en) * 2000-12-28 2006-10-03 Intel Corporation Platform and method of creating a secure boot that enforces proper user authentication and enforces hardware configurations
US7096497B2 (en) * 2001-03-30 2006-08-22 Intel Corporation File checking using remote signing authority via a network
US7272831B2 (en) 2001-03-30 2007-09-18 Intel Corporation Method and apparatus for constructing host processor soft devices independent of the host processor operating system
US20020144121A1 (en) * 2001-03-30 2002-10-03 Ellison Carl M. Checking file integrity using signature generated in isolated execution
US7191440B2 (en) * 2001-08-15 2007-03-13 Intel Corporation Tracking operating system process and thread execution and virtual machine execution in hardware or in a virtual machine monitor
US7024555B2 (en) 2001-11-01 2006-04-04 Intel Corporation Apparatus and method for unilaterally loading a secure operating system within a multiprocessor environment
US7103771B2 (en) * 2001-12-17 2006-09-05 Intel Corporation Connecting a virtual token to a physical token
US20030126454A1 (en) * 2001-12-28 2003-07-03 Glew Andrew F. Authenticated code method and apparatus
US20030126453A1 (en) * 2001-12-31 2003-07-03 Glew Andrew F. Processor supporting execution of an authenticated code instruction
US7308576B2 (en) * 2001-12-31 2007-12-11 Intel Corporation Authenticated code module
US7480806B2 (en) * 2002-02-22 2009-01-20 Intel Corporation Multi-token seal and unseal
US7631196B2 (en) * 2002-02-25 2009-12-08 Intel Corporation Method and apparatus for loading a trustable operating system
US7124273B2 (en) * 2002-02-25 2006-10-17 Intel Corporation Method and apparatus for translating guest physical addresses in a virtual machine environment
US7028149B2 (en) * 2002-03-29 2006-04-11 Intel Corporation System and method for resetting a platform configuration register
US7069442B2 (en) 2002-03-29 2006-06-27 Intel Corporation System and method for execution of a secured environment initialization instruction
US20030191943A1 (en) * 2002-04-05 2003-10-09 Poisner David I. Methods and arrangements to register code
US20030196096A1 (en) * 2002-04-12 2003-10-16 Sutton James A. Microcode patch authentication
US7058807B2 (en) * 2002-04-15 2006-06-06 Intel Corporation Validation of inclusion of a platform within a data center
US7076669B2 (en) * 2002-04-15 2006-07-11 Intel Corporation Method and apparatus for communicating securely with a token
US20030196100A1 (en) * 2002-04-15 2003-10-16 Grawrock David W. Protection against memory attacks following reset
US7127548B2 (en) * 2002-04-16 2006-10-24 Intel Corporation Control register access virtualization performance improvement in the virtual-machine architecture
US7139890B2 (en) * 2002-04-30 2006-11-21 Intel Corporation Methods and arrangements to interface memory
US20030229794A1 (en) * 2002-06-07 2003-12-11 Sutton James A. System and method for protection against untrusted system management code by redirecting a system management interrupt and creating a virtual machine container
US6820177B2 (en) 2002-06-12 2004-11-16 Intel Corporation Protected configuration space in a protected environment
US7142674B2 (en) * 2002-06-18 2006-11-28 Intel Corporation Method of confirming a secure key exchange
US7392415B2 (en) * 2002-06-26 2008-06-24 Intel Corporation Sleep protection
US20040003321A1 (en) * 2002-06-27 2004-01-01 Glew Andrew F. Initialization of protected system
US6996748B2 (en) * 2002-06-29 2006-02-07 Intel Corporation Handling faults associated with operation of guest software in the virtual-machine architecture
US7124327B2 (en) * 2002-06-29 2006-10-17 Intel Corporation Control over faults occurring during the operation of guest software in the virtual-machine architecture
US7296267B2 (en) * 2002-07-12 2007-11-13 Intel Corporation System and method for binding virtual machines to hardware contexts
US7165181B2 (en) * 2002-11-27 2007-01-16 Intel Corporation System and method for establishing trust without revealing identity
US20040117532A1 (en) * 2002-12-11 2004-06-17 Bennett Steven M. Mechanism for controlling external interrupts in a virtual machine system
US7073042B2 (en) * 2002-12-12 2006-07-04 Intel Corporation Reclaiming existing fields in address translation data structures to extend control over memory accesses
US7318235B2 (en) 2002-12-16 2008-01-08 Intel Corporation Attestation using both fixed token and portable token
US20040117318A1 (en) * 2002-12-16 2004-06-17 Grawrock David W. Portable token controlling trusted environment launch
US20040128345A1 (en) * 2002-12-27 2004-07-01 Robinson Scott H. Dynamic service registry
US7900017B2 (en) * 2002-12-27 2011-03-01 Intel Corporation Mechanism for remapping post virtual machine memory pages
US7076802B2 (en) * 2002-12-31 2006-07-11 Intel Corporation Trusted system clock
US7409487B1 (en) * 2003-06-30 2008-08-05 Vmware, Inc. Virtualization system for computers that use address space indentifiers
US20050044292A1 (en) * 2003-08-19 2005-02-24 Mckeen Francis X. Method and apparatus to retain system control when a buffer overflow attack occurs
US7424709B2 (en) * 2003-09-15 2008-09-09 Intel Corporation Use of multiple virtual machine monitors to handle privileged events
US8079034B2 (en) * 2003-09-15 2011-12-13 Intel Corporation Optimizing processor-managed resources based on the behavior of a virtual machine monitor
US7287197B2 (en) 2003-09-15 2007-10-23 Intel Corporation Vectoring an interrupt or exception upon resuming operation of a virtual machine
US7739521B2 (en) * 2003-09-18 2010-06-15 Intel Corporation Method of obscuring cryptographic computations
US7610611B2 (en) * 2003-09-19 2009-10-27 Moran Douglas R Prioritized address decoder
US20050080934A1 (en) 2003-09-30 2005-04-14 Cota-Robles Erik C. Invalidating translation lookaside buffer entries in a virtual machine (VM) system
US7366305B2 (en) * 2003-09-30 2008-04-29 Intel Corporation Platform and method for establishing trust without revealing identity
US7237051B2 (en) * 2003-09-30 2007-06-26 Intel Corporation Mechanism to control hardware interrupt acknowledgement in a virtual machine system
US7177967B2 (en) * 2003-09-30 2007-02-13 Intel Corporation Chipset support for managing hardware interrupts in a virtual machine system
US7636844B2 (en) * 2003-11-17 2009-12-22 Intel Corporation Method and system to provide a trusted channel within a computer system for a SIM device
US20050108534A1 (en) * 2003-11-19 2005-05-19 Bajikar Sundeep M. Providing services to an open platform implementing subscriber identity module (SIM) capabilities
US8156343B2 (en) 2003-11-26 2012-04-10 Intel Corporation Accessing private data about the state of a data processing machine from storage that is publicly accessible
US20050133582A1 (en) * 2003-12-22 2005-06-23 Bajikar Sundeep M. Method and apparatus for providing a trusted time stamp in an open platform
US8037314B2 (en) * 2003-12-22 2011-10-11 Intel Corporation Replacing blinded authentication authority
US20050152539A1 (en) * 2004-01-12 2005-07-14 Brickell Ernie F. Method of protecting cryptographic operations from side channel attacks
US7802085B2 (en) 2004-02-18 2010-09-21 Intel Corporation Apparatus and method for distributing private keys to an entity with minimal secret, unique information
US7356735B2 (en) * 2004-03-30 2008-04-08 Intel Corporation Providing support for single stepping a virtual machine in a virtual machine environment
US7620949B2 (en) * 2004-03-31 2009-11-17 Intel Corporation Method and apparatus for facilitating recognition of an open event window during operation of guest software in a virtual machine environment
US7490070B2 (en) 2004-06-10 2009-02-10 Intel Corporation Apparatus and method for proving the denial of a direct proof signature
US20050288056A1 (en) * 2004-06-29 2005-12-29 Bajikar Sundeep M System including a wireless wide area network (WWAN) module with an external identity module reader and approach for certifying the WWAN module
US7305592B2 (en) * 2004-06-30 2007-12-04 Intel Corporation Support for nested fault in a virtual machine environment
US7840962B2 (en) * 2004-09-30 2010-11-23 Intel Corporation System and method for controlling switching between VMM and VM using enabling value of VMM timer indicator and VMM timer value having a specified time
US8146078B2 (en) 2004-10-29 2012-03-27 Intel Corporation Timer offsetting mechanism in a virtual machine environment
US8924728B2 (en) * 2004-11-30 2014-12-30 Intel Corporation Apparatus and method for establishing a secure session with a device without exposing privacy-sensitive information
US8533777B2 (en) * 2004-12-29 2013-09-10 Intel Corporation Mechanism to determine trust of out-of-band management agents
US7395405B2 (en) 2005-01-28 2008-07-01 Intel Corporation Method and apparatus for supporting address translation in a virtual machine environment
US7383374B2 (en) * 2005-03-31 2008-06-03 Intel Corporation Method and apparatus for managing virtual addresses
US8387049B2 (en) 2005-07-15 2013-02-26 International Business Machines Corporation Facilitating processing within computing environments supporting pageable guests
US7809957B2 (en) 2005-09-29 2010-10-05 Intel Corporation Trusted platform module for generating sealed data
US8014530B2 (en) 2006-03-22 2011-09-06 Intel Corporation Method and apparatus for authenticated, recoverable key distribution with no database secrets
JP5459006B2 (ja) * 2010-03-24 2014-04-02 富士通株式会社 メモリ管理装置、メモリ管理方法及びメモリ管理プログラム
US9229875B2 (en) 2012-10-17 2016-01-05 Electronics And Telecommunications Research Institute Method and system for extending virtual address space of process performed in operating system

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6013501B2 (ja) * 1978-09-18 1985-04-08 富士通株式会社 仮想計算機システムにおけるチヤネルアドレス制御方式
US4355355A (en) * 1980-03-19 1982-10-19 International Business Machines Corp. Address generating mechanism for multiple virtual spaces
US4521846A (en) * 1981-02-20 1985-06-04 International Business Machines Corporation Mechanism for accessing multiple virtual address spaces
US4456954A (en) * 1981-06-15 1984-06-26 International Business Machines Corporation Virtual machine system with guest architecture emulation using hardware TLB's for plural level address translations
US4779188A (en) * 1983-12-14 1988-10-18 International Business Machines Corporation Selective guest system purge control
JPS60142451A (ja) * 1983-12-29 1985-07-27 Fujitsu Ltd アドレス変換制御方式
JPS61206057A (ja) * 1985-03-11 1986-09-12 Hitachi Ltd アドレス変換装置
JPH0685156B2 (ja) * 1985-05-24 1994-10-26 株式会社日立製作所 アドレス変換装置
JPH0658650B2 (ja) * 1986-03-14 1994-08-03 株式会社日立製作所 仮想計算機システム
JPS63231550A (ja) * 1987-03-19 1988-09-27 Hitachi Ltd 多重仮想空間制御方式
US5008811A (en) * 1988-02-10 1991-04-16 International Business Machines Corp. Control mechanism for zero-origin data spaces
US4979098A (en) * 1988-02-10 1990-12-18 International Business Machines Corporation Multiple address space token designation, protection controls, designation translation and lookaside
US5023773A (en) * 1988-02-10 1991-06-11 International Business Machines Corporation Authorization for selective program access to data in multiple address spaces
US4945480A (en) * 1988-02-10 1990-07-31 International Business Machines Corporation Data domain switching on program address space switching and return
JPH01255945A (ja) * 1988-04-06 1989-10-12 Hitachi Ltd 仮想計算機におけるアドレス変換装置

Also Published As

Publication number Publication date
US5295251A (en) 1994-03-15
JP2825550B2 (ja) 1998-11-18

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