JPH05250263A

JPH05250263A - 仮想プロセッサ方式及び不揮発化記憶方式

Info

Publication number: JPH05250263A
Application number: JP4048711A
Authority: JP
Inventors: Akira Yamaoka; 彰山岡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-03-05
Filing date: 1992-03-05
Publication date: 1993-09-28

Abstract

(57)【要約】【目的】低速の記憶装置に対するアクセス時に、実プ
ロセッサの待ち時間をなくし、仮想プロセッサの切り換
え時の実プロセッサのオーバヘッドをなくす。【構成】命令処理装置１上で実行される仮想プロセッ
サでＷＲＩＴＥ命令が発行された場合、主記憶２からＲ
ＡＭ部５へ１ページのデータを転送すると同時にディス
ク部８にも同一のデータを転送する。揮発性記憶装置３
から不揮発性記憶装置６へのデータ転送の開始時に仮終
了報告４Ａ、データ転送の終了時に本終了報告４Ｂを命
令処理装置１に報告する。命令処理装置１は、仮終了報
告を契機に他の仮想プロセッサを起動し、本終了報告を
契機にＷＲＩＴＥ命令を発行した仮想プロセッサを起動
する。これにより、プログラムから同期命令を用いて不
揮発性の記憶装置をアクセスできるので、非同期アクセ
スでの前処理や割込み処理のためのオーバヘッドを削減
することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、揮発性記憶装置の不揮
発化記憶方式に係り、特に、仮想プロセッサ方式におけ
るＣＰＵのオーバヘッドを削減することを可能にした仮
想プロセッサ方式およびこれに使用して好適な不揮発化
記憶方式に関する。

【０００２】

【従来の技術】まず、一般的な揮発性記憶装置の不揮発
化記憶方式について説明する。

【０００３】一般に、プロセッサシステムの主記憶装
置、拡張記憶装置等は、ＤＲＡＭ、ＳＲＡＭ等の半導体
記憶素子（以下単にＲＡＭという）を用いて構成されて
いる。

【０００４】ＲＡＭは、電源通電中、その内容を記憶保
持しているが電源が切断されると記憶内容が消失してし
まう、いわゆる揮発性の記憶素子である。一方、ディス
ク、磁気テープ等の外部記憶装置と呼ばれる記憶装置
は、電源を切断しても記憶内容を保存する、いわゆる不
揮発性の記憶装置である。

【０００５】不揮発性のＲＡＭはまだ実用段階になく、
このため、現在のプロセッサシステムは、高速な揮発性
ＲＡＭと低速な不揮発性外部記憶装置とを用いてた主記
憶装置、拡張記憶装置により構築されている。このよう
なシステムでは、通常、データが外部記憶装置内に格納
されており、データの変更等が必要になった場合にＲＡ
Ｍ上に入力し加工後外部記憶に書き戻す制御が行われて
いる。これらの制御をソフトウェアで行う場合、処理途
中における例外処理等、ＲＡＭの揮発性を意識した処理
を行う必要がある。

【０００６】ソフトウェアが、記憶装置の揮発性を意識
することなく、高速な不揮発性の記憶装置として利用可
能なように、ハードウェアにより見かけ上の不揮発化を
行った記憶方式の例として、半導体ディスクが知られて
いる。半導体ディスクは、ＲＡＭで構成される記憶部と
それと同容量のバックアップ用ディスク部とからなり、
通電中はＲＡＭ部のみを使用して高速化するものであ
る。

【０００７】このため、半導体ディスクは、電源投入時
にディスク部からＲＡＭ部に全てのデータをコピーし、
電源切断時に、逆にＲＡＭ部からディスク部に全てのデ
ータをコピーするハードウェア機構を備えている。これ
により、半導体ディスクは、見かけ上の不揮発化を実現
するものであるが、電源投入および切断時に前述したコ
ピーのための時間と、コピーを実行する時間だけの電源
（通常はバッテリー）の投入が必要であり、特に、記憶
容量が増加した場合には、コピー時間が増大し、電源の
容量を増加させなければならないという問題点を生じさ
せる。

【０００８】また、見かけ上の不揮発化を行った記憶方
式の他の例として、ディスクキャッシュ方式が知られて
いる。このディスクキャッシュ方式は、ディスク部より
少量のＲＡＭ部を持ち、読み出しを契機にディスク部か
らＲＡＭ部に必要分のデータをコピーし、再度同一デー
タの読み出しがあった場合にＲＡＭ部のデータを用いて
応答するというものである。

【０００９】このようなディスクキャッシュ方式は、書
き込みの場合に、ＲＡＭ部に書き込むと共にディスク部
にも書き込みを行う、いわゆるライトスルー方式を採用
して構成されており、このため、読み出しについての高
速化を図ることができるが、書き込みについての高速化
を図ることのできないものである。

【００１０】また、他の方式として、バッテリーバック
アップ方式がある。この方式は、主電源が切断されても
記憶内容を保存できるだけの電源をバッテリーよりＲＡ
Ｍに供給することにより見かけ上の不揮発化を行うもの
である。

【００１１】この方式は、主電源の切断時間が短い場合
に、記憶装置を不揮発とみなすことができるが、バッテ
リーの有効時間以上の保証ができないため、ソフトウェ
ア上完全なディスク等と同レベルの不揮発記憶装置とし
て扱うことができず、また、記憶容量が増加するに伴
い、バッテリーの容量を増加させなければならないとい
う問題点を有している。

【００１２】ハードウェアによる揮発性ＲＡＭの不揮発
化は、前述したように種々の方式により行うことができ
るが、従来技術によるプロセッサシステムは、その用途
に応じてこれらの方式を選択し、あるいは、組み合わせ
て構成した記憶装置を使用している。

【００１３】次に、仮想プロセッサについて説明する。

【００１４】一般に、仮想計算機（ＶＭ:Ｖirtual Ｍac
hine）は、複数のオペレーティングシステム（ＯＳ）が
１つの実在する計算機（実マシン）の下で同時に動作す
るように制御されている計算機システムであり、仮想計
算機制御プログラム（ＶＭＣＰ:Ｖirtual Ｍachine Ｃo
ntrol Ｐrogram）により制御されて、時分割的に複数の
ゲストマシンが動作するようにされている。

【００１５】ゲストマシンは、異なるＯＳの下で動作す
るのが一般的であるが、ゲストマシンがマルチプロセッ
サ（ゲストマルチと呼ばれる）であるものもある。ま
た、ＶＭＣＰの機能をハードウェアにより実現したマシ
ン（ＬＰＡＲ:Ｌogical Ｐartition）もあるが、実マシ
ンを分割して使用するものが主流であり、このようなマ
シンは、以下に説明する性能的な問題から実マシン数以
上に増幅させたゲストマシン（以下、仮想プロセッサと
いう）を実現することが実用上できない。

【００１６】この理由は、前述したＬＰＡＲが、仮想マ
シンの切替時に、汎用レジスタ等の退避回復の他に、Ｔ
ＬＢ(Ｔranslation Ｌookaside Ｂuffer）の初期化を行
う必要があるため、これに要する時間がオーバヘッドと
して計上されるためである。図５は、ＬＰＡＲにおける
仮想アドレスから実アドレスへの変換（ＤＡＴ：Ｄynam
ic Ａddress Ｔranslation）過程とＴＬＢの概要を説明
する図であり、以下これについて説明する。図５におい
て、２３はセグメントテーブル、２４はページテーブ
ル、２６はＴＬＢである。

【００１７】図５において、仮想アドレス２１は、主記
憶上に配置された２段の変換テーブル、すなわち、セグ
メントテーブル２３とページテーブル２４とにより実ア
ドレス２５に変換される。セグメントテーブル２３は、
その先頭が、制御レジスタ内のＳＴＯ(Ｓegment Ｔable
Ｏrigin）アドレス２２によりポイントされ、仮想アド
レス２１のＳＸ（Ｓegment index）の値に従ってセグメ
ントテーブル２３内のエントリがポイントされる。

【００１８】ページテーブル２４は、その先頭が前記セ
グメントテーブル２３のエントリ内のＰＴＯ（Ｐage Ｔ
able Ｏrigin）アドレスによりポイントされ、仮想アド
レス２１のＰＸ(Ｐage index）の値に従ってページテー
ブル２４内のエントリがポイントされる。

【００１９】この変換の結果、ページテーブル２４のエ
ントリ内のＰＦＲＡ(Ｐage ＦrameReal Ａddress）を上
位アドレスとし、仮想アドレス２１のＢＸ（Ｂlock ind
ex）を下位アドレスとしたものが実アドレス２５として
求められる。このアドレス変換（ＤＡＴ）により得られ
たＰＦＲＡは、ＴＬＢ２６のエントリに登録され、次の
アドレス変換に際しては、ＳＴＯ２２と仮想アドレス２
１のＳＸとＰＸとを用いてＴＬＢ２６を参照してＰＦＲ
Ａを得ることができるので、高速なアドレス変換を行う
ことができる。なお、前述において、ＳＴＯ２２、ＰＴ
Ｏアドレスは実アドレスである。

【００２０】図６はマルチプロセッサを実現するための
手段であるプレフィクス変換の概要を説明する図であ
り、以下、これについて説明する。

【００２１】プレフィクス変換は、実アドレスから絶対
アドレスへの変換を行うものである。アドレスは、４キ
ロバイトを単位とするページにより表わすことができる
が、各プロセッサが使用する実アドレスの０ページ（０
から４０９５番地）には、割込み時のアドレス等のプロ
セッサ固有の情報が格納されるため、マルチプロセッサ
では、プロセッサ毎にこの０ページは、それぞれ別の内
容を持たなければならない。

【００２２】これを実現するため、一般に、プロセッサ
毎にプレフィクスレジスタを設け該レジスタに別々の値
を設定し、この値により、絶対アドレスを求めるように
されている。例えば、図６において、プロセッサＡのプ
レフィクスレジスタに値ａを、プロセッサＢのプレフィ
クスレジスタに値ｂを設定したとする。

【００２３】この場合、プロセッサＡでは、実アドレス
の０ページが絶対アドレスのａページに、実アドレスの
ａページが絶対アドレスの０ページにマッピングされ、
その他の実アドレスは、そのまま絶対アドレスにマッピ
ングされる。プロセッサＢでは、実アドレスの０ページ
が絶対アドレスのｂページに、実アドレスのｂページが
絶対アドレスの０ページにマッピングされ、その他の実
アドレスは、そのまま絶対アドレスにマッピングされ
る。

【００２４】この例の場合、プロセッサＡ、Ｂは、通
常、ａページ及びｂページを実アドレスとして使用しな
いようにされており、これにより、各プロセッサは、同
一の０ページの実アドレスで、それぞれ異なる内容の情
報を得ることができ、それ以外のページの実アドレス
で、共通の内容の情報を得ることができる。

【００２５】なお、このようなプレフィクス変換は、前
述したＳＴＯアドレス等を含む全ての実アドレスに対し
て適用される。

【００２６】前述したようなプレフィクス変換を使用し
たマルチプロセッサにおいて、もし、動作中にプレフィ
クスレジスタの値を変更した場合、変更前のプレフィク
スレジスタの値を用いて変換した内容がＴＬＢに登録さ
れている可能性があるので、このような場合には、ＴＬ
Ｂを初期化する必要がある。

【００２７】１つの実プロセッサで複数の仮想プロセッ
サを実現した場合、仮想プロセッサの切替時にプレフィ
クスレジスタの設定を変更するため、ＴＬＢの初期化を
行う必要が生じ、一般に、このＴＬＢの初期化が仮想プ
ロセッサ切り換え時のオーバヘッドになることになる。

【００２８】

【発明が解決しようとする課題】前述した従来技術は、
以下に説明するような問題点を有している（１）ライトスルー方式を用いた不揮発化記憶方式は、
書き込み時の高速化を行うことができず、特に、命令語
レベル（同期命令とよぶ）でのアクセス時における高速
化を行うことができないという問題点を有している。す
なわち、前述した従来技術は、もし、同期命令で書き込
みを行うと、バックアップ用の外部記憶への書き込みが
終了するまで、実プロセッサが待ち状態になってしま
い、システム全体の処理効率を低下させてしまうという
問題点を有している。

【００２９】また、前述の従来技術は、読み出し時にお
いても、ＲＡＭ部に所望のデータがない場合、外部記憶
装置から読み出しが行われるので、この場合にも読み出
しが終了するまで実プロセッサが待ち状態になって、シ
ステム全体の処理効率を低下させるという問題点を有し
ている。さらに、前述の従来技術は、Ｉ／Ｏ命令等の非
同期命令で記憶装置をアクセスした場合、ＣＣＷ作成等
の起動のための準備処理、Ｉ／Ｏ割込み処理等のソフト
ウェアのオーバヘッドが発生するという問題点を有して
いる。

【００３０】（２）１つの実プロセッサにより複数の仮
想プロセッサを実現する方式は、仮想プロセッサの切り
替え時に、プレフィクスレジスタの値を変更し、ＴＬＢ
の全面初期化を行うものであり、この初期化のための時
間と初期化後に発生するアドレス変換にＴＬＢの内容を
使用することができないため、これによる性能の低下が
大きく実用的で効率的な運用を行うことができないとい
う問題点を有している。

【００３１】本発明の目的は、前述した従来技術の問題
点を解決し、記憶装置への書き込み動作時に実プロセッ
サの待ちをなくし、仮想プロセッサの切り換え時のオー
バヘッドをなくすことのできる仮想プロセッサ方式およ
びこれに使用して好適な不揮発化記憶方式を提供するこ
とにある。

【００３２】

【課題を解決するための手段】本発明によれば前記目的
は、実プロセッサ上に複数の仮想プロセッサが設けられ
たシステムにおいて、ある仮想プロセッサがバックアッ
プ用の外部記憶装置への書き込みのためのアクセス、ま
たは、外部記憶装置からの読み出しをともなうアクセス
を行った場合、このアクセスの発生を契機に別の仮想プ
ロセッサに切り替え、該書き込みまたは読み出しの終了
を契機に、前記アクセスを行ったある仮想プロセッサへ
の切替を可能にするようにすることにより達成される。

【００３３】また、前記目的は、仮想プロセッサと同数
のプレフィクスレジスタを設け、仮想プロセッサの切り
替えに対応してプレフィクスレジスタを選択して使用
し、これらのプレフィクスレジスタ群と実アドレスとを
比較していずれかに一致するか、または、実アドレスが
０であることを検出し、該当した場合に、ＴＬＢのエン
トリへの実アドレス登録に際して該エントリに設けたビ
ット（Ｘビットと呼ぶ）を“１”にし、仮想プロセッサ
の切り替えに際して、ＴＬＢ内のＸビットが“１”であ
るエントリのみを初期化し、他のエントリの内容を保存
するようにすることにより達成される。

【００３４】これにより、複数の仮想プロセッサでプレ
フィクス変換の対象となる可能性のあるＴＬＢエントリ
のみを初期化し、他のプレフィクス変換の対象にならな
い大半のＴＬＢエントリをそのまま使用することができ
るので、仮想プロセッサの切り換えに伴うシステムの性
能低下を防止することができる。

【００３５】

【作用】マルチプロセッサシステムにおいて、ある仮想
プロセッサが、例えば、書き込み命令を実行する場合、
揮発性の記憶装置から不揮発性の外部記憶装置にデータ
転送中もその仮想プロセッサは、書き込み命令の実行中
であり、この命令の実行中に他の仮想プロセッサが起動
されても、すなわち、仮想プロセッサの切り替えが行わ
れても、書き込み命令を発行した仮想プロセッサに対し
て何ら影響を与えることがない。

【００３６】従って、本発明は、ある仮想プロセッサ
が、例えば、書き込み命令を発行した場合に、他の仮想
プロセッサへの処理の切り替えを行うことにより、シス
テム全体の処理性能の向上を図ることができる。

【００３７】また、もし、ある仮想プロセッサが、前記
書き込みによるデータ転送中に、その処理が中断された
場合にも、当該書き込み命令がキャンセルされるだけ
で、そのリカバリについて複雑な処理を必要ない。

【００３８】ＴＬＢに登録される実アドレス（ＰＦＲ
Ａ）は、仮想プロセッサそのもの（即ちプレフィクスレ
ジスタの値）が変更にならない限り必ず登録済みのプレ
フィクスレジスタ群のいずれかを用いてプレフィクス変
換が行われるため、これらプレフィクスレジスタ群との
比較を行った結果により、Ｘビットの値を設定し、この
Ｘビットの値に従って、ＴＬＢの選択的な初期化を行う
ことができ、これにより、仮想プロセッサの切り替え時
における実プロセッサのオーバヘッドを低減させること
ができ、しかも、誤動作を生じさせることもない。

【００３９】また、仮想プロセッサが追加される場合
等、プレフィクスレジスタの値を変更する場合には、従
来通りＴＬＢの全面的な初期化を行えばよく、誤動作の
発生を防止することができる。

【００４０】

【実施例】以下、本発明による仮想プロセッサ方式及び
不揮発化記憶方式の一実施例を図面により詳細に説明す
る。

【００４１】図１は本発明による不揮発化記憶装置を有
する仮想プロセッサの一実施例のシステム構成を示すブ
ロック図、図２は仮想プロセッサの切り換えと実プロセ
ッサの動作状態を説明するタイムチャート、図３は仮想
プロセッサの切り換え方法を説明するための仮想プロセ
ッサがＷＲＩＴＥ命令を実行中であることを示すための
手段を示す図、図４は仮想プロセッサの切り替え時のＴ
ＬＢの初期化を行う回路例を示す図である。図１、図４
において、１は命令処理装置、２は、主記憶装置、３は
揮発性記憶装置、４、７、９は転送制御部、５はＲＡＭ
部、６は不揮発性記憶装置、８はディスク部、６１−１
〜ｎはプレフィクスレジスタ群、６２はプレフィクス番
号レジスタ、６３はセレクタ、６４−０〜ｎは比較回
路、６５は論理和回路、６６はＴＬＢである。

【００４２】図１に示す本発明の一実施例の仮想プロセ
ッサは、命令処理装置１と、揮発性記憶装置３と、不揮
発性記憶装置６とにより構成されている。命令処理装置
１は、主記憶装置２、転送制御部９を含んで構成され、
拡張記憶装置等と呼ばれる揮発性記憶装置３は、記憶素
子であるＲＡＭ部５と転送制御部４とを含んで構成さ
れ、また、アレイディスク等の不揮発性記憶装置６は、
記憶媒体であるディスク部８と転送制御部７とを含んで
構成されている。

【００４３】不揮発性記憶装置６は、揮発性記憶装置３
のバックアップ用の記憶装置として使用され、ＲＡＭ部
５の領域とディスク部８の領域とが１対１にマッピング
されるている。主記憶装置２とＲＡＭ部５との間のデー
タの送受信は、例えば、４キロバイトのページ単位で行
われる。

【００４４】ＷＲＩＴＥ命令は、主記憶装置２の中の指
定された１ページのデータをＲＡＭ部５の指定された１
ページに転送するものとする。このとき、対応するディ
スク部８の１ページにも同一のデータを転送する、いわ
ゆるライトスルー方式が採用される。また、ＲＥＡＤ命
令は、ＲＡＭ部５から主記憶装置２へ指定された１ペー
ジのデータを転送するものとする。このとき、ＲＥＡＤ
命令は、ＲＡＭ部５に所望のデータが存在する場合、Ｒ
ＡＭ部５から主記憶２へ１ページのデータの転送を行
い、ＲＡＭ部５に所望のデータが存在しない場合、対応
するディスク部８からＲＡＭ部５に１ページのデータを
転送した後、さらに同一のデータを主記憶装置２へも転
送する。

【００４５】次に、図１に示すシステムにおけるＷＲＩ
ＴＥ命令の実行を詳細に説明する。

【００４６】命令処理装置１でＷＲＩＴＥ命令が発行さ
れると、転送制御部９は、制御線９Ａを介して揮発性制
御装置３内の転送制御部４に対して、主記憶２からＲＡ
Ｍ部５へのデータの転送を指示すると共に、命令で指定
されたアドレスに基づき主記憶装置２からデータを読み
出し、そのデータをデータ線２Ａに送出する。このとき
制御線９Ａには、ＷＲＩＴＥ指示の他に、命令で指定さ
れたＲＡＭ部５のアドレス（ページ番号）等が送出され
る。

【００４７】転送制御部４は、データ線２Ａを介して送
られてくるデータを指示されたページ番号に従ってＲＡ
Ｍ部５に書き込み、ＲＡＭ部５への書き込みが終了した
とき、仮終了報告線４Ａを介して転送制御部９に対して
ＲＡＭ部５への書き込みが終了したことを報告する。さ
らに、転送制御部４は、制御線４Ｃを介して、不揮発性
記憶装置６内の転送制御部７に対して、ＲＡＭ部５から
ディスク部８へのデータの転送を指示する。このとき、
制御線４Ｃには、ＷＲＩＴＥ指示の他に、アクセスすべ
きディスク部８のページ番号等が送出される。

【００４８】転送制御部７は、データ線５Ｂを介して送
られて来るデータを指示されたページ番号に従ってディ
スク部８に書き込み、ディスク部８への書き込みが終了
すると、終了報告線７Ａを介して転送制御部４にディス
ク部８への書き込みが終了したことを報告する。転送制
御部４は、これを受けて本終了報告線４Ｂを介して転送
制御部９にＷＲＩＴＥ処理が完全に終了したことを報告
する。

【００４９】なお、前述した動作において、揮発性記憶
装置３のＲＡＭ部５からデータ線５Ｂへのデータの送り
出しは、ＲＡＭ部５へのデータの書き込みと並行してデ
ータ線２Ａのデータをバイパスする方法で行うと効率的
である。

【００５０】次に、ＲＥＡＤ命令の実行を詳細に説明す
る。

【００５１】命令処理装置１でＲＥＡＤ命令が発行され
ると、転送制御部９は、制御線９Ａを介して揮発性記憶
装置３の転送制御部４に対してＲＡＭ部５から主記憶２
へのデータの転送を指示する。このとき、制御線９Ａに
は、ＲＥＡＤ指示の他に、命令で指定されたＲＡＭ部５
のアドレス（ページ番号）等が送出される。

【００５２】転送制御部４は、この指示を受けると、ま
ず、指示されたページ番号に従ってＲＡＭ部５に所望の
データがあるか否かを調査する。この調査の手段は、当
該ページに有効ビットを設ける等の従来のキャシュ制御
技術と同じでよい。転送制御部４は、所望のデータがＲ
ＡＭ部５に存在した場合、ＲＡＭ部５よりデータを読み
出しデータ線５Ａを介して主記憶２に送り出す。

【００５３】転送制御部４は、ＲＡＭ部５からの読み出
しが終了すると、仮終了報告線４Ａ及び本終了報告線４
Ｂの両方を使用して、転送制御部９に対してＲＡＭ部５
からの読み出しが終了したことを報告する。

【００５４】また、転送制御部４は、所望のデータがＲ
ＡＭ部５に存在しなかった場合、制御線４Ｃを介して不
揮発性記憶装置６内の転送制御部７に対してディスク部
８からＲＡＭ部５へのデータ転送を指示すると共に、仮
終了報告線４Ａのみを介して転送制御部９に対してディ
スク部８からデータの読み出しを開始する旨を報告す
る。このとき、制御線４Ｃには、ＲＥＡＤ指示の他に、
アクセスすべきディスク部８のページ番号等が送出され
る。

【００５５】転送制御部７は、指示されたページ番号に
従ってディスク部８よりデータを読み出し、このデータ
をデータ線８Ａを介してＲＡＭ部５に送り出し、ディス
ク部８からの読み出しが終了すると終了報告線７Ａによ
り転送制御部４に対してディスク部８からのデータの読
み出しが終了したことを報告する。

【００５６】転送制御部４は、データ線８Ａからのデー
タを受け取ると、そのデータのＲＡＭ部５への書き込み
を行うと共に、データ線５Ａを介して主記憶装置２にデ
ータを送り出す。さらに、転送制御部４は、データ線５
Ａに対するデータ送出が終了すると、本終了報告線４Ｂ
を介して転送制御部９にＲＥＡＤ処理が終了したことを
報告する。

【００５７】転送制御部９は、送られてくるデータが、
ＲＡＭ部５からのデータであるか、ディスク部８からの
データであるかにかかわらず、いずれの場合にも、デー
タ線５Ａを介して送られて来るデータを、命令で指定さ
れたアドレスに基づいて主記憶装置２に書き込むことに
よりＲＥＡＤ命令の処理を終了する。

【００５８】なお、前述した動作において、揮発性記憶
装置３からデータ線５Ａへのデータの送り出しは、ＲＡ
Ｍ部５へのデータの書き込みと並行してデータ線８Ａの
データをバイパスする方法で行うと効率的である。

【００５９】前述で図１に示す本発明の一実施例による
システムの書き込みと読み出しの動作を説明したが、本
発明の一実施例は、命令処理装置１内に複数の仮想プロ
セッサが構成されており、前述したＷＲＩＴＥ命令及び
ＲＥＡＤ命令の処理において、ディスク部８へのアクセ
スが開始されたことにより、命令処理装置１内の仮想プ
ロセッサを切り替えるものである。

【００６０】図１に示す本発明の一実施例は、転送制御
部９に対して、仮終了報告線４Ａからのみ終了の報告が
行われ、本終了報告線４Ｂからの報告がないことを契機
にして、命令処理装置１内の仮想プロセッサの切り替え
を行うものである。また、本発明の一実施例は、ＷＲＩ
ＴＥ処理またはＲＥＡＤ処理が終了したこと、すなわ
ち、転送制御部９に対して、仮終了報告線４Ａおよび本
終了報告線４Ｂの両方から終了の報告が行われたことを
契機にして、命令処理装置１内の当該命令を発行した仮
想プロセッサへの切り替えを許可するものである。

【００６１】以下、図２を参照して前述したような仮想
プロセッサの切り換えと実プロセッサの動作状態とにつ
いて説明する。

【００６２】図２（ａ）は、１つの実プロセッサにｎ個
の仮想プロセッサを実現している場合で、ＷＲＩＴＥ命
令及びＲＥＡＤ命令のいずれも発行されない状態におけ
る仮想プロセッサの切り替えと実プロセッサの動作状態
を示している。

【００６３】各仮想プロセッサは、時分割的に一定のタ
イムスライスで順次処理の実行が可能である。そして、
ＷＲＩＴＥ命令及びＲＥＡＤ命令のいずれも発行されな
い状態の場合、図２に示すように、仮想プロセッサ１が
１タイムスライス分の実行（図では実行１）を行うと、
仮想プロセッサ２が次のタイムスライス分の実行（図で
は実行２）を行うことができ、順次実行が続けられ、仮
想プロセッサｎの実行ｎが終了すれば、仮想プロセッサ
１の実行１が再度１タイムスライス分続けられる。

【００６４】前述した仮想プロセッサの実行動作は、実
マシンである実プロセッサ上で、時分割に仮想プロセッ
サのための実行により行われることになる。また、１つ
の仮想プロセッサとしては、１／ｎの時間が実プロセッ
サによりサービスされ、（ｎ−１）／ｎの時間が命令の
実行が休止となる状態とみなすことができる。いいかえ
れば、仮想プロセッサの切り替えは、命令と命令との境
目で行われる。

【００６５】図２（ｂ）は、ＷＲＩＴＥ命令またはディ
スク部８へのアクセスを伴うＲＥＡＤ命令が発行された
状態における仮想プロセッサの切り替えと実プロセッサ
の動作状態を示している。

【００６６】この図を参照し、説明の簡単化のため、仮
想プロセッサ１がＷＲＩＴＥ命令を発行したものとして
説明する。

【００６７】いま、仮想プロセッサ１が実行１の処理中
にＷＲＩＴＥ命令が発行され、図１の動作で説明した仮
終了報告が行われると、仮想プロセッサ１は、実行中の
タイムスライスが終了するのを待たずに、処理を仮想プ
ロセッサ２に切り替える。

【００６８】このとき、仮想プロセッサ１は、ＷＲＩＴ
Ｅ命令を実行中のままの状態で実マシンを他の仮想プロ
セッサに譲ることになり、次に、実マシンが割り当てら
れるまで休止ではなくＷＲＩＴＥ命令の実行中（図では
実行１’）とみなされる。すなわち、実マシンは、他の
仮想プロセッサの処理の実行と並行して、ＷＲＩＴＥ命
令による前述したデータの転送制御を行うことになる。

【００６９】実マシンは、ＷＲＩＴＥ命令によるデータ
転送処理が終了すると、すなわち、前述した本終了報告
が揮発性記憶装置から行われると、仮想プロセッサ１へ
の実マシン割当てを有効化する。具体的には、本終了報
告が行われると、直ちに、実行中の他の仮想プロセッサ
の処理を中断させ、強制的に仮想プロセッサ１に実マシ
ンを割り当てる方法、あるいは、次に仮想プロセッサ１
に割り当てられるタイムスライスまで待って仮想プロセ
ッサ１に実マシンを割り当てる等の方法により、仮想プ
ロセッサの切り替えが行われる。

【００７０】２図（ｂ）は前者の方法を採った場合の例
を示しており、前述の本終了報告が行われた時点で、実
行中の仮想プロセッサｉの実行は、所定のタイムスライ
スが残っているにもかかわらず、即座に仮想プロセッサ
１に切り替えられる。このように即座に仮想プロセッサ
を切り替える方法は、前述したデータの転送制御の並行
動作をより有効に行うことができる。

【００７１】すなわち、後者の方法により仮想プロセッ
サの切り替えを行う場合、ＷＲＩＴＥ命令を発行した仮
想プロセッサは、次に起動されるまで書き込みの処理を
終了させることができず、この間に他の仮想プロセッサ
から発行される記憶装置へのアクセスが待足されること
になるので、前者の方法による仮想プロセッサの切り替
えの方が、システム全体の処理効率の向上に有効であ
る。

【００７２】前述したような仮想プロセッサの切り替え
のためには、仮想プロセッサがＷＲＩＴＥ命令の実行中
であることを何らかの方法により表示しておく必要があ
る。図３にそのための手段の一例を示す。

【００７３】仮想プロセッサの切り替えは、主記憶装置
内のハードウェア専用領域（ＨＳＡ：Ｈardware Ｓyste
me Ａrea）に設けられた仮想プロセッサ用のデータ退避
領域に設けられる各仮想プロセッサが使用中の汎用レジ
スタ（ＧＲ：Ｇeneral Ｐurpose Ｒegister）の内容、
命令アドレスを示すポインタ（ＩＣ:instruction Ｃoun
ter）等を退避／回復することにより行われる。

【００７４】通常の仮想プロセッサの切り替えは、ある
タイムスライスで最後に実行した命令の次に実行する命
令のアドレスをタイムスライス終了時に退避し、次に実
行するタイムスライスではこの退避した命令アドレスか
ら再開することにより行われる。

【００７５】ＷＲＩＴＥ命令を実行することによる仮想
プロセッサの切り替えは、命令アドレスとしてＷＲＩＴ
Ｅ命令そのもののアドレスを退避し、図３に示すよう
に、退避領域内に設けたＷＲＩＴＥ命令実行中ビットを
設定することにより行われる。このビットが設定されて
いる場合、前述した本終了報告が行われるまで、それに
対応する仮想プロセッサの起動が行われないように制御
される。

【００７６】本終了報告が行われそれに対応する仮想プ
ロセッサを起動する仮想プロセッサの切り替えは、前記
ＷＲＩＴＥ命令実行中ビットが設定されていることによ
り、ＷＲＩＴＥ命令の実行が終了したことを判別して行
われ、ＷＲＩＴＥ命令の終了処理（条件コードの設定
等）を行うことから処理が再開される。

【００７７】図２により説明した仮想プロセッサの切り
替え動作において、実プロセッサの動作は、仮想プロセ
ッサの切り替えを従来技術の場合と同様に行うと、ＴＬ
Ｂの書き替えのため等により、実プロセッサの動作に切
り替えのためのオーバヘッドを生じさせる。

【００７８】本発明の一実施例は、この仮想プロセッサ
の切り替え時における実プロセッサのオーバヘッドをも
低減することができるようにしたものである。図４にこ
のために図１の命令処理装置１内に設けた一回路例を示
しており、以下、これについて説明する。

【００７９】図示回路は、各仮想プロセッサに対応した
プレフィクス値が設定されるｎ個の仮想プロセッサに対
応するｎ個のプレフィクスレジスタ６１−１〜６１−ｎ
と、実行中の仮想プロセッサ番号が設定されるプレフィ
クス番号レジスタ６２と、プレフィクス番号レジスタ６
２の値に従ってプレフィクスレジスタ群６１−１〜６１
−ｎの中の１つを選択するセレクタ６３と、実アドレス
とプレフィクスレジスタ群６１−１〜６１−ｎの値とを
比較する比較器６４−１〜６４−ｎとを備えて構成され
ている。

【００８０】セレクタ６３は、プレフィクスレジスタ群
６１−１〜６１−ｎの値の中から、プレフィクス番号レ
ジスタ６２の値に従って対応する１つを選択し、選択さ
れたプレフィクス値６３Ａを出力する。このプレフィク
ス値６３Ａは、有効プレフィクス値として実マシンにお
いてプレフィクス変換のために用いられる。仮想プロセ
ッサの切り替え時は、プレフィクス番号レジスタ６２に
仮想プロセッサ番号を設定するだけでよく、プレフィク
スレジスタの値を変更する必要はない。

【００８１】比較器６４−１〜６４−ｎは、ＳＴＯアド
レス等を含む実アドレス６０と、プレフィクスレジスタ
群６１−１〜６１−ｎの各値との一致検出を行い、ま
た、比較器６４−０は、実アドレス６０が０ページであ
るか否の検出が行われる。

【００８２】ＴＬＢ６６内に登録される実アドレス（Ｐ
ＦＲＡ）の各エントリには、本発明によりＸビットが付
加されている。前述した比較器６４−０〜６４−ｎによ
る一致検出の結果は、論理和回路６５でオアされて、Ｔ
ＬＢへの実アドレス（ＰＦＲＡ）登録時に、該アドレス
に付加されているＸビットに“１”を登録する。

【００８３】このようにすることにより、起動されてい
ない仮想プロセッサを含めた全ての仮想プロセッサのプ
レフィクス変換の対象になる可能性のあるＴＬＢエント
リのＸビットに“１”を設定することができる。また、
逆に、Ｘビットが“１”でないＴＬＢエントリは、全て
の仮想プロセッサのプレフィクス変換の対象にならない
ことが保証されることになるので、仮想プロセッサの切
り替えが行われた場合にも、引き続き利用することがで
きる。

【００８４】従って、本発明の一実施例は、仮想プロセ
ッサの切り替えに際して、Ｘビットが“１”であるＴＬ
Ｂエントリのみを初期化（パージ）する。これにより、
本発明の一実施例は、仮想プロセッサの切り替え時にお
けるＴＬＢ初期化のオーバヘッドを大幅に削減すること
ができる。

【００８５】前述した本発明の一実施例によれば、ある
仮想プロセッサが低速の記憶装置に書き込み等を行って
いる間に他の仮想プロセッサの処理を行わせることがで
きるので、実プロセッサの待ち状態をなくすことがで
き、実プロセッサを有効に活用することができる。

【００８６】また、本発明の一実施例によれば、低速の
記憶装置に対するアクセスを命令語（同期命令）により
行うことができるので、非同期の場合のＣＣＷ等の作
成、待ち行列作成等の前処理及び終了割込み等の後処理
のためのソフトウェアのオーバヘッドをなくすことがで
きる。

【００８７】さらに、本発明の一実施例によれば、実ア
ドレスとプレフィクスレジスタ群との比較結果に基づい
て、ＴＬＢの部分的な初期化を行うのみで仮想プロセッ
サの切り替えを行うことができ、仮想プロセッサの切り
替え後に発生するアドレス変換においてＴＬＢの大半の
部分を再利用させることができるので、仮想プロセッサ
の切り替えに伴うハードウェアのオーバヘッドを削減す
ることができる。

【００８８】

【発明の効果】以上説明したように本発明によれば、記
憶装置への書き込み動作時等の低速の記憶装置に対する
アクセス時に、実プロセッサの待ち時間をなくし、仮想
プロセッサの切り換え時の実プロセッサオーバヘッドを
なくすことができるので、システム全体の処理性能の向
上を図ることができる。

【図面の簡単な説明】

【図１】本発明による不揮発化記憶装置を有する仮想プ
ロセッサの一実施例のシステム構成を示すブロック図で
ある。

【図２】仮想プロセッサの切り換えと実プロセッサの動
作状態を説明するタイムチャートである。

【図３】仮想プロセッサの切り換え方法を説明するため
の仮想プロセッサがＷＲＩＴＥ命令を実行中であること
を示すための手段を示す図である。

【図４】仮想プロセッサの切り替え時のＴＬＢの初期化
を行う回路例を示す図である。

【図５】ＬＰＡＲにおける仮想アドレスから実アドレス
への変換過程とＴＬＢの概要を説明する図である。

【図６】マルチプロセッサを実現するための手段である
プレフィクス変換の概要を説明する図である。

【符号の説明】

１命令処理装置２主記憶３揮発性記憶装置４、７、９転送制御部５ＲＡＭ部６不揮発性記憶装置８ディスク部６１−１〜ｎプレフィクスレジスタ群６２プレフィクス番号レジスタ６３セレクタ６４−０〜ｎ比較回路６５論理和回路６６ＴＬＢ

Claims

【特許請求の範囲】

【請求項１】複数の仮想プロセッサを実現する実プロ
セッサと、揮発性の高速記憶装置と、不揮発性の低速記
憶装置とを備え、前記高速記憶装置と前記低速記憶装置
との間で記憶領域を対応させ、前記高速記憶装置を見か
け上不揮発性の記憶装置として動作させているシステム
において、前記実プロセッサ上の仮想プロセッサからの
前記記憶装置へのアクセスが、前記低速記憶装置に対す
るアクセスを必要とするする場合、前記低速記憶装置に
対するアクセスの開始を契機にして、前記実プロセッサ
上に別の仮想プロセッサが起動されることを特徴とする
不揮発化記憶方式。
【請求項２】前記実プロセッサ上の仮想プロセッサか
らの前記記憶装置へのアクセスが、同期命令により行わ
れることを特徴とする請求項１記載の不揮発化記憶方
式。
【請求項３】前記記憶装置へのアクセスを行った仮想
プロセッサは、低速記憶装置に対する処理の終了後直ち
に起動されることを特徴とする請求項１または２記載の
不揮発化記憶方式。
【請求項４】前記記憶装置へのアクセスにより、前記
低速記憶装置に対するアクセスが行われている間、記憶
装置へのアクセスを起動した仮想プロセッサが記憶装置
に対するアクセス中であることを示す手段を備えること
を特徴とする請求項１、２または３記載の不揮発化記憶
方式。
【請求項５】複数の仮想プロセッサを実現する実プロ
セッサと、実アドレスから絶対アドレスへのマッピング
を行うためのプレフィクス変換機構とを備える仮想プロ
セッサ方式において、各仮想プロセッサに対応したプレ
フィクスレジスタの群と実行中の仮想プロセッサ番号を
示すレジスタとを備え、前記仮想プロセッサ番号を示す
レジスタの値に従ってプレフィクスレジスタの群の中か
ら１つの有効なプレフィクスレジスタを選択し、該有効
なプレフィクスレジスタの値を用いてプレフィクス変換
を行うと共に、仮想プロセッサの切り替えに際して、前
記仮想プロセッサ番号を示すレジスタの値を入れ替える
ことを特徴とする仮想プロセッサ方式。
【請求項６】前記プレフィクスレジスタ群の各レジス
タの値と実アドレスとの比較結果を、仮想アドレスから
実アドレスへの高速変換を行うＴＬＢに登録し、仮想プ
ロセッサの切り替えに際して、前記登録結果に基づいて
ＴＬＢの内容を選択的に初期化することを特徴とする請
求項５記載の仮想プロセッサ方式。
【請求項７】請求項１ないし４のうち１記載の不揮発
化記憶方式による記憶装置を備えることを特徴とする請
求項５または６記載の仮想プロセッサ方式。
【請求項８】揮発性の高速記憶装置と、不揮発性の低
速記憶装置とを備え、前記高速記憶装置と前記低速記憶
装置との間で記憶領域を対応させ、前記高速記憶装置を
見かけ上不揮発性の記憶装置として動作させる記憶装置
において、命令プロセッサからの記憶装置に対するアク
セスにより前記低速記憶装置に対するアクセスが開始さ
れたとき、前記命令プロセッサに、前記低速記憶装置に
対するアクセスの開始を示す仮終了報告を行い、アクセ
ス終了時、前記命令プロセッサに、アクセスの終了を示
す本終了報告を行うことを特徴とする記憶装置。