JP2531209B2 - チャネル装置 - Google Patents
チャネル装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はチャネル装置に関し、特に、チャネルと主記
憶装置との間のデータ転送が複数バイト単位で行なわ
れ、チャネルと入出力装置との間のデータ転送がバイト
単位で行なわれるバイトマルチプレクサチャネル装置に
関する。
憶装置との間のデータ転送が複数バイト単位で行なわ
れ、チャネルと入出力装置との間のデータ転送がバイト
単位で行なわれるバイトマルチプレクサチャネル装置に
関する。
通常、チャネルと入出力装置との間でデータの転送を
行なう場合には、まず、CPUからの入出力命令によりチ
ャネルおよび入出力装置が起動され、次に、チャネルが
CPUと並行して動作してチャネルと入出力装置および主
記憶装置との間で所定のシーケンスでデータ転送処理が
行なわれる。上述したバイトマルチプレクサチャネル装
置では、チャネルは主記憶装置から複数バイトのデータ
を読出して一時的に格納し、１バイトのデータごとに入
出力装置に転送するが、この１バイトのデータの転送
は、複数のステップからなる一連の処理を所定のシーケ
ンスで実行することにより行なわれる。このため、一
旦、チャネル内に格納された複数バイトのデータを全て
入出力装置に転送するためには、そのバイト数分だけ、
上述した所定のシーケンスで行なわれる一連の処理を繰
返す必要がある。従来のバイトマルチプレクサチャネル
装置は、一回の一連の処理ごとに、主記憶装置に対して
データの送出を要求するメモリフェッチ要求を出す構成
となっていた。
行なう場合には、まず、CPUからの入出力命令によりチ
ャネルおよび入出力装置が起動され、次に、チャネルが
CPUと並行して動作してチャネルと入出力装置および主
記憶装置との間で所定のシーケンスでデータ転送処理が
行なわれる。上述したバイトマルチプレクサチャネル装
置では、チャネルは主記憶装置から複数バイトのデータ
を読出して一時的に格納し、１バイトのデータごとに入
出力装置に転送するが、この１バイトのデータの転送
は、複数のステップからなる一連の処理を所定のシーケ
ンスで実行することにより行なわれる。このため、一
旦、チャネル内に格納された複数バイトのデータを全て
入出力装置に転送するためには、そのバイト数分だけ、
上述した所定のシーケンスで行なわれる一連の処理を繰
返す必要がある。従来のバイトマルチプレクサチャネル
装置は、一回の一連の処理ごとに、主記憶装置に対して
データの送出を要求するメモリフェッチ要求を出す構成
となっていた。
上述した従来のバイトマルチプレクサチャネル装置
は、一回の一連の処理ごとに、主記憶装置に対してデー
タの送出を要求するメモリフェッチ要求を出すため、主
記憶装置へのアクセス回数が増大し、バイトマルチプレ
クサチャネルのデータ転送を高速に行うことができず、
さらに、ブロックマルチプレクサチャネルやCPU等の他
の装置の処理を阻害するという欠点がある。
は、一回の一連の処理ごとに、主記憶装置に対してデー
タの送出を要求するメモリフェッチ要求を出すため、主
記憶装置へのアクセス回数が増大し、バイトマルチプレ
クサチャネルのデータ転送を高速に行うことができず、
さらに、ブロックマルチプレクサチャネルやCPU等の他
の装置の処理を阻害するという欠点がある。
本発明のチャネル装置は、 主記憶装置から読出された複数バイトのデータを一時
的に格納し、１バイトのデータごとに前記入出力装置に
送出するデータバッファと、 前記主記憶装置から転送すべきデータを読出して前記
データバッファに格納することを要求するメモリフェッ
チ要求を、該主記憶装置に対して送出するメモリフェッ
チ要求手段と、 前記データバッファ中にデータが存在するかどうかを
検出し、検出信号を前記メモリフェッチ要求手段に送出
するデータ量検出手段と、 CPUからの入出力命令によりバイトマルチプレクサチ
ャネル装置および入出力装置が起動され、続いてデータ
転送が行なわれるべき入出力装置から所定のシーケンス
で処理を実行するための要求がバイトマルチプレクサチ
ャネル装置に入力されると、該要求を送出した入出力装
置のデバイスアドレスを入出力アドレスとして取込み、
一時的に保持する第１の入出力アドレス保持手段と、 前記所定のシーケンスによりデータ転送処理が実行さ
れている間に、前記第１の入出力アドレス保持手段に保
持されている入出力アドレスを取込み、保持する第２の
入出力アドレス保持手段と、 前記所定のシーケンスが終了し、続いて、データ転送
が行なわれるべき入出力装置から前記所定のシーケンス
で処理を実行するための要求がバイトマルチプレクサチ
ャネル装置に入力されると、前記第１の入出力アドレス
保持手段に取込まれ、保持された入出力アドレスと前記
第２の入出力アドレス保持手段に保持されている入出力
アドレスとを比較してそれらの一致／不一致を検出し、
それらの一致を検出したときは一致検出信号を、不一致
を検出したときは、メモリフェッチ要求を送出すること
を強制する信号をそれぞれ前記メモリフェッチ要求手段
に送出する入出力アドレス比較手段とを有し、 前記メモリフェッチ要求手段は、入出力アドレス比較
手段からの一致検出信号が入力され、かつ前記データ量
検出手段からの検出信号によりデータバッファ内にデー
タが保持されていることが確認された場合にはメモリフ
ェッチ要求を送出せず、入出力アドレス比較手段からの
一致検出信号が入力されてもデータバッファ内にデータ
が存在しない場合あるいは入出力アドレス比較回路から
のメモリフェッチ要求を強制する信号が入力された場合
にメモリフェッチ要求を主記憶装置に送出するように構
成され、前記メモリフェッチ要求が送出されない場合に
は、バイトマルチプレクサチャネル装置はデータバッフ
ァ内に保持されているデータを用いてシーケンス処理を
実行するように構成されている。
的に格納し、１バイトのデータごとに前記入出力装置に
送出するデータバッファと、 前記主記憶装置から転送すべきデータを読出して前記
データバッファに格納することを要求するメモリフェッ
チ要求を、該主記憶装置に対して送出するメモリフェッ
チ要求手段と、 前記データバッファ中にデータが存在するかどうかを
検出し、検出信号を前記メモリフェッチ要求手段に送出
するデータ量検出手段と、 CPUからの入出力命令によりバイトマルチプレクサチ
ャネル装置および入出力装置が起動され、続いてデータ
転送が行なわれるべき入出力装置から所定のシーケンス
で処理を実行するための要求がバイトマルチプレクサチ
ャネル装置に入力されると、該要求を送出した入出力装
置のデバイスアドレスを入出力アドレスとして取込み、
一時的に保持する第１の入出力アドレス保持手段と、 前記所定のシーケンスによりデータ転送処理が実行さ
れている間に、前記第１の入出力アドレス保持手段に保
持されている入出力アドレスを取込み、保持する第２の
入出力アドレス保持手段と、 前記所定のシーケンスが終了し、続いて、データ転送
が行なわれるべき入出力装置から前記所定のシーケンス
で処理を実行するための要求がバイトマルチプレクサチ
ャネル装置に入力されると、前記第１の入出力アドレス
保持手段に取込まれ、保持された入出力アドレスと前記
第２の入出力アドレス保持手段に保持されている入出力
アドレスとを比較してそれらの一致／不一致を検出し、
それらの一致を検出したときは一致検出信号を、不一致
を検出したときは、メモリフェッチ要求を送出すること
を強制する信号をそれぞれ前記メモリフェッチ要求手段
に送出する入出力アドレス比較手段とを有し、 前記メモリフェッチ要求手段は、入出力アドレス比較
手段からの一致検出信号が入力され、かつ前記データ量
検出手段からの検出信号によりデータバッファ内にデー
タが保持されていることが確認された場合にはメモリフ
ェッチ要求を送出せず、入出力アドレス比較手段からの
一致検出信号が入力されてもデータバッファ内にデータ
が存在しない場合あるいは入出力アドレス比較回路から
のメモリフェッチ要求を強制する信号が入力された場合
にメモリフェッチ要求を主記憶装置に送出するように構
成され、前記メモリフェッチ要求が送出されない場合に
は、バイトマルチプレクサチャネル装置はデータバッフ
ァ内に保持されているデータを用いてシーケンス処理を
実行するように構成されている。
複数の入出力装置に対してアクセスする場合、通常、
それぞれの入出力装置に転送すべきデータは、主記憶装
置内の異なる領域においてそれらの入出力装置に対応し
て格納されており、バイトマルチプレクサチャネル装置
が書込み系動作（入出力装置へのデータの書込みおよび
各種制御信号の入出力装置への入力）を行なっている場
合に、アクセス対象である入出力装置が異なるときは
（すなわち、入出力アドレス（デバイス番号）が異なる
ときは）、そのつど、主記憶装置に対してメモリフェッ
チ要求を出してデータ転送しようとする入出力装置に対
応したデータをデータバッファに格納する必要がある
が、同一の入出力装置に対して連続してアクセスする場
合は、データバッファに保持されている未転送のデータ
を利用できることが多く、この場合は、メモリフェッチ
要求を送出することを要しない。このことに着目し、入
出力アドレス比較手段により、前回のシーケンスでアク
セスした入出力装置と今回のシーケンスでアクセスしよ
うとしている入出力装置とが同一であることが検出さ
れ、かつデータバッファ内に以前のシーケンス時にフェ
ッチしたデータが残存している場合は、新たにメモリフ
ェッチ要求を送出することなくその残存しているデータ
を転送させることにより、メモリアクセス回数を減らす
ことができ、この結果、バイトマルチプレクサチャネル
のデータ転送を高速化することができ、あわせて他の装
置における処理の遅延を防止することができる。
それぞれの入出力装置に転送すべきデータは、主記憶装
置内の異なる領域においてそれらの入出力装置に対応し
て格納されており、バイトマルチプレクサチャネル装置
が書込み系動作（入出力装置へのデータの書込みおよび
各種制御信号の入出力装置への入力）を行なっている場
合に、アクセス対象である入出力装置が異なるときは
（すなわち、入出力アドレス（デバイス番号）が異なる
ときは）、そのつど、主記憶装置に対してメモリフェッ
チ要求を出してデータ転送しようとする入出力装置に対
応したデータをデータバッファに格納する必要がある
が、同一の入出力装置に対して連続してアクセスする場
合は、データバッファに保持されている未転送のデータ
を利用できることが多く、この場合は、メモリフェッチ
要求を送出することを要しない。このことに着目し、入
出力アドレス比較手段により、前回のシーケンスでアク
セスした入出力装置と今回のシーケンスでアクセスしよ
うとしている入出力装置とが同一であることが検出さ
れ、かつデータバッファ内に以前のシーケンス時にフェ
ッチしたデータが残存している場合は、新たにメモリフ
ェッチ要求を送出することなくその残存しているデータ
を転送させることにより、メモリアクセス回数を減らす
ことができ、この結果、バイトマルチプレクサチャネル
のデータ転送を高速化することができ、あわせて他の装
置における処理の遅延を防止することができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のバイトマルチプレクサチャネル装置
の一実施例を用いた情報処理システムのブロック図、第
２図は第１図のバイトマルチプレクサチャネル装置の書
込み系動作時における動作シーケンスを示すタイミング
チャートである。
の一実施例を用いた情報処理システムのブロック図、第
２図は第１図のバイトマルチプレクサチャネル装置の書
込み系動作時における動作シーケンスを示すタイミング
チャートである。
本実施例のバイトマルチプレクサチャネル装置３は、
主記憶装置４と入出力制御装置２および複数の入出力装
置1a〜1mとの間に設けられており、書込み系動作時にお
いてメモリフェッチ要求を主記憶装置４へ送出するメモ
リフェッチ要求フリップフロップ10と、メモリフェッチ
要求に対応して主記憶装置４からデータバス13を介して
送られてくる複数バイト（本実施例では８バイトとす
る）のデータを取込んで一時的に保持し、１バイトのデ
ータごとに、出力バス11を介して転送するデータバッフ
ァ７と、データバッファ７内のデータ量を検出し、検出
信号をメモリフェッチ要求フリップフロップ10に出力す
るデータ量検出レジスタ８と、前回のシーケンスでアク
セスした入出力装置のデバイス番号（入出力アドレス）
を保持する第２の入出力アドレスレジスタ６と、今回の
シーケンスでアクセスする入出力装置の入出力アドレス
（入力バス12を介して入力される）を保持する第１の入
出力アドレスレジスタ５と、第１および第２の入出力ア
ドレスレジスタ5,6に保持されているそれぞれの入出力
アドレスを比較し、その一致／不一致を示す検出信号を
メモリフェッチ要求フリップフロップ10へ出力する入出
力アドレス比較回路９とを有している。
主記憶装置４と入出力制御装置２および複数の入出力装
置1a〜1mとの間に設けられており、書込み系動作時にお
いてメモリフェッチ要求を主記憶装置４へ送出するメモ
リフェッチ要求フリップフロップ10と、メモリフェッチ
要求に対応して主記憶装置４からデータバス13を介して
送られてくる複数バイト（本実施例では８バイトとす
る）のデータを取込んで一時的に保持し、１バイトのデ
ータごとに、出力バス11を介して転送するデータバッフ
ァ７と、データバッファ７内のデータ量を検出し、検出
信号をメモリフェッチ要求フリップフロップ10に出力す
るデータ量検出レジスタ８と、前回のシーケンスでアク
セスした入出力装置のデバイス番号（入出力アドレス）
を保持する第２の入出力アドレスレジスタ６と、今回の
シーケンスでアクセスする入出力装置の入出力アドレス
（入力バス12を介して入力される）を保持する第１の入
出力アドレスレジスタ５と、第１および第２の入出力ア
ドレスレジスタ5,6に保持されているそれぞれの入出力
アドレスを比較し、その一致／不一致を示す検出信号を
メモリフェッチ要求フリップフロップ10へ出力する入出
力アドレス比較回路９とを有している。
主記憶装置４には、各入出力装置1a〜1mに対応して、
異なる領域に、転送すべきデータが記憶され、また、デ
ータを格納するためのエリアが設けられている。入出力
制御装置２はバイトマルチプレクサチャネル装置３と各
入出力装置1a〜1mとの間の入出力動作シーケンスを制御
し、入出力制御装置２と各入出力装置1a〜1m間のデータ
転送は、それぞれデバイスインターフェースCH1〜CHmを
介して行なわれる。
異なる領域に、転送すべきデータが記憶され、また、デ
ータを格納するためのエリアが設けられている。入出力
制御装置２はバイトマルチプレクサチャネル装置３と各
入出力装置1a〜1mとの間の入出力動作シーケンスを制御
し、入出力制御装置２と各入出力装置1a〜1m間のデータ
転送は、それぞれデバイスインターフェースCH1〜CHmを
介して行なわれる。
次に、本実施例の書込み系動作を説明する。
まず、CPU（不図示）からの入出力命令によりバイト
マルチプレクサチャネル装置3,入出力制御装置2,入出力
装置1a〜1mが起動されると、バイトマルチプレクサチャ
ネル装置３はCPUと並行して動作し、データ転送処理を
実行する。この場合、まず、複数の入出力装置1a〜1mの
うちのデータ書込みが行なわれるべき入出力装置（本実
施例では1aとする）がバイトマルチプレクサチャネル装
置３に対し、データ転送のための一連のシーケンス処理
を要求するリクエストイン信号を送出する。バイトマル
チプレクサチャネル装置３はこのリクエストイン信号を
受信すると、これに応答してホールドアウト信号および
セレクトアウト信号を送出し、これらを受信した入出力
装置1aはオペレーショナルイン信号を発する。続いて、
時刻t1において、アドレスイン信号とともに入出力アド
レスが入力バス12を介してバイトマルチプレクサチャネ
ル装置３に入力され、このアドレス信号は第１の入出力
アドレスレジスタ５に格納され、これに対応して入出力
アドレスを受信したことを示すコマンドアウト信号が発
せられる。以上の動作が行なわれている間に、前回の一
連のシーケンス処理時に第１の入出力アドレスレジスタ
５に保持された入出力アドレスの第２の入出力アドレス
レジスタへの格納は完了している。次に、入出力アドレ
ス比較回路９は、第１および第２の入出力アドレスレジ
スタ5,6に保持されている入出力アドレスを比較し、そ
れらの一致／不一致を検出する。いま、仮に不一致であ
ったとすると、メモリフェッチ要求フリップフロップ10
がセットされ、セットされたメモリフェッチ要求フリッ
プフロップ10は主記憶装置４に対してデータフェッチを
要求する。すると、主記憶装置４から８バイトのデータ
がデータバス13を介してバイトマルチプレクサチャネル
装置３に出力され、データバッファ７に格納される。こ
れにともない、データ量検出レジスタ８の値が更新さ
れ、データバッファ７内に８バイトのデータが格納され
たことが検出されるとともに、その検出信号はメモリフ
ェッチ要求フリップフロップ10に伝えられ、これがリセ
ットされる。続いて、時刻t2において入出力装置1aから
データ書込みを要求するサービスイン信号が発せられ、
これに応答して時刻t3において、データバッファ７から
１バイトのデータが読出されて出力バス11を介して送出
され、時刻t4においてサービスアウト信号が入出力装置
1aに対して送出され、このタイミングで入出力装置1aに
データが書込まれる。このようにして、一連のシーケン
ス処理は終了する。この状態では、データバッファ７内
には、入出力装置1aに書込むべき７ビットのデータが格
納されている。
マルチプレクサチャネル装置3,入出力制御装置2,入出力
装置1a〜1mが起動されると、バイトマルチプレクサチャ
ネル装置３はCPUと並行して動作し、データ転送処理を
実行する。この場合、まず、複数の入出力装置1a〜1mの
うちのデータ書込みが行なわれるべき入出力装置（本実
施例では1aとする）がバイトマルチプレクサチャネル装
置３に対し、データ転送のための一連のシーケンス処理
を要求するリクエストイン信号を送出する。バイトマル
チプレクサチャネル装置３はこのリクエストイン信号を
受信すると、これに応答してホールドアウト信号および
セレクトアウト信号を送出し、これらを受信した入出力
装置1aはオペレーショナルイン信号を発する。続いて、
時刻t1において、アドレスイン信号とともに入出力アド
レスが入力バス12を介してバイトマルチプレクサチャネ
ル装置３に入力され、このアドレス信号は第１の入出力
アドレスレジスタ５に格納され、これに対応して入出力
アドレスを受信したことを示すコマンドアウト信号が発
せられる。以上の動作が行なわれている間に、前回の一
連のシーケンス処理時に第１の入出力アドレスレジスタ
５に保持された入出力アドレスの第２の入出力アドレス
レジスタへの格納は完了している。次に、入出力アドレ
ス比較回路９は、第１および第２の入出力アドレスレジ
スタ5,6に保持されている入出力アドレスを比較し、そ
れらの一致／不一致を検出する。いま、仮に不一致であ
ったとすると、メモリフェッチ要求フリップフロップ10
がセットされ、セットされたメモリフェッチ要求フリッ
プフロップ10は主記憶装置４に対してデータフェッチを
要求する。すると、主記憶装置４から８バイトのデータ
がデータバス13を介してバイトマルチプレクサチャネル
装置３に出力され、データバッファ７に格納される。こ
れにともない、データ量検出レジスタ８の値が更新さ
れ、データバッファ７内に８バイトのデータが格納され
たことが検出されるとともに、その検出信号はメモリフ
ェッチ要求フリップフロップ10に伝えられ、これがリセ
ットされる。続いて、時刻t2において入出力装置1aから
データ書込みを要求するサービスイン信号が発せられ、
これに応答して時刻t3において、データバッファ７から
１バイトのデータが読出されて出力バス11を介して送出
され、時刻t4においてサービスアウト信号が入出力装置
1aに対して送出され、このタイミングで入出力装置1aに
データが書込まれる。このようにして、一連のシーケン
ス処理は終了する。この状態では、データバッファ７内
には、入出力装置1aに書込むべき７ビットのデータが格
納されている。
次のシーケンスでも、上述した一連のシーケンス処理
が繰返される。すなわち、再び、入出力装置1aからリク
エストイン信号が送出され、一連のシーケンスが開始さ
れると、入出力アドレス比較回路９による第１および第
２の入出力アドレスレジスタ5,6の入出力アドレスの比
較ステップにおいて両アドレスの一致が検出され、一致
検出信号がメモリフェッチ要求フリップフロップ10に送
出される。このとき、データ量検出レジスタ８からの検
出信号によってデータバッファ７内に７バイトのデータ
が残存していることが確認されているので、メモリフェ
ッチ要求フリップフロップ10はセットされることなくリ
セット状態を維持し、メモリフェッチ要求は送出されな
い。その後、上述したように、入出力装置1aからのサー
ビスイン信号に対してデータバッファ７から１バイトの
データが読出され、サービスアウト信号発生タイミング
でデータが書込まれる。なお、入出力アドレス比較回路
９により第１および第２の入出力アドレスレジスタ5,6
の入出力アドレスの一致が検出された場合でも、データ
バッファ７内にデータが何ら格納されていない場合は、
メモリフェッチ要求フリップフロップ10はセットされて
メモリフェッチ要求が出力される。
が繰返される。すなわち、再び、入出力装置1aからリク
エストイン信号が送出され、一連のシーケンスが開始さ
れると、入出力アドレス比較回路９による第１および第
２の入出力アドレスレジスタ5,6の入出力アドレスの比
較ステップにおいて両アドレスの一致が検出され、一致
検出信号がメモリフェッチ要求フリップフロップ10に送
出される。このとき、データ量検出レジスタ８からの検
出信号によってデータバッファ７内に７バイトのデータ
が残存していることが確認されているので、メモリフェ
ッチ要求フリップフロップ10はセットされることなくリ
セット状態を維持し、メモリフェッチ要求は送出されな
い。その後、上述したように、入出力装置1aからのサー
ビスイン信号に対してデータバッファ７から１バイトの
データが読出され、サービスアウト信号発生タイミング
でデータが書込まれる。なお、入出力アドレス比較回路
９により第１および第２の入出力アドレスレジスタ5,6
の入出力アドレスの一致が検出された場合でも、データ
バッファ７内にデータが何ら格納されていない場合は、
メモリフェッチ要求フリップフロップ10はセットされて
メモリフェッチ要求が出力される。
以上説明したように本発明は、バイトマルチプレクサ
チャネル装置の書込み系動作時において、同一の入出力
装置へのアクセスが連続する場合、データバッファ内に
転送データが残存しているときにはメモリフェッチ要求
を送出しない構成とすることにより、主記憶装置に対す
るアクセス回数を減らすことができ、これにより、バイ
トマルチプレクサチャネル装置のデータ転送を高速化す
ることができるとともに、他の装置における処理の遅延
を防止することができる効果がある。
チャネル装置の書込み系動作時において、同一の入出力
装置へのアクセスが連続する場合、データバッファ内に
転送データが残存しているときにはメモリフェッチ要求
を送出しない構成とすることにより、主記憶装置に対す
るアクセス回数を減らすことができ、これにより、バイ
トマルチプレクサチャネル装置のデータ転送を高速化す
ることができるとともに、他の装置における処理の遅延
を防止することができる効果がある。
第１図は本発明のバイトマルチプレクサチャネル装置の
一実施例を用いた情報処理システムのブロック図、第２
図は第１図のバイトマルチプレクサチャネル装置の書込
み系動作時における動作シーケンスを示すタイミングチ
ャートである。 1a〜1m……入出力装置、２……入出力制御装置、３……
バイトマルチプレクサチャネル装置、４……主記憶装
置、５……第１の入出力アドレスレジスタ、６……第２
の入出力アドレスレジスタ、７……データバッファ、８
……データ量検出レジスタ、９……入出力アドレス比較
回路、10……メモリフェッチ要求フリップフロップ、11
……出力バス、12……入力バス、13……データバス、CH
1〜CHm……デバイスインタフェース。
一実施例を用いた情報処理システムのブロック図、第２
図は第１図のバイトマルチプレクサチャネル装置の書込
み系動作時における動作シーケンスを示すタイミングチ
ャートである。 1a〜1m……入出力装置、２……入出力制御装置、３……
バイトマルチプレクサチャネル装置、４……主記憶装
置、５……第１の入出力アドレスレジスタ、６……第２
の入出力アドレスレジスタ、７……データバッファ、８
……データ量検出レジスタ、９……入出力アドレス比較
回路、10……メモリフェッチ要求フリップフロップ、11
……出力バス、12……入力バス、13……データバス、CH
1〜CHm……デバイスインタフェース。
Claims (1)
- 【請求項１】チャネルと主記憶装置との間のデータ転送
が複数バイト単位で行なわれ、チャネルと入出力装置と
の間のデータ転送がバイト単位で行なわれるバイトマル
チプレクサチャネル装置において、 前記主記憶装置から読出された複数バイトのデータを一
時的に格納し、１バイトのデータごとに前記入出力装置
に送出するデータバッファと、 前記主記憶装置から転送すべきデータを読出して前記デ
ータバッファに格納することを要求するメモリフェッチ
要求を、該主記憶装置に対して送出するメモリフェッチ
要求手段と、 前記データバッファ中にデータが存在するかどうかを検
出し、検出信号を前記メモリフェッチ要求手段に送出す
るデータ量検出手段と、 CPUからの入出力命令によりバイトマルチプレクサチャ
ネル装置および入出力装置が起動され、続いてデータ転
送が行なわれるべき入出力装置から所定のシーケンスで
処理を実行するための要求がバイトマルチプレクサチャ
ネル装置に入力されると、該要求を送出した入出力装置
のデバイスアドレスを入出力アドレスとして取込み、一
時的に保持する第１の入出力アドレス保持手段と、 前記所定のシーケンスによりデータ転送処理が実行され
ている間に、前記第１の入出力アドレス保持手段に保持
されている入出力アドレスを取込み、保持する第２の入
出力アドレス保持手段と、 前記所定のシーケンスが終了し、続いて、データ転送が
行なわれるべき入出力装置から前記所定のシーケンスで
処理を実行するための要求がバイトマルチプレクサチャ
ネル装置に入力されると、前記第１の入出力アドレス保
持手段に取込まれ、保持された入出力アドレスと前記第
２の入出力アドレス保持手段に保持されている入出力ア
ドレスとを比較してそれらの一致／不一致を検出し、そ
れらの一致を検出したときは一致検出信号を、不一致を
検出したときは、メモリフェッチ要求を送出することを
強制する信号をそれぞれ前記メモリフェッチ要求手段に
送出する入出力アドレス比較手段とを有し、 前記メモリフェッチ要求手段は、入出力アドレス比較手
段からの一致検出信号が入力され、かつ前記データ量検
出手段からの検出信号によりデータバッファ内にデータ
が保持されていることが確認された場合にはメモリフェ
ッチ要求を送出せず、入出力アドレス比較手段からの一
致検出信号が入力されてもデータバッファ内にデータが
存在しない場合あるいは入出力アドレス比較回路からの
メモリフェッチ要求を強制する信号が入力された場合に
メモリフェッチ要求を主記憶装置に送出するように構成
され、前記メモリフェッチ要求が送出されない場合に
は、バイトマルチプレクサチャネル装置はデータバッフ
ァ内に保持されているデータを用いてシーケンス処理を
実行することを特徴とするバイトマルチプレクサチャネ
ル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308122A JP2531209B2 (ja) | 1987-12-04 | 1987-12-04 | チャネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308122A JP2531209B2 (ja) | 1987-12-04 | 1987-12-04 | チャネル装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01147758A JPH01147758A (ja) | 1989-06-09 |
| JP2531209B2 true JP2531209B2 (ja) | 1996-09-04 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP62308122A Expired - Fee Related JP2531209B2 (ja) | 1987-12-04 | 1987-12-04 | チャネル装置 |
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| JP (1) | JP2531209B2 (ja) |
-
1987
- 1987-12-04 JP JP62308122A patent/JP2531209B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH01147758A (ja) | 1989-06-09 |
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