JPH0619752B2 - データ転送方法及び装置 - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、データ処理システム用のデータ転送の方法お
よび装置に関する。具体的には、本発明は、発信元と宛
先装置との間でデータ項目（バイト）を転送できるよう
にする、直接メモリ・アクセス（ＤＭＡ）制御装置用の
データ転送の方法および装置に関する。

Ｂ．従来の技術 データ処理装置は、一般に、主メモリ、中央演算処理装
置（ＣＰＵ）および周辺装置（例えば、入出力装置や周
辺メモリ）をもつ。このようなデータ処理システムで
は、情報（データ）の転送は、内部に格納されたプログ
ラムに従って転送動作を実行するＣＰＵ制御の下で行な
われる。

このようなデータ処理装置のシステム性能を向上させる
ため、直接メモリ・アクセス（ＤＭＡ）制御装置を使用
していわゆるＤＭＡデータ処理システムを形成し、ＣＰ
Ｕを使用せずに主メモリと周辺装置の間のデータ転送を
実行してシステム性能を改善することが知られている。
ＤＭＡデータ処理システムでは、データは発信元装置か
ら宛先装置の記憶域へデータ・ブロックとして転送さ
れ、したがって高速でデータ転送が実施できる。データ
・ブロックとは、複数個の連続するアドレスまたは記憶
位置に記憶されたデータ項目（例えば、バイト）を指
す。次にＤＭＡデータ処理システムで行なわれる処理の
概略を説明する。

ブロック・データ転送を行なうとき、ＤＭＡデータ処理
システムの周辺装置は、ＤＭＡ制御装置に「要求」信号
を送出して、主メモリとの間でのブロック・データ転送
の実行を要求する。要求信号を受信すると、ＤＭＡ制御
装置は「保留」要求信号をＣＰＵに送出する。ＣＰＵ
は、毎回の命令サイクルの後に、ＤＭＡ制御装置が保留
要求信号を送出したかどうか判定する。保留要求信号が
送出されたと判定されると、ＣＰＵは、システム・バス
の制御を放棄してＤＭＡ制御装置に渡し、ＤＭＡ制御装
置は主メモリと周辺装置の間でデータ・ブロックを直接
に転送することができる。ブロック・データ転送が完了
すると、ＤＭＡ制御装置はシステム・バスの制御を放棄
してＣＰＵに返す。

米国特許第４２７１４６６号、第４３４６４３９号、第
４４７１４２７号、第４５４２４５７号および第４５４
５０１４号は、既知の直接メモリ・アクセス・データ処
理システムの例である。ここに引用した特許は、引用に
より本明細書に明白に合体され、直接メモリ・アクセス
・データ処理システムを理解する基礎となる。

直接メモリ・アクセス・データ処理システムでは、ＤＭ
Ａ制御装置が、データ・ブロックを含む発信元装置アド
レスまたは記憶位置を宛先装置のアドレスまたは記憶位
置と位置合せしないと、ＤＭＡ制御装置は発信元装置か
ら宛先装置（例えば、メモリ）にそのデータ・ブロック
を直接転送できない。さらに具体的に述べると、発信元
装置の開始アドレス（すなわち、データ・ブロックの開
始アドレス）が宛先装置の指定された開始アドレスと位
置合せされないと、データ・ブロックを宛先に転送でき
ない。この技法は、境界合せと呼ばれている。奇数境界
合せとは、例えば開始アドレスを含むデータ・ワード位
置に対する発信元装置の開始アドレスの相対位置が、そ
の開始アドレスを含む宛先装置データ・ワードに対する
宛先装置の開始アドレスの同じ相対位置に対応しない状
況を指す。例えば、それぞれが複数個の倍データ・ワー
ド（すなわち、４個の連続する（８ビット）バイト）か
らなる２つのメモリを例にとると、アドレス６１（１６
進数）は、データ・アドレス６０−６３（１６進数）か
らなる倍ワードの「第２」バイトに相当する。アドレス
８３（１６進数）は、データ・アドレス８０−８３から
なる倍ワードの「第４」または「最終」バイトに相当す
る。ここで、発信元装置の開始アドレスが６１であり、
宛先装置の開始アドレスが８３であると、データ・アド
レス６１（倍ワード６０−６３の第２の位置に相当す
る）は宛先装置のアドレス８３（倍ワード８０−８３の
第４または最終位置に相当する）に転送されるので、奇
数境界合せとなる。

ＩＢＭテクニカル・ディスクロージャ・ブルテン、１９
８４年１２月号、ｐｐ．４２４７〜４２４８ページに開
示されているシフタ・ネットワークは、ＤＭＡ動作モー
ドで使用されて、奇数境界合せアドレス上でマスタ装置
からスレーブ装置へのメモリ間転送を実行する。このシ
フタ・ネットワークは、それぞれが４バイトの３つのレ
ジスタからなる。第１のレジスタはマスタと通信を行な
い、第３のレジスタはスレーブと通信を行なう。

マスタからのデータはシフタ・ネットワークにロードさ
れ、スレーブとのアドレスの不整合または不一致の分量
だけ上下にシフトされる。その結果得られる位置合せさ
れたデータが、第３のレジスタを介してスレーブに転送
される。シフタ・ネットワーク内に残ったデータは反転
フォーマットで第３のレジスタに送られ、その後、次の
データがマスタからロードされる。次に、データは第３
のレジスタに現在記憶されているバイト数だけシフトさ
れ、第３のレジスタはその後データの全ワードを転送す
る。

この参照文献は、奇数アドレス境界上でデータを位置合
せするシステムを開示しているが、ＤＭＡ制御装置より
小型の発信元と宛先装置の間でのＤＭＡ制御装置による
データ転送（すなわち、ＤＭＡ制御装置が、３２ビット
のバス幅をもち、１６ビットまたは８ビット・サイズの
発信元／宛先装置間でデータ転送を行なうもの）は考慮
していない。さらに、このシステムは、シフタ・ネット
ワーク内に留まるデータを転送ステップ後に反転して次
のレジスタに送らなければならないので、多少複雑であ
る Ｃ．発明が解決しようとする課題 本発明の目的は、奇数境界アドレス上でデータ転送を実
行する方法および装置を改善することである。

本発明の他の目的は、容易に実現できかつ複雑でない、
奇数境界アドレス上でデータ転送を実行する方法および
装置を提供することである。

本発明の他の目的は、ＤＭＡデータ処理システム内のさ
まざまなサイズの発信元／宛先装置間で奇数境界上での
データ転送を実行する方法および装置を提供することで
ある。

Ｄ．課題を解決するための手段 本発明は、発信元と宛先装置間において奇数境界上で複
数個のデータ項目（バイト）を最短の処理時間に転送す
る直接メモリ・アクセスの方法および装置を用いて、上
記目的を達成するものである。本発明は、２Ｎ−１個の
バイトを記憶する一時記憶レジスタを含む。ここで、Ｎ
はデータ・バス上のバイトの最大数である。発信元装置
からの最大で丸１個のフル・データ・ワード（すなわ
ち、Ｎ個またはそれ以下のバイト）が一時記憶レジスタ
にロードされ、宛先装置の開始アドレスと可能な程度に
位置合せされる。レジスタ内の位置合せされたデータ項
目（バイト）は、次いで宛先装置に転送され、レジスタ
内の残りのデータ項目はレジスタの最下位記憶位置に下
方送りされ、次のフル・データ・ワードが、データ項目
を含まない最上位記憶位置から順にレジスタの記憶位置
にロードされる。最下位記憶位置に記憶されたデータ項
目は、最大で丸１個のフル・データ・ワード（すなわ
ち、Ｎ個またはそれ以下のバイトまたはデータ項目）が
宛先装置に転送され、レジスタ内の残りのデータ項目は
下方送りされる。すべてのデータ項目が転送されるま
で、このデータ転送動作が続行される。

本発明の特に重要な特徴の１つは、発信元装置からの最
初の何回かのデータ項目の転送の後に、データがフル・
データ・ワード（すなわち、Ｎ個のデータ項目またはバ
イト）ずつの増分で宛先装置に転送され、これによりデ
ータ転送システムの処理速度が向上することである。

Ｅ．作用 発信元装置と宛先装置の間で複数個のデータ項目（バイ
ト）を転送するシステムを開示する、このシステムは、
データ項目が、宛先装置の記憶位置に位置合せされるよ
うに、発信元装置からレジスタにデータ項目をロード
し、位置合せされたデータ項目を宛先装置に転送し、レ
ジスタ内の留まるデータ項目を、順次その最下位記憶位
置に下方送りし、所定の数Ｎ個のデータ項目を含むフル
・データ・ワードを、発信元装置からレジスタに、デー
タ項目を含むレジスタの最上位記憶位置から順にロード
し、レジスタに記憶されたＮ個またはそれ以下のデータ
項目を、レジスタの最下位記憶位置から順に宛先装置に
転送する。

Ｆ．実施例 第１図は、本発明によるＤＭＡ制御装置１０の概要を示
す。多数の市販のＤＭＡ制御装置を使用して本発明を実
施することができる。例えば、Ｉｎｔｅｌ ８２３７Ａ
−５ プログラマブルＤＭＡ制御装置は、本発明を実施
するのに必要な要素およびプログラミング機能の多くを
含む。さらに、先に引用した従来技術の参照文献に記載
されているＤＭＡ制御装置は、本発明によるＤＭＡ制御
装置を実施するための要素およびプログラミング機能の
多くを含む。しかし、第１図を参照すると、本発明によ
るＤＭＡ制御装置１０は、宛先装置に転送されるデータ
項目を一時記憶するバッファ・メモリである一時記憶レ
ジスタ２０、この一時記憶レジスタ２０用のゲート回
路、およびＤＭＡ制御装置１０に一時記憶されたデータ
項目のカウントをとるカウンタ４０を含む。第１図に示
すように、一時記憶レジスタ２０は７つの分離した記憶
位置０−６をもち、このそれぞれは１バイト（すなわ
ち、１データ項目）を記憶することができる。記憶位置
０−３だけがＤＭＡ制御装置１０のデータ出力バスＤ０
に結合され、データ項目はデータ入力バスＤＩを介して
記憶位置０−６のどれにも読み込むことができる。デー
タ入力バスおよびデータ出力バスは、周知のように、別
々の２つの３２ビット幅バスでも、１つの双方向３２ビ
ット幅データ入出力バスでもよい。ＤＭＡ制御装置１０
はさらに、３２ビット・アドレス・バス、発信元／宛先
装置が３２ビット、１６ビットまたは８ビット・サイズ
の装置のいずれであるかを示す２ビット（ＢＳ）、書込
み／読取出し線Ｗ／Ｒ、および発信元／宛先装置がデー
タ転送を実行する準備ができているか否かを示すレディ
線を含む。アドレス線のいくつかのビットが、データ出
力バス（ＤＯ）上のどこで宛先装置が有効データを見つ
けることができるかを宛先装置に示す、バイト・エネー
ブル（ＢＥ）信号用に指定される。第１図に示すよう
に、３２ビット幅データ・バスには、４本の８ビット幅
線が含まれる。バイト・エネーブル信号（ＢＥ）は、４
本の線のうちのどの１本が有効データを含んでいるかを
宛先装置に示す。データは４本の８ビット線のうちの１
本または複数本の線上に供給されるので、アドレス信号
の４ビットが、バイト・エネーブル信号用に指定される
（すなわち、４ビットまたはＢＥビット０−３が、バイ
ト・エネーブル信号のすべての「有効」な組合せをカバ
ーするのに必要である）。これらの有効な組合せは、複
数のＢＥビットがエネーブルされているとき、連続した
バイト・エネーブルをもつものである。

第２図は、本発明によるＤＭＡ制御装置のデータ転送動
作のフローチャートである。具体的に述べると、第２図
は発信元装置から宛先装置へのデータ転送動作を示す。
発信元装置および宛先装置は、例えば、ともにメモリで
もよい。

上述のように、ＤＭＡ動作モードで発信元装置から宛先
装置に転送されるデータは、実際は複数個のデータ項目
（バイト）からなるデータ・ブロックで構成される。転
送されるデータ・ブロックは、各バイトが異なるアドレ
スまたは記憶位置に記憶される（８ビット）バイトまた
はデータ項目の列であると見なしてよい。連続する２つ
のバイト（すなわち、それぞれ１バイトのデータを含む
連続する２つのアドレス位置）は、（１６ビット）ワー
ドに相当し、連続する４つのバイトは（３２ビット）倍
ワードに相当する。データ・ブロックを発信元装置（例
えば、第１メモリ）から宛先装置（例えば、第２メモ
リ）へ転送するには、ＤＭＡ制御装置は、転送されるデ
ータの全量（例えば、全バイト数）と共に、発信元装置
の開始アドレスまたは初期アドレスまたは記憶位置を受
信しなければならない。この開始アドレスは、転送され
るデータの最初のバイトが置かれるアドレスに相当す
る。宛先装置がメモリである場合、ＤＭＡ制御装置は、
発信元装置から転送されるデータの最初のバイトが記憶
される宛先装置のアドレス位置をも受信する必要があ
る。

第２図を参照すると、本発明によるブロック・データ転
送動作は、ステップ１−１２で表される１２のステップ
を含む。この１２のステップの概要をまず説明し、続い
てデータ・ブロック転送の特定の例を示す。

ステップ１で、ＤＭＡ制御装置１０は、発信元装置から
倍ワードのデータを取り出す。前述のように、倍ワード
のデータは連続した４つのデータ・バイトに相当する。
必要なデータ・バイトが、次に一時記憶レジスタ２０に
ロードされ、その結果、ステップ２で、発信元装置開始
アドレス（以下、第１データ入力アドレスという）に相
当するデータ・バイトが、宛先装置開始アドレス（以
下、第１データ出力アドレスという）と位置合せされ
る。前述のように、発信元装置および宛先装置の開始ア
ドレスは共にＤＭＡ制御装置に供給される。この「位置
合せ」処理の詳細は、後で第３図、第４図および第６図
に示す特定の例に関して説明する。

次にステップ３で、カウンタ４０が、一時記憶レジスタ
内の位置合せされたデータ・バイトの数にセットされ、
ステップ４で、この位置合せデータ・バイトが、データ
出力バスＤＯを介して宛先装置に転送される。次に、ス
テップ５で、カウンタ４０が、ステップ４で転送された
位置合せされたバイトの数だけ減分される。次にステッ
プ６で、ＤＭＡ制御装置１０は、減分されたカウンタ４
０がゼロに等しいかどうか判定する。ステップ６でカウ
ンタがゼロに等しい場合は、ステップ７に進み、ＤＭＡ
制御装置１０は、データ項目（バイト）が一時記憶レジ
スタ内に残っているか否かを判定する。ステップ６でカ
ウンタがゼロに等しくない場合は、次に、ステップ９
で、一時記憶レジスタ内に残ったデータ・バイトがすべ
て「下方送り」され、その後、ステップ４に進む。

一時記憶レジスタ２０内でのデータ・バイトまたは項目
の下方送りについても、後で第３図、第４図および第６
図に関して詳細に説明する。簡単に述べると、下方送り
処理は、一時記憶レジスタの最下位データで充填された
記憶位置から一時記憶レジスタの最下位記憶位置へデー
タ・バイトを転送することを指す。ステップ９で下方送
りされる分量は、ステップ４で最後に転送された最上位
記憶位置のデータ・バイト＋１に等しい。

ステップ７でＤＭＡ制御装置が一時記憶レジスタ２０内
にデータ項目が残っていないと判定した場合、ステップ
８で、発信元装置の次の倍データ・ワードが取り出さ
れ、その後に、ステップ２に進む。ステップ７でデータ
項目が一時記憶レジスタに残っているとＤＭＡ制御装置
１０が判定した場合は、ステップ１０で、データ項目の
下方送りが行なわれる（すなわち、一時記憶レジスタに
記憶された各データ項目が、ステップ３で最後に転送さ
れたデータ項目（バイト）の最上位記憶位置＋１だけ下
方送りされる）。

次にステップ１１に進み、ＤＭＡ制御装置１０は発信元
装置から次の倍ワードを取り出し、ステップ１２で、こ
の取り出された倍ワードが、下方送りされたデータの後
の次の最上位記憶位置から順に一時記憶レジスタ２０に
ロードされる。この後、ステップ３に進む。

第２図に示す処理は、データ・ブロックが発信元装置か
ら宛先装置に転送されるまで継続する。

次に、第３Ａ図ないし第３Ｈ図に基づき、第２図のステ
ップを参照しながら、記憶位置に記憶されたデータ・ブ
ロックを３２ビット発信元装置から３２ビット宛先装置
に転送する例を説明する。この例では、発信元装置のア
ドレス６１（１６進数）から始まる記憶位置に記憶され
たデータ・ブロックが、宛先装置の開始アドレス８３
（１６進数）をもつメモリ位置に転送される。したがっ
て、この例では、ＤＭＡ制御装置１０には、発信元装置
および宛先装置の開始アドレス（すなわち、６１と８
３）が、転送されるデータの全分量と共に供給される。

以下の説明で、「データ・アドレスＸ」（より一般的に
は「データ・アドレス」）という表現は、上記のアドレ
スＸで始まる記憶位置に記憶されたデータを指す。デー
タ・アドレス６１は、アドレス６０−６３（１６進数）
からなる倍ワード内にあるので、第３Ａ図に示すよう
に、これらのデータ・アドレスがＤＭＡ制御装置によっ
て取り出され、データ入力バスＤＩに置かれる（ステッ
プ１）。第１のデータ入力アドレス６１は第１のデータ
出力アドレス８３と位置合せされ、またデータ出力アド
レス８３は、データ・アドレス８０−８３からなる倍ワ
ードの「最後の」または「第４の」バイトに相当するの
で、データ・アドレス６１−６３は、第３Ｂ図に示すよ
うに、それぞれ一時記憶レジスタの記憶位置３−５にロ
ードされる。第１図に示しかつ前述したように、データ
出力バス（ＤＯ）は一時記憶レジスタ２０の記憶位置０
−３に結合されている。記憶位置３（すなわち、データ
出力バスＤＯに転送されるデータ・バイトの最後のまた
は第４の記憶位置）にデータ・アドレス６１がロードさ
れると、データ・アドレス８３がデータ・アドレス８０
−８３からなる倍ワードの最後のまたは第４のバイトに
相当するので、データ・アドレス６１が確実に宛先装置
のデータ・アドレス８３に位置合せされまたはそれを
「指す」ようになる。

一時記憶レジスタ２０の位置０−３に記憶されているデ
ータ・バイトだけが出力バスＤＯに転送されるので、こ
れらの位置０−３に記憶されているデータ・バイトだけ
が宛先装置のアドレスに「位置合せ」できる。

データ・アドレス６１だけが一時記憶レジスタ２０内で
位置合せされているので、次にカウンタ４０がゼロにセ
ットされる（ステップ３）。

第３Ｃ図に示すように、位置合せされたデータ・バイト
６１は、次に、データ出力バスＤＯを介して宛先装置の
アドレス８３へ転送される（ステップ４）。現在、１に
セットされているカウンタ４０は、位置合せされたデー
タ・バイト６１が１つだけ転送されたので、次に１だけ
減分される（ステップ５）。減分されたカウンタ４０は
ゼロになり（ステップ６）、かつアドレス６２および６
３のデータ・バイトは一時記憶レジスタ２０内になお残
っているので（ステップ７）、データの下方送り操作が
実行される（ステップ１０）。

第３Ｄ図は、データ・アドレス６２および６３の下方送
り動作の結果を示す。先に説明したように、下方送り量
は、最後に転送したデータ・バイトの最上位記憶位置＋
１に等しい。第３Ｂ図で、データ・アドレス６１（転送
されたただ１つのデータ・バイト）が一時記憶レジスタ
２０の記憶位置３に記憶された。したがって、第３Ｄ図
に示すように、データ・アドレス６２および６３はそれ
ぞれ、記憶位置０および１へと４記憶位置（４＝３＋
１）だけ下方送りされる（ステップ１０）。

第３Ｅ図に示すように、次の倍ワード（すなわち、デー
タ・アドレス６４−６７）が次に発信元装置から取り出
され、データ入力バスＤＩに置かれる（ステップ１
１）。この取り出された倍ワードが、次に一時記憶レジ
スタ２０に、下方送りデータ６２および６３の後にロー
ドされる（ステップ１２）。第３Ｆ図に示すように、デ
ータ・アドレス６４−６７はそれぞれ一時記憶レジスタ
２０の記憶位置２−５にロードされる。一時記憶レジス
タの記憶位置０−３はそれぞれデータ・アドレスを含む
ので、カウンタ４０が、次に４にセットされる（ステッ
プ３）。第３Ｇ図に示すように、４つの位置合せされた
データ・アドレス６２−６５が、次にデータ出力バスＤ
Ｏを介して宛先装置に転送される（ステップ４）。カウ
ンタ４０が、次に４（すなわち、転送された位置合せさ
れたデータ・バイト数）だけ減分される（ステップ
５）。減分されたカウンタ４０はゼロに等しく（ステッ
プ６）、かつデータ・アドレス６６および６７が一時記
憶レジスタ２０になお残っているので（ステップ７）、
第３Ｈ図に示すように、データ・アドレス６６および６
７が、それぞれ一時記憶レジスタ２０の記憶位置０およ
び１に下方送りされる（ステップ１０）。具体的には、
最後に転送されたデータ・バイトの最上位記憶位置が位
置３であったので、データ・アドレス６６および６７は
それぞれ、４記憶位置（４＝３＋１）だけ下方送りされ
る。

データ・ブロックのすべてのデータ項目が転送されるま
でこの処理は継続する。したがって、ＤＭＡ制御装置
は、転送されたデータ・バイトの数を記録して、データ
・ブロックが完全に転送されたときを知る必要がある。
この動作はカウンタで実行でき、このカウンタは、デー
タ・ブロックに含まれるデータ・バイト数に等しく初期
設定され、データ・バイトが一時記憶レジスタから転送
されるごとに減分される。このカウンタがゼロに等しく
なると、データ・ブロック内のデータ・バイトがすべて
転送されたことになる。

第４Ａ図ないし第４Ｃ図を参照して、３２ビット発信元
装置と３２ビット宛先装置の間のブロック・データ転送
のもう１つの例を説明する。この例では、記憶装置のア
ドレス６２（１６進数）で始まるデータ・ブロックが、
アドレス８１（１６進数）で始まる宛先装置へ転送され
る。

第４Ａ図を参照すると、データ・アドレス６１はアドレ
ス６０−６３からなる倍ワード内にあるので、ＤＭＡ制
御装置１０は、この倍ワードを発信元装置から取り出
し、データ入力バスＤＩに置く（ステップ１）。第１の
データ入力アドレス６２が第１のデータ出力アドレス８
１（これは、倍ワード８０−８３の「第２」バイトであ
る）に位置合せされているので、データ・アドレス６２
は一時記憶レジスタ２０の記憶位置１（すなわち、「第
２」記憶位置）にロードされ、データ・アドレス６３は
記憶位置２にロードされる（ステップ２）。一時記憶レ
ジスタ２０には位置合せされた２つのデータ・バイト
（６２および６３）があるので、カウンタ４０は、２に
セットされる（ステップ３）。データ・アドレス６２お
よび６３は、次にデータ出力バスＤＯを介して宛先装置
に転送され（ステップ４）、カウンタ４０が２だけ減分
される（ステップ５）。減分されたカウンタ４０はゼロ
に等しく（ステップ６）、かつ一時記憶レジスタ２０内
にデータ項目が残っていないので（ステップ７）、第４
Ｂ図に示すように、次の倍ワードが発信元装置から取り
出され（ステップ８）、データ入力バスＤＩに置かれ
る。次に取り出された倍ワードは、一時記憶レジスタ２
０にロードされ、第１のデータ入力アドレス６４が第１
のデータ出力アドレス８３に位置合せされる。宛先装置
のアドレス８３はアドレス８０−８３からなる倍ワード
の第４のまたは最後のバイトなので、第４Ｂ図に示すよ
うに、それぞれ一時記憶レジスタ２０の記憶位置３−６
にロードされる（ステップ２）。

したがって、データ・アドレス６４は発信元装置内のア
ドレス６４−６７からなる倍ワードの第１のバイトであ
るが、データ・アドレス６４は宛先装置内のアドレス８
０−８３からなる倍ワードの第４のまたは最後のアドレ
ス８３に転送されるので、データ・アドレス６４は一時
記憶レジスタ２０の位置０ではなく記憶位置３に記憶さ
れる。

第４Ｂ図に示すように、カウンタ４０が、次に１にセッ
トされ（ステップ３）、位置合せされたデータ・アドレ
ス６４がデータ出力バスＤＯを介して宛先装置に転送さ
れる（ステップ４）。

次にカウンタ４０が１だけ減分される（ステップ５）。
減分されたカウンタ４０はゼロにセットされ（ステップ
６）、かつデータ・アドレス６５−６７が一時記憶レジ
スタ２０に残っているので（ステップ７）、これらのデ
ータ・アドレス６５−６７は一時記憶レジスタ内で下方
送りされ（ステップ１０）、次の倍ワード（すなわち、
６８、６９、６Ａ、６Ｂ）が発信元装置から取り出され
る（ステップ１１）。第４Ｃ図に示すように、次に取り
出されたワードは、一時記憶レジスタ２０に下方送りさ
れたデータ６５−６７の後にロードされる（ステップ１
２）。

データ・ブロック内のすべてのデータ項目（バイト）が
転送されるまで、処理は継続する。

第３図および第４図に関して先に述べた例では、発信元
および宛先装置はともに３２ビット装置である。しかし
実際には、ＤＭＡ制御装置１０は、３２ビット装置だけ
でなく１６ビット装置と８ビット装置の間でもデータ・
ブロックの転送を実行することが望まれる。しかし、１
６ビット装置および８ビット装置は、３２ビット幅の入
出力バスをもつＤＭＡ制御装置から転送されるデータの
すべては受信しない。さらに具体的に述べると、第５図
は、ＤＭＡ制御装置１０と３２ビット装置、１６ビット
装置および８ビット装置の間のバス接続を示す。第５図
に示すように、一時記憶レジスタ２０の記憶位置０−３
は、それぞれ３２ビット・データ出力バスＤＯの４本の
８ビット線（ＢＹＴＥＳ）に結合されている。３２ビッ
ト装置は、ＤＭＡ制御装置の３２ビット・データ出力バ
スＤＯの４本のＢＹＴＥＳすべて上のデータを受信する
ように結合されているので、一時記憶レジスタ２０の記
憶位置０−３から転送されるすべてのデータ・バイトが
３２ビット装置によって受信される。しかし、１６ビッ
ト装置（１６ビット幅の入力バスをもつ）は、一時記憶
レジスタ２０の記憶位置０および１から転送されたデー
タ・バイトしか受信できない。さらに、８ビット装置
（８ビット幅の入力バスをもつ）は、一時記憶レジスタ
２０の記憶位置０から転送された１つのデータ・バイト
しか受信できない。このように、一時記憶レジスタ２０
の記憶位置２または３に記憶されたデータ・バイトは、
１６ビット装置または８ビット装置に転送できないこと
が分かる。

ＤＭＡ制御装置１０が、３２ビット装置だけでなく、１
６ビット装置および８ビット装置にもデータ転送を行な
うために、本発明は、「データ複製」法と呼ばれるもの
を利用する。１６ビット装置は一時記憶レジスタ２０の
記憶位置２および３から転送されるデータ・バイトを受
信できず、８ビット装置は一時記憶レジスタ（ＴＳＲ）
２０の記憶位置１、２および３から転送されるデータ・
バイトを受信できない。一般に、このデータ複製法は、
８ビット装置および１６ビット装置に転送中にデータを
「複製」して、他の方法では転送できなかったデータが
正しく転送できるようになる。

第６Ａ図ないし第６Ｆ図は、データの複製が必要な状況
でのデータを転送を示す。第６Ａ図ないし第６Ｆ図はま
た、これらの転送のそれぞれに関連するバイト・エネー
ブル信号（ＢＥ０−ＢＥ３）も示す。例えば、第６Ａ図
では、一時記憶レジスタ２０の記憶位置１からのデータ
・バイトが転送される。８バイト装置は一時記憶レジス
タ２０の記憶位置０にロードされるデータ・バイトしか
受信できないので、この転送が８ビット装置に行なわれ
る場合には、データ複製を行なわないと転送は不成功に
終わる。しかし、本発明で利用するデータ複製方法によ
れば、記憶位置１にロードされたデータ・バイトも、第
６Ａ図の矢印で示すように、一時記憶レジスタ２０の記
憶位置０からの転送に相当する、データ・バスＤＯのバ
イトに供給されることになる。バイト・エネーブル信号
ＢＥ（０−３）は、一時記憶レジスタ２０の記憶位置０
−３に記憶されたデータ・バイトに相当する。さらに具
体的に述べれば、第５図に示すように、位置０に記憶さ
れたデータ・バイトは、ＢＥ＝１（１６進数）に相当
し、位置１に記憶されたデータ・バイトは、ＢＥ＝２
（１６進数）に相当し、位置２に記憶されたデータ・バ
イトは、ＢＥ＝４（１６進数）に相当し、位置３に記憶
されたデータ・バイトは、ＢＥ＝８（１６進数）に相当
する。このように、この重み付けシステムを用いて、一
時記憶レジスタ２０に記憶されたデータ・バイトの１６
通りの異なる可能な組合せに対応する１０組の異なる組
合せを指定することができる。ＴＳＲデータは連続でな
ければならないので、１６進数値０、５、９、Ａ、Ｂ、
Ｄは、有効なＢＥエネーブルの組合せではない。第６Ａ
図では、一時記憶レジスタの位置１にデータ・バイトが
１つだけ記憶されているので、バイト・エネーブル信号
ＢＥ（０−３）は、ＢＥ＝２（１６進数）に等しい。

他の例を挙げると、第６Ｅ図では、データ・バイトが一
時記憶レジスタ２０の位置２および３に記憶されてい
る。したがって、１６ビット装置はＴＳＲ位置０および
１から転送されたデータ・バイトしか受信できず、８ビ
ット装置はＴＳＲ位置０から転送されたデータ・バイト
しか受信できないので、３２ビット装置だけがこれらの
データ・バイトを受信できる。第６Ｅ図に矢印で示すよ
うに、位置２および３に記憶されているデータ・バイト
は、データ出力バスＤＯ上に供給され、１６ビット装置
または８ビット装置は、転送されたデータを受信するこ
とができるようになる。

第６Ｅ図で、バイト・エネーブル信号は、Ｃ（１６進
数）に等しく、これは一時記憶レジスタ２０の位置２お
よび３からのデータ・バイトが転送されるという、この
図に示したデータ転送状況に相当する。上述のデータ複
製方法を実施するための回路については、第８図に関し
て説明する。

第７Ａ図ないし第７Ｄ図は、発信元装置と宛先装置の間
でのブロック・データ転送の他の例を示す。この例で
は、発信元装置と宛先装置とは、ともに１６ビット装置
である（すなわち、１６ビット幅のデータ入出力バスを
もつ）。したがって、ＤＭＡ制御装置１０は、発信元装
置と宛先装置がともに１６ビット・サイズの装置である
ことを示す信号をビット・サイズ線ＢＳ（第１図）上で
受信することになる。

この例では、発信元装置のアドレス６１（１６進数）で
始まるデータ・ブロックが、アドレス８２（１６進数）
で始まる宛先装置に転送される。データ・アドレス６１
は、アドレス６０−６３からなる倍ワード内にある。し
たがって、データ・アドレス６０−６３が発信元装置か
ら取り出され、データ入力バスＤＩに置かれる。ＤＭＡ
制御装置は３２ビット装置であり、したがって（３２ビ
ット）倍ワードを取り出すことができるが、発信元装置
が１６ビット装置であるので、発信元装置から一時に１
（１６ビット）ワードしか取り出すことができない。し
たがって、データ・バイト６０および６１がまず取り出
されてデータ入力バスＤＩに置かれ、次にデータ・アド
レス６２−６３が取り出されてデータ入力バスＤＩに置
かれる（ステップ１）。すなわち、発信元装置が３２ビ
ットより小さい（たとえば、１６ビットまたは８ビット
装置）場合は、ＤＭＡ制御装置１０は、４バイト幅のバ
スの場合、倍ワード境界に達するまで、取出しループ中
に留まらなければならない。

倍ワード（すなわち、データ・アドレス６０−６３）が
取り出されると、これらのデータ・アドレスは一時記憶
レジスタ２０にロードされ、第１のデータ入力アドレス
６１が第１のデータ出力アドレス８２に位置合せさせ
る。データ・アドレス８２は、アドレス８０−８３から
なる倍ワードの「第３」のアドレスなので、データ・ア
ドレス６１−６３は、一時記憶レジスタ２０の記憶位置
２−４にロードされる。具体的には、データ・アドレス
６１は一時記憶レジスタ２０の「第３」の記憶位置２に
ロードされ、したがって宛先装置の第１のデータ出力ア
ドレス８２に位置合せされる（ステップ２）。カウンタ
４０は、位置２および３がデータ・バイトを含むので、
次に２にセットされる（ステップ３）。位置合せされた
データ・アドレス６１−６２は、次に、それぞれデータ
出力バスＤＯを介して宛先装置のアドレス８２および８
３に転送される。しかし、宛先装置は１６ビット装置な
ので、一時記憶レジスタ２０の記憶位置０および１から
転送されたデータ・バイトしか受信できない。したがっ
て、第７Ａ図に示すように、データ・アドレス６１およ
び６２は、データ出力バスＤＯ上の位置０および１でデ
ータ複製されて、小型装置（１６ビット）用のアドレス
８２および８３に位置合せされる。このようにして、１
６ビット装置がデータ・アドレス６１および６２を受信
できるようになる。

その後、カウンタ４０が、２（すなわち、転送され位置
合せされたバイト数）だけ減分される（ステップ５）。
減分されたカウンタ４０はゼロに等しく（ステップ
６）、かつデータ・アドレス６３は一時記憶レジスタ２
０に残っている（ステップ７）ので、このデータ・アド
レス６３は、一時記憶レジスタ２０内で下方送りされ
る。より具体的には、一時記憶レジスタ２０から最後に
転送されたデータ・バイトの最上位記憶位置は記憶位置
３なので、第７Ｂ図に示すように、データ・アドレス６
３は、記憶位置４から記憶位置０へ４記憶位置（４＝３
＋１）だけ下方送りされる（ステップ１０）。

その後、第７Ｂ図に示すように、次の倍ワード（すなわ
ち、６４−６７）が取り出され（ステップ１１）、この
取り出された倍ワードが、一時記憶レジスタ２０に下方
送りされたデータ・アドレス６３の後にロードされる
（ステップ１２）。カウンタ４０は、次に４（すなわ
ち、一時記憶レジスタ２０内の位置合せされたバイトの
数）にセットされる（ステップ３）。位置合せされたデ
ータ・バイトは、次に一時記憶レジスタから宛先装置へ
データ出力バスＤＯを介して転送される。一時記憶レジ
スタ２０内には４つの位置合せされたデータ・アドレス
６３−６６が存在するが、宛先装置は１６ビット装置で
ある。したがって、１６ビット宛先装置は、記憶位置０
および１からのデータ・バイトしか受信できない。その
ため、第７Ｂ図に示すように、それぞれ記憶位置０およ
び１に記憶されているデータ・アドレス６３および６４
だけが、１６ビット宛先装置に転送される。

データ・バイト６３および６４が転送されたので、次に
カウンタ４０が２だけ減分される（ステップ５）。減分
されたカウンタ４０は、２（すなわち、４−２＝２）に
等しい（ステップ６）ので、第７Ｃ図に示すように、一
時記憶レジスタ２０に残っているデータ・アドレス６５
−６７が下方送りされる（ステップ９）。具体的には、
最後に転送されたデータ・バイト（すなわち、６３−６
４）の最上位記憶位置が位置１なので、データ・アドレ
ス６５−６７はそれぞれ、２記憶位置だけ下方送りされ
る。第７Ｃ図を参照すると、データ・アドレス６５およ
び６６が、次に宛先装置に転送され（ステップ４）、カ
ウンタ４０が２だけ減分される（ステップ５）。減分さ
たカウンタはゼロに等しく（ステップ６）、かつデータ
・アドレス６７が一時記憶レジスタ２０に残っているの
で、第７Ｄ図に示すように、このデータ・アドレス６７
は、２記憶位置だけ下方送りされる（ステップ１０）。

その後、やはり第７Ｄ図に示すように、次の倍ワード
（すなわち、６８、６９、６Ａ、６Ｂ）が取り出され
（ステップ１１）、一時記憶レジスタ２０に下方送りさ
れたデータ・アドレス６７の後にロードされる（ステッ
プ１２）。データ・ブロック内のデータ・バイトがすべ
て宛先装置に転送されるまで、同様にしてこの手順が継
続することになる。

第１図の一時記憶レジスタ２０およびゲート回路３０を
実施するための回路について説明する。第８図を参照す
ると、一時記憶レジスタ２０は、７個のＤ型レジスタ
（８バイト幅）Ｄ０−Ｄ６を含む。ゲート回路４０は、
１３個のマルチプレクサＭ０−Ｍ６およびＲＤ１−ＲＤ
６を含む。レジスタＤ０−Ｄ５が、それぞれマルチプレ
クサＭ０−Ｍ５に接続され、その出力を受信する。レジ
スタＤ０−Ｄ６も、マルチプレクサに接続され、これら
を介してデータ・バイト０ＤＩ−６ＤＩを受信する。デ
ータ・バイト０ＤＩ−６ＤＩは、それぞれ一時記憶レジ
スタ２０の位置０−６に記憶されたデータ・バイトに相
当する。マルチプレクサＭ０−Ｍ６はそれぞれ、データ
・セット信号Ｄｓｅｔをも受信する。このデータ・セッ
ト信号は、活動状態のとき、データ入力０ＤＩ−６ＤＩ
をそれぞれマルチプレクサＭ０−Ｍ６から出力させる。
したがって、第２図のステップ２の間、データ・セット
信号Ｄｓｅｔは活動状態であり、発信元装置から取り出
されたデータ・バイトが一時記憶レジスタ２０にロード
できる。

マルチプレクサＲＤ１−ＲＤ６は、上述の下方送り動作
を実行するように機能する。マルチプレクサは、第８図
に示すような入力、および選択信号として働く２ビット
の下方送り信号ＲＤを受信する。具体的には、４つの入
力のうちの１つが、下方送り制御信号ＲＤに応じてマル
チプレクサＲＤ１−ＲＤ６から出力される。４つの異な
る下方送り信号ＲＤの１つが、マルチプレクサＲＤ１−
ＲＤ６に供給される。第９図に示したテーブルは、所与
のバイト・エネーブル信号ＢＥと、３２ビット（「ＢＳ
３２」）、１６ビット（「ＢＳ１６」）および８ビット
（「ＢＳ８」）のバス・サイズ別の、一時記憶レジスタ
２０からの転送される最後のデータ・バイトの位置と、
その結果生じるこれらのバス・サイズ別の下方送りの値
の関係を示す。

具体的に述べると、上述しかつ第９図に示したように、
下方送り値は、転送された最後のデータ・バイトの最上
位記憶位置＋１の下方送り量に一致するように選択す
る。下方送り量は、第９図のテーブルに示す復号機能を
もつデコーダ（第８図に示す）から得られる。例えば、
宛先装置が３２ビット装置であり、かつ４データ・バイ
トがそれぞれレジスタＤ２−Ｄ５にロードされるものと
する。レジスタＤ２およびＤ３に記憶されたデータ・バ
イトは、宛先装置に転送されることになる。この転送
は、バイト・エネーブル信号ＢＥがＣ（１６進数）に等
しい場合に相当する。この場合、転送される最後のデー
タ・バイトの最上位記憶位置は、一時記憶レジスタ２０
のレジスタＤ３に相当する位置３である。したがって、
下方送り信号ＲＤ＝４が選択され、マルチプレクサＲＤ
１−ＲＤ６に供給されることになる。下方送り選択信号
ＲＤ＝４に応じて、マルチプレクサＲＤ１−ＲＤ６は第
４の入力を出力する。すなわち、マルチプレクサＲＤ１
は、レジスタＤ４に記憶されたデータ・バイトを出力
し、マルチプレクサＲＤ２は、レジスタＤ５に記憶され
たデータ・バイトを出力することになる。この間は、デ
ータ・セット信号Ｄｓｅｔは非活動状態であり、そのた
め、マルチプレクサＭ０−Ｍ５は、それぞれマルチプレ
クサＲＤ１−ＲＤ６の出力を選択する。したがって、下
方送りの後、レジスタＤ４およびＤ５に以前に記憶され
たデータ・バイトは、それぞれレジスタＤ０およびＤ１
に記憶されることになる。

次に、本発明のデータ複製方法を実行するためのゲート
回路について説明する。

上述したように、第６Ａ図ないし第６Ｆ図に示したデー
タ転送状態は、１６ビット装置または８ビット装置に正
しく移すことはできない。というのは、ＤＭＡ制御装置
１０の出力バスは３２ビット幅であるが、１６ビットお
よび８ビット宛先装置の入力バスはそれぞれ１６ビット
または８ビットであるからである。さらに詳しく言え
ば、一時記憶レジスタ２０のレジスタＤ２およびＤ３に
記憶されたデータ・バイトを、１６ビットまたは８ビッ
ト装置は受信できない。したがって、レジスタＤ２およ
びＤ３に記憶されたデータ・バイトを１６ビット装置ま
たは８ビット装置が受信するためには、これらのデータ
・バイトを、レジスタＤ０およびＤ１（１６ビット宛先
装置の場合）またはレジスタＤ０（８ビット宛先装置の
場合）からの出力に対応するように、データ出力バスＤ
Ｏに置く必要がある。

第１０図は、本発明の「データ複製」法を実行するため
のゲート回路を示す概略図である。データ複製ゲート回
路は、第１０図に示すように、２つのマルチプレクサ６
０および７０と、２つのデコーダ８０および９０とを用
いて実施することができる。マルチプレクサ６０は、レ
ジスタＤ１およびＤ３の出力を受信するように接続され
る。マルチプレクサ７０は、レジスタＤ０−Ｄ３の出力
を受信するように接続される。マルチプレクサ６０はま
た、デコーダ８０の出力である選択信号を受信するよう
に接続され、マルチプレクサ７０は、デコーダ９０の出
力である選択信号を受信するように接続される。

デコーダ８０および９０は、それぞれ、バイト・エネー
ブル信号ＢＥ（０−３）を受信するように接続される。
第１図に関して説明したように、バイト・エネーブル信
号ＢＥ（０−３）は、３２ビット・データ出力バスＤＯ
上に有効データがあることを宛先装置に示す。換言すれ
ば、バイト・エネーブル信号ＢＥ（０−３）は、３２ビ
ット・データ出力バス上でどこに到来データを探すべき
かを宛先装置に知らせる。

デコーダ８０および９０は、ともにバイト・エネーブル
信号ＢＥ（０−３）を受信し、それに従って、それぞれ
マルチプレクサ６０および７０に選択信号を出力する。
例えば、バイト・エネーブル信号ＢＥ（０−３）がＥに
等しい（すなわち、ＢＥ＝Ｅ、１６進数）場合、デコー
ダ回路８０および９０はそれぞれマルチプレクサ６０お
よび７０に選択信号を出力し、マルチプレクサ６０およ
び７０の第２の入力が選択されることになる。したがっ
て、マルチプレクサ７０および８０は、ともにレジスタ
Ｄ１からの出力をその８ビット出力として選択する。こ
の例は、第６Ｃ図に示す状況に相当する。

一方、例えば、バイト・エネーブル信号ＢＥがＣに等し
く（すなわち、ＢＥ＝Ｃ）、第６Ｅ図に示すデータ転送
状況に相当する場合には、デコーダ８０は、マルチプレ
クサ６０に選択信号を出力して、このマルチプレクサは
レジスタＤ３の出力を選択するようになり、デコーダ９
０は、マルチプレクサ７０に選択信号を出力して、この
マルチプレクサ７０はレジスタＤ２の出力を選択するこ
とになる。

このようにして、一時記憶レジスタ２０の上位記憶位置
に記憶されたデータ・バイトも、１６ビットおよび８ビ
ット装置に転送できることがわかる。第６Ａ図ないし第
６Ｆ図に関連して上述したように、ＤＭＡ制御装置１０
は、一時記憶レジスタ２０の位置０−３に記憶されたデ
ータ・バイトに相当するバイト・エネーブル信号ＢＥを
出力する。しかし、バイト・エネーブル信号ＢＥ（０−
３）は、３２ビットの発信元／宛先装置を想定したもの
である。したがって、本発明で使用されるデータ複製方
法を適用するとき、バイト・エネーブル信号ＢＥ（０−
３）は、３２ビット発信元／宛先装置との間でデータ転
送を行なうときに利用されるデータ出力バスＤＯと同じ
８ビット線を表すとは限らない。バイト・エネーブル信
号ＢＥ（０−３）がデータ転送に利用されるデータ出力
バスＤＯの実際の８ビット線に相当するようにするに
は、１６ビット装置および８ビット装置が、ＤＭＡ制御
装置１０から供給されるバイト・エネーブル信号ＢＥ
（０−３）を復号するデコーダ８０または９０（第１０
図）のいずれかと類似のデコーダを含むことが必要であ
る。

特定のゲート回路を第９図および第１０図に関して説明
したが、当業者なら理解するように、別の回路を用いて
本発明の下方送りおよびデータ複製方法を実施すること
もできる。

さらに、本発明をＤＭＡデータ転送モードに関して記述
したが、当業者なら理解するように、本発明のデータ転
送回路および方法はＣＰＵ内で使用できる。

Ｇ．効果 本発明は、以上説明したように、発信元装置からの最初
の何回かのデータ項目の転送の後に、データがフル・デ
ータ分（すなわち、Ｎ個のデータ項目またはバイト）ず
つの増分で宛先装置に転送され、これによりデータ転送
システムの処理速度が向上するという効果をもつ。

【図面の簡単な説明】

第１図は、本発明によるＤＭＡ制御装置の概要を示す図
である。 第２図は、本発明によるＤＭＡ制御装置の動作を示すフ
ローチャートである。 第３Ａ図ないし第３Ｈ図は、第２図に示す動作の第１の
例を示す図である。 第４Ａ図ないし第４Ｃ図は、第２図に示す動作の第２の
例を示す図である。 第５図は、ＤＭＡ制御装置と３２ビット装置、１６ビッ
ト装置および８ビット装置の間の入出力バス接続を示す
図である。 第６Ａ図ないし第６Ｆ図は、本発明によるデータ複製方
法を必要とする状況の例を示す図である。 第７Ａ図ないし第７Ｄ図は、第２図に示す動作の第３の
例を示す図である。 第８図は、第１図のＤＭＡ制御装置の一時記憶レジスタ
とゲート回路の概略図である。 第９図は、バイト・エネーブル信号ＢＥと下方送り量信
号ＲＤおよび本発明による装置サイズの関係を示す表で
ある。 第１０図は、データ複製を実行する第１図のゲート回路
の概略図である。 １０……ＤＭＡ制御装置、２０……一時記憶レジスタ、
３０……ゲート回路、４０……カウンタ。

Claims (19)

【特許請求の範囲】
1. 【請求項１】データ項目が複数個のデータ・ビットとし
   て定義され、発信元装置および宛先装置がそれぞれ複数
   個のフル・データ・ワード位置をもち、フル・データ・
   ワード位置が所定数Ｎ個の順次記憶位置として定義さ
   れ、各記憶位置がフル・データ・ワード位置に対してＮ
   個の異なる相対位置の１つに対応し、フル・データ・ワ
   ード位置のＮ個の位置のそれぞれに記憶されるデータ項
   目がフル・データ・ワードを形成し、フル・データ・ワ
   ード位置のＮ個の順次記憶位置の最初の１つに記憶され
   るデータ項目は偶数データ項目と呼ばれ、フル・データ
   ・ワード位置のＮ個の順次記憶位置の最初の１つに記憶
   されないデータ項目は奇数データ項目と呼ばれ、第１の
   所定の記憶位置に記憶されるデータ項目を含む発信元装
   置のフル・データ・ワード位置がＳｉフル・データ・ワ
   ード位置に指定される、発信元装置の第１の所定記憶位
   置から始まる順次記憶位置に記憶された複数個のデータ
   項目を、宛先装置の第２の所定記憶位置から始まる順次
   記憶位置に転送する方法であって、 ａ）Ｎ個の指定された順次レジスタ記憶位置が一時フル
   ・データ・ワード位置として定義され、Ｎ個の指定され
   た順次レジスタ記憶位置のそれぞれが一時フル・データ
   ・ワード位置に対してＮ個の異なる位置の１つをもち、
   レジスタに転送される少くとも１個のデータ項目が、次
   のフル・データ・ワードＳｉ＋１の偶数データ項目の直
   前まで発信元装置の第１の所定記憶位置に記憶され、少
   くとも、発信元装置の第１の所定記憶位置に対応するデ
   ータ項目が宛先装置の第２の所定記憶位置に位置合せさ
   れるように、少くとも１個の上記データ項目がレジスタ
   に転送され、一時フル・データ・ワード位置に対して、
   所与の宛先装置の記憶位置を含む宛先装置のフル・デー
   タ・ワード位置に対する所与の宛先装置の記憶位置の相
   対位置と同じ相対位置をもつ、Ｎ個の指定されたレジス
   タ記憶位置の１つに所与のデータ項目が記憶される場合
   にのみ、レジスタに記憶された所与のデータ項目が宛先
   装置の所与の記憶位置に位置合せされる、少くとも１個
   のデータ項目を、発信元装置から、最下位記憶位置から
   最上位記憶位置へと配列された複数個の順次記憶位置を
   もつ一時記憶レジスタへ転送するステップと、 ｂ）レジスタ内のすべての位置合せデータ項目を宛先装
   置へ転送するステップと、 ｃ）レジスタ内に残ったデータ項目をそのレジスタの最
   下位記憶位置に順次、下方送りするステップと、 ｄ）次のフル・データ・ワードＳｉ＋１の偶数データ項
   目に対応する記憶位置から始めて後続のデータ・ワード
   Ｓｉ＋２の偶数データ項目直前まで発信元装置位置から
   のフル・データ・ワードを、データ項目を含むそのレジ
   スタの最上位記憶位置に続くそのレジスタの順次記憶位
   置へロードするステップと、 ｅ）レジスタに記憶された少くとも１個のデータ項目
   を、そのレジスタの最下位記憶位置から始めて宛先装置
   に転送するステップと、 上記複数個のデータ項目の転送が完了するまでステップ
   ｃないしｅを反復するステップと を含むデータ転送方法。
2. 【請求項２】レジスタが、２Ｎ−１バイトのデータを記
   憶するための記憶位置を含む、請求項１に記載の方法。
3. 【請求項３】Ｎが４に等しい請求項２に記載の方法。
4. 【請求項４】データ項目が複数個のデータ・ビットとと
   して定義され、発信元装置および宛先装置がそれぞれ複
   数個のフル・データ・ワード位置をもち、フル・データ
   ・ワード位置が所定数Ｎ個の順次記憶位置として定義さ
   れ、各記憶位置がフル・データ・ワード位置に対してＮ
   個の異なる相対位置の１つに対応し、フル・データ・ワ
   ード位置のＮ個の位置のそれぞれに記憶されるデータ項
   目がフル・データ・ワードを形成し、フル・データ・ワ
   ード位置のＮ個の順次記憶位置の最初の１つに記憶され
   るデータ項目は偶数データ項目と呼ばれ、フル・データ
   ・ワード位置のＮ個の順次記憶位置の最初の１つに記憶
   されないデータ項目は奇数データ項目と呼ばれ、第１の
   所定記憶位置に記憶されるデータ項目を含む発信元装置
   のフル・データ・ワード位置がＳｉフル・データ・ワー
   ド位置に指定される、発信元装置の第１の所定記憶位置
   から始まる順次記憶位置に記憶された複数個のデータ項
   目を、宛先装置の第２の所定記憶位置から始まる順次記
   憶位置に転送する方法であって、 ａ）Ｎ個の指定された順次レジスタ記憶位置が一時的フ
   ル・データ・ワード位置として定義され、Ｎ個の指定さ
   れた順次レジスタ記憶位置のそれぞれが一時的フル・デ
   ータ・ワード位置に対してＮ個の異なる相対位置の１つ
   をもち、レジスタに転送される少くとも１個のデータ項
   目が、次のフル・データ・ワードＳｉ＋１の偶数データ
   項目の直前まで発信元装置の第１の所定記憶位置に記憶
   され、少くとも発信元装置の第１の所定記憶位置に対応
   するデータ項目が宛先装置の第２の所定記憶位置に位置
   合せされるように、少くとも１個のデータ項目がレジス
   タに転送され、一時フル・データ・ワード位置に対し
   て、所与の宛先装置の記憶位置を含む宛先装置のフル・
   データ・ワード位置に対する所与の宛先装置の記憶位置
   の相対位置と同じ相対位置をもつ、Ｎ個の指定されたレ
   ジスタ記憶位置の１つに所与のデータ項目が記憶される
   場合にのみ、レジスタに記憶される所与のデータ項目が
   宛先装置の所与の記憶位置に位置合せされる、少くとも
   １個のデータ項目を、発信元装置から、最下位記憶位置
   から最上位記憶位置へと配列された複数個の順次記憶位
   置をもつ一時記憶レジスタへ転送するステップと、 ｂ）レジスタ内のすべての位置合せデータ項目をデータ
   ・バスを介して宛先装置へ転送し、転送されるデータ項
   目が、宛先装置が転送されたデータ項目を受信できるよ
   うにデータ・バス上のその位置に置かれるステップと、 ｃ）レジスタ内に残ったデータ項目をそのレジスタの最
   下位記憶位置に順次下方送りするステップと、 ｄ）次のフル・データ・ワードＳｉ＋１の偶数データ項
   目に対応する記憶位置から始めて後続のデータ・ワード
   Ｓｉ＋２の偶数データ項目の直前まで発信元装置位置か
   らのフル・データ・ワードを、データ項目を含むそのレ
   ジスタの最上位記憶位置に続くそのレジスタの順次記憶
   位置へロードするステップと、 ｅ）レジスタに記憶された少くとも１個のデータ項目を
   このレジスタの最下位記憶位置から始めて宛先装置に転
   送するステップと、 上記複数個のデータ項目の転送が完了するまでステップ
   ｃないしｅを反復するステップと を含むデータ転送方法。
5. 【請求項５】さらに、カウンタをレジスタ内の位置合せ
   データ・アドレスの数にセットするステップと、上記フ
   ル・データ・ワードをロードするステップをカウンタが
   ゼロにセットされた後に限って実行するステップとを含
   む、請求項４に記載の方法。
6. 【請求項６】カウンタをセットする上記ステップが、カ
   ウンタをレジスタから宛先装置に転送されたデータ・ア
   ドレスの数だけ減分することを含む、請求項５に記載の
   方法。
7. 【請求項７】さらに、データ項目がレジスタ内に残って
   いるか否かを判定する、カウンタがゼロにセットされた
   後に限って実行されるステップと、 カウンタがゼロにセットされ、上記判定ステップでレジ
   スタ内に少くとも１個のデータ項目がなお残っていると
   判定した後に限って実行される、レジスタ内のデータ・
   アドレスをそのレジスタの最下位記憶位置に順次下方送
   りする第２のステップと を含む、請求項６に記載の方法。
8. 【請求項８】データ項目が複数個のデータ・ビットとし
   て定義され、発信元装置および宛先装置がそれぞれ複数
   個のフル・データ・ワード位置をもち、フル・データ・
   ワード位置が所定数Ｎ個の順次記憶位置として定義さ
   れ、各記憶位置がフル・データ・ワード位置に対してＮ
   個の異なる相対位置の１つに対応し、フル・データ・ワ
   ード位置のＮ個の位置のそれぞれに記憶されるデータ項
   目がフル・データ・ワードを形成し、フル・データ・ワ
   ード位置のＮ個の順次記憶位置の最初の１つに記憶され
   るデータ項目は偶数データ項目と呼ばれ、フル・データ
   ・ワード位置のＮ個の順次記憶位置の最初の１つに記憶
   されないデータ項目は奇数データ項目と呼ばれ、第１の
   所定記憶位置に記憶されたデータ項目を含む発信元装置
   のフル・データ・ワード位置がＳｉフル・データ・ワー
   ド位置に指定される、発信元装置の第１の所定記憶位置
   から始まる順次記憶位置に記憶された複数個のデータ項
   目を、宛先装置の第２の所定記憶位置から始まる順次記
   憶位置に転送するための装置であって、 Ｎ個の指定された順次レジスタ記憶位置が一時フル・デ
   ータ・ワード位置として定義され、Ｎ個の指定された順
   次レジスタ記憶位置のそれぞれが一時フル・データ・ワ
   ード位置に対してＮ個の異なる相対位置の１つをもち、
   レジスタに転送される少くとも１個のデータ項目が、次
   のフル・データ・ワードＳｉ＋１の偶数データ項目の直
   前まで発信元装置の第１の所定記憶位置に記憶され、少
   くとも発信元装置の第１の所定記憶位置に対応するデー
   タ項目が宛先装置の第２の所定記憶位置に位置合せされ
   るように、少くとも１個のデータ項目がレジスタに転送
   され、一時フル・データ・ワード位置に対して、所与の
   宛先装置の記憶位置を含む宛先装置のフル・データ・ワ
   ード位置に対する所与の宛先装置の記憶位置の相対位置
   と同じ相対位置をもつ、Ｎ個の指定されたレジスタ記憶
   位置の１つに所与のデータ項目が記憶される場合にの
   み、レジスタに記憶されたデータ項目が宛先装置の所与
   の記憶位置に位置合せされる、少くとも１個のデータ項
   目を、発信元装置から、最下位記憶位置から最上位記憶
   位置へと配列された複数個の順次記憶位置をもつ一時記
   憶レジスタへ転送する手段と、 レジスタ内のすべての位置合せデータ項目を宛先装置へ
   転送する手段と、 レジスタ内に残ったデータ項目をそのレジスタの最下位
   記憶位置に順次下方送りする手段とを含み、 上記ロード手段が、つぎのフル・データ・ワードＳｉ＋
   １の偶数データ項目に対応する記憶位置から始めて、後
   続のデータ・ワードＳｉ＋２の偶数データ項目の直前ま
   で発信元装置の位置からの、フル・データ・ワードを、
   データ項目を含むそのレジスタの最上位記憶位置に続く
   そのレジスタの順次記憶位置へロードする働きもし、か
   つ 上記転送手段が、レジスタに記憶されたそのレジスタの
   最下位記憶位置から始めて少くとも１個のデータ項目
   を、宛先装置に転送する働きもする、 データ転送装置。
9. 【請求項９】さらに、カウンタと、上記カウンタを上記
   レジスタ内の位置合せデータ・アドレス数にセットする
   手段と、上記カウンタを上記レジスタから宛先装置に転
   送されるデータ・アドレスの数だけ減分する手段とを含
   む、請求項８に記載の装置。
10. 【請求項１０】上記ロード手段が、カウンタがゼロにセ
    ットされた後にだけ、フル・データ・ワードを上記レジ
    スタにロードする働きをする、請求項９に記載の装置。
11. 【請求項１１】上記レジスタが２Ｎ−１バイトのデータ
    の記憶位置をもつ、請求項１０に記載の装置。
12. 【請求項１２】Ｎが４に等しい、請求項１１に記載の装
    置。
13. 【請求項１３】上記装置が直接メモリ・アクセス制御装
    置である、請求項８に記載の装置。
14. 【請求項１４】上記一時記憶レジスタが２Ｎ−１個のラ
    ッチを含む、請求項８に記載の装置。
15. 【請求項１５】上記ラッチのうちのＮ個からの出力が宛
    先装置に結合され、上記転送手段が、上記ラッチの出力
    と宛先装置との間に結合された出力バスと、上記ラッチ
    の出力と上記出力バスとの間に配設されたゲート手段と
    を含み、上記ゲート手段が、上記ラッチそれぞれの出力
    を受信し、少くとも１個のラッチの出力を、上記ラッチ
    のうちの別の少くとも１個の出力に対応する出力バスの
    位置に置く働きをする、請求項１４に記載の装置。
16. 【請求項１６】上記装置が、有効データが見つけられる
    出力バス上の位置を識別するバイト・エネーブル信号を
    出力する手段を含む、請求項１５に記載の装置。
17. 【請求項１７】上記ゲート手段が、バイト・エネーブル
    信号によって制御される請求項１６に記載の装置。
18. 【請求項１８】上記下方送り手段が複数個のマルチプレ
    クサを含み、上記下方送り手段によって上記レジスタ内
    のデータ項目が下方送りされる量がバイト・エネーブル
    信号に従って決定される、請求項８に記載の装置。
19. 【請求項１９】上記ロード手段が、上記一時記憶レジス
    タの入力と上記下方送り手段の出力との間に結合された
    複数個のマルチプレクサを含み、上記ロード手段の上記
    複数個のマルチプレクサがそれぞれ発信元装置からのデ
    ータ項目を受信する入力をもつ、請求項１８に記載の装
    置。