JPS6393045A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS6393045A JPS6393045A JP23871886A JP23871886A JPS6393045A JP S6393045 A JPS6393045 A JP S6393045A JP 23871886 A JP23871886 A JP 23871886A JP 23871886 A JP23871886 A JP 23871886A JP S6393045 A JPS6393045 A JP S6393045A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- architecture mode
- buffer memory
- register
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- Prior art date
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- Pending
Links
- 238000012545 processing Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はアーキテクチャモードを切換えることにより複
数のアーキテクチャで動作しうる情報処理装置に関し、
特に大容量メモリから高速バッファメモリにロードした
マイクロプログラムを高速バッファメモリ上で実行する
マイクロプログラム制御装置に関する。
数のアーキテクチャで動作しうる情報処理装置に関し、
特に大容量メモリから高速バッファメモリにロードした
マイクロプログラムを高速バッファメモリ上で実行する
マイクロプログラム制御装置に関する。
（従来の技術）
複数の仮想計算機を一つの実計算機上で動作させる場合
には、各仮想計算機は、それぞれ相異なるアーキテクチ
ャで構築されることが多々ある。
には、各仮想計算機は、それぞれ相異なるアーキテクチ
ャで構築されることが多々ある。
このような場合、それらの相異なるアーキテクチャ間の
機能的な差分け、さほど大きなものではないことが多い
。
機能的な差分け、さほど大きなものではないことが多い
。
し九がって、これらの機能的な差分に応じて、マイクロ
プログラムが実行中のアーキテクチャモードを判別し、
それぞれのアーキテクチャモードに沿った機能を提供す
ることが一般的である。
プログラムが実行中のアーキテクチャモードを判別し、
それぞれのアーキテクチャモードに沿った機能を提供す
ることが一般的である。
（発明が解決しようとする問題点）
上述したようなマイクロプログラムが実行中のアーキテ
クチャモードを判別する方式では、モードの判別に要す
るマクンサイクルがそのまま処理性能の低下ζこつなが
るばかシか、一つのマイクロプログラムシーケンスに複
数の処理機能をもたせることになシ、そのマイクロプロ
グラムを複数化して設計ミスを増大させる原因ともなっ
ているという欠点がある。
クチャモードを判別する方式では、モードの判別に要す
るマクンサイクルがそのまま処理性能の低下ζこつなが
るばかシか、一つのマイクロプログラムシーケンスに複
数の処理機能をもたせることになシ、そのマイクロプロ
グラムを複数化して設計ミスを増大させる原因ともなっ
ているという欠点がある。
本発明の目的は、複数のアーキテクチャで動作しうるマ
イクロプログラム制御装置において、マイクロプログラ
ムを各アーキテクチャごとに専用化することにより上記
欠点を除去し、マイクロプログラムを複雑化することが
ないように構成したマイクロプログラム制御装置を提供
することにある。
イクロプログラム制御装置において、マイクロプログラ
ムを各アーキテクチャごとに専用化することにより上記
欠点を除去し、マイクロプログラムを複雑化することが
ないように構成したマイクロプログラム制御装置を提供
することにある。
（問題点を解決するための手段）
本発明によるマイクロプログラム制御装置ハ指示レジス
タ手段と、ゲート手段と、大容量メモリと、アドレスレ
ジスタと、バッファメモリと、アドレスアレイと、比較
器と、ロード制御回路とを具備し、アーキテクチャモー
ドを切換えることにより複数のアーキテクチャで動作し
うるように構成したものである。
タ手段と、ゲート手段と、大容量メモリと、アドレスレ
ジスタと、バッファメモリと、アドレスアレイと、比較
器と、ロード制御回路とを具備し、アーキテクチャモー
ドを切換えることにより複数のアーキテクチャで動作し
うるように構成したものである。
指示レジスタ手段は、現在実行中のアーキテクチャモー
ドを指示するためのものである。
ドを指示するためのものである。
ゲート手段は、指示レジスタ手段Ｉこよシ指示されたア
ーキテクチャモードを修飾するためのものである。
ーキテクチャモードを修飾するためのものである。
大容量メモリは、マイクロプログラムを記憶するための
ものである。
ものである。
アドレスレジスタは、マイクロ命令アドレスを保持する
ためのものである。
ためのものである。
バッファメモリは、マイクロプログラムの一部をブロッ
ク単位に保持した複数のブロックから成るものである。
ク単位に保持した複数のブロックから成るものである。
アドレスアレイは、バッファメモリの各ブロックに対応
したエントリを有し、各エントリにはマイクロ命令アド
レスの一部とゲート手段にょシ修飾されたアーキテクチ
ャモードとを保持するためのものである。
したエントリを有し、各エントリにはマイクロ命令アド
レスの一部とゲート手段にょシ修飾されたアーキテクチ
ャモードとを保持するためのものである。
比較器は、ゲート手段により修飾されたアーキテクチャ
モード、アドレスレジスタの保持内容の一部、およびア
ドレスアレイの出力を入力して、バッファメモリに実行
すべきマイクロ命令が保持されているか否かを確認する
ためのものである。
モード、アドレスレジスタの保持内容の一部、およびア
ドレスアレイの出力を入力して、バッファメモリに実行
すべきマイクロ命令が保持されているか否かを確認する
ためのものである。
ロード制御回路は、バッファメモリ上に実行すべきマイ
クロ命令が保持されていないときには、当該マイクロ命
令を含むブロックを大容量メモリからバッファメモリ上
へブロック単位にロードするように制御するためのもの
である。
クロ命令が保持されていないときには、当該マイクロ命
令を含むブロックを大容量メモリからバッファメモリ上
へブロック単位にロードするように制御するためのもの
である。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明によるマイクロプログラム制御装置の
一実施例を示すブロック図である。第１図の実施例はレ
ジスタｌと、ゲート回路２と、バッファメモリ３と、ア
ドレスアレイ４と、比較器５と、ロード制御回路６と、
大容量メモリ７とを具備して実現したものである。
一実施例を示すブロック図である。第１図の実施例はレ
ジスタｌと、ゲート回路２と、バッファメモリ３と、ア
ドレスアレイ４と、比較器５と、ロード制御回路６と、
大容量メモリ７とを具備して実現したものである。
本実施例におけるマイクロプログラムは１６，３８４ワ
ードの容量から成夛、それぞれが４，０９６ワードから
成る４つのグループに分割されている。第１図において
、レジスタ１は１２ビツトから成るマイクロ命令アドレ
スを保持するためのレジスタ、ケート回路２は実行中の
アーキテクチャモード指示部（図示していない。）よシ
指示された２ビツトにコード化されたアーキテクチャモ
ードの各ビットを必要に応じて印加された抑止信号によ
り修飾するためのゲート回路、バッファメモリ３は５１
２ワードの容量を有するメモリ、アドレスアレイ４は８
２個のエントリを有するメモリである。
ードの容量から成夛、それぞれが４，０９６ワードから
成る４つのグループに分割されている。第１図において
、レジスタ１は１２ビツトから成るマイクロ命令アドレ
スを保持するためのレジスタ、ケート回路２は実行中の
アーキテクチャモード指示部（図示していない。）よシ
指示された２ビツトにコード化されたアーキテクチャモ
ードの各ビットを必要に応じて印加された抑止信号によ
り修飾するためのゲート回路、バッファメモリ３は５１
２ワードの容量を有するメモリ、アドレスアレイ４は８
２個のエントリを有するメモリである。
バッファメモリ３は１６ワードごとに８２のブロックに
分割されてお夛、各ブロックはアドレスアレイ４の各エ
ントリに対応している。バッファメモリ３にはレジスタ
】のビット３〜１１がアドレスとして与えられ、アドレ
スアレイ４にはレジスタ】のビット３〜７がアドレスと
して与えられている。アドレスアレイ４の各エントリに
は、対応するバッファメモリ３のブロック内に保持され
ているマイクロ命令の属するグループと、そのグループ
内のマイクロ命令アドレスのビットＯ〜２とが格納され
ている。
分割されてお夛、各ブロックはアドレスアレイ４の各エ
ントリに対応している。バッファメモリ３にはレジスタ
】のビット３〜１１がアドレスとして与えられ、アドレ
スアレイ４にはレジスタ】のビット３〜７がアドレスと
して与えられている。アドレスアレイ４の各エントリに
は、対応するバッファメモリ３のブロック内に保持され
ているマイクロ命令の属するグループと、そのグループ
内のマイクロ命令アドレスのビットＯ〜２とが格納され
ている。
比較器５はアドレスアレイ４の出力と、レジスタ１のビ
ットθ〜２およびゲート回路２の出力とを比較する。こ
れによってゲート回路２により修飾された後のアーキテ
クチャモード下で実行されるレジスタ１に保持されたマ
イクロ命令アドレスに対応するマイクロ命令が、バッフ
ァメモリ３に保持されているか否かが検出される。
ットθ〜２およびゲート回路２の出力とを比較する。こ
れによってゲート回路２により修飾された後のアーキテ
クチャモード下で実行されるレジスタ１に保持されたマ
イクロ命令アドレスに対応するマイクロ命令が、バッフ
ァメモリ３に保持されているか否かが検出される。
バッファメモリ３に必要とするマイクロ命令が保持され
ていないとき、ロード制御回路６は大容量メモリフから
所望のマイクロ命令を取出し、バッファメモリ３ヘブロ
ック単位のロードを行う制御回路である。大容量メモリ
７は１６，８８４ワードのマイクロプログラムを記憶す
る領域を含むメモリであシ、大容量メモリ７上に記憶さ
れたマイクロプログラムは４，０９６ワードのゲート回
路２で修飾され念後のアーキテクチャモードに対応した
４つのグループに分割され、さらにこの各グループが１
６ワードの２５６個のブロックに分割されている。
ていないとき、ロード制御回路６は大容量メモリフから
所望のマイクロ命令を取出し、バッファメモリ３ヘブロ
ック単位のロードを行う制御回路である。大容量メモリ
７は１６，８８４ワードのマイクロプログラムを記憶す
る領域を含むメモリであシ、大容量メモリ７上に記憶さ
れたマイクロプログラムは４，０９６ワードのゲート回
路２で修飾され念後のアーキテクチャモードに対応した
４つのグループに分割され、さらにこの各グループが１
６ワードの２５６個のブロックに分割されている。
次に、本実施例の動作を順を追って説明する。
マス、レジスタ１にマイクロ命令アドレスがセットされ
ると、実行中のアーキテクチャモード指示部よシゲート
回路２へ２ビツトにコード化されたアーキテクチャモー
ドが入力される。このとき、入力されたアーキテクチャ
モードを修飾する必要がなければ抑止信号がいずれもオ
フになっているが、修飾する必要があれば対応する抑止
信号がオンになっている。このため、ゲート回路２から
必要に応じて修飾され九アーキテクチャモードが得られ
る。
ると、実行中のアーキテクチャモード指示部よシゲート
回路２へ２ビツトにコード化されたアーキテクチャモー
ドが入力される。このとき、入力されたアーキテクチャ
モードを修飾する必要がなければ抑止信号がいずれもオ
フになっているが、修飾する必要があれば対応する抑止
信号がオンになっている。このため、ゲート回路２から
必要に応じて修飾され九アーキテクチャモードが得られ
る。
レジスタ１にマイクロ命令アドレスがセットされると同
時に、対応するバッファメモリ３の１ワードが信号線】
１に読出されるとともに、レジスタ１の内容に対応する
アドレスアレイ４の１エントリが信号線１２に読出され
、比較器５によりゲート回路２により修飾された後のア
ーキテクチャモードおよびレジスタ１のビット０〜２と
比較される。これらの結果が一致していたならば信号線
１１上の情報が有効化され、レジスタ】には次のマイク
ロ命令アドレスがセットされる。
時に、対応するバッファメモリ３の１ワードが信号線】
１に読出されるとともに、レジスタ１の内容に対応する
アドレスアレイ４の１エントリが信号線１２に読出され
、比較器５によりゲート回路２により修飾された後のア
ーキテクチャモードおよびレジスタ１のビット０〜２と
比較される。これらの結果が一致していたならば信号線
１１上の情報が有効化され、レジスタ】には次のマイク
ロ命令アドレスがセットされる。
しかしながら、比較結果が不一致ならば、所望のマイク
ロ命令はバッファメモリ３上には保持されていないので
、信号線ｌｌ上の情報が無効化されるとともに、信号線
１３を介してロード制御回路６に起動がかけられる。
ロ命令はバッファメモリ３上には保持されていないので
、信号線ｌｌ上の情報が無効化されるとともに、信号線
１３を介してロード制御回路６に起動がかけられる。
ロード制御回路６はゲート回路２によって修飾されたア
ーキテクチャモードとレジスタ１のビット０〜７とから
、所望のマイクロ命令を含むブロックの大容量メモリフ
上のアドレスを生成し、当該ブロックを大容量メモリ７
から取出してバッファメモリ３上にロードする。このと
き、同時にアドレスアレイ４の対応するエントリにはレ
ジスタ２の内容およびレジスタ１のビットＯ〜２の内容
が書込まれる。
ーキテクチャモードとレジスタ１のビット０〜７とから
、所望のマイクロ命令を含むブロックの大容量メモリフ
上のアドレスを生成し、当該ブロックを大容量メモリ７
から取出してバッファメモリ３上にロードする。このと
き、同時にアドレスアレイ４の対応するエントリにはレ
ジスタ２の内容およびレジスタ１のビットＯ〜２の内容
が書込まれる。
バッファメモリ３へのブロックロード動作が完了すると
、レジスタ１に対応するバッファメモリ３の１ワードが
信号線】】に読出され、アドレスアレイ４の対応するエ
ントリが信号線１２に読出される。アドレスアレイ４の
出力は比較器５によりゲート回路２の出力およびレジス
タ１のビット０〜２の値と比較されるが、このときの比
較結果は一致しているので出力信号線１】が有効化され
、レジスタ１には次のマイクロ命令アドレスがセットさ
れる。
、レジスタ１に対応するバッファメモリ３の１ワードが
信号線】】に読出され、アドレスアレイ４の対応するエ
ントリが信号線１２に読出される。アドレスアレイ４の
出力は比較器５によりゲート回路２の出力およびレジス
タ１のビット０〜２の値と比較されるが、このときの比
較結果は一致しているので出力信号線１】が有効化され
、レジスタ１には次のマイクロ命令アドレスがセットさ
れる。
本発明では、各マイクロ命令ごとに実行時のアーキテク
チャモードを変更することが可能であるため、アーキテ
クチャが異なっても、まったく同様に動作するマイクロ
命令は同一のアーキテクチャモードとなるように修飾し
、アーキテクチヤが異なったならば動作も異なるマイク
ロ命令はアーキテクチヤモードの修飾を行わないように
すれば無駄なマイクロ命令を用意する必要がない。
チャモードを変更することが可能であるため、アーキテ
クチャが異なっても、まったく同様に動作するマイクロ
命令は同一のアーキテクチャモードとなるように修飾し
、アーキテクチヤが異なったならば動作も異なるマイク
ロ命令はアーキテクチヤモードの修飾を行わないように
すれば無駄なマイクロ命令を用意する必要がない。
（発明の効果）
以上説明したように本発明によれば、複数のアーキテク
チャで動作しうるマイクロプログラム制御装置において
、マイクロプログラムを各アーキテクチャごとに専用化
することζこよシ、マイクロプログラムの処理の高速化
、および簡略化を図ることが可能であるという効果があ
る。
チャで動作しうるマイクロプログラム制御装置において
、マイクロプログラムを各アーキテクチャごとに専用化
することζこよシ、マイクロプログラムの処理の高速化
、および簡略化を図ることが可能であるという効果があ
る。
第１図は、本発明によるマイクロプログラム制御装置の
一実施例を示すブロック図である。 ｌ・・・レジスタ ２・・・ゲート回路 ３・・・バッファメモリ ４・・・アドレスアレイ ５・・・比較器 ６・轡・制御回路 ７・・・大容量メモリ ２１閃
一実施例を示すブロック図である。 ｌ・・・レジスタ ２・・・ゲート回路 ３・・・バッファメモリ ４・・・アドレスアレイ ５・・・比較器 ６・轡・制御回路 ７・・・大容量メモリ ２１閃
Claims (1)
- 現在実行中のアーキテクチャモードを指示するための指
示レジスタ手段と、前記指示レジスタ手段により指示さ
れたアーキテクチャモードを修飾するためのゲート手段
と、マイクロプログラムを記憶するための大容量メモリ
と、マイクロ命令アドレスを保持するためのアドレスレ
ジスタと、前記マイクロプログラムの一部をブロック単
位に保持した複数のブロックから成るバッファメモリと
、前記バッファメモリの各ブロックに対応したエントリ
を有し、各エントリにはマイクロ命令アドレスの一部と
前記ゲート手段により修飾されたアーキテクチャモード
とを保持するためのアドレスアレイと、前記ゲート手段
により修飾されたアーキテクチャモード、前記アドレス
レジスタの保持内容の一部、および前記アドレスアレイ
の出力を入力して、前記バッファメモリに実行すべきマ
イクロ命令が保持されているか否かを確認するための比
較器と、前記バッファメモリ上に実行すべきマイクロ命
令が保持されていないときには、当該マイクロ命令を含
むブロックを前記大容量メモリから前記バッファメモリ
上へブロツク単位にロードするよう制御するためのロー
ド制御回路とを具備し、前記アーキテクチャモードを切
換えることにより複数のアーキテクチャで動作しうるよ
うに構成したことを特徴とするマイクロプログラム制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23871886A JPS6393045A (ja) | 1986-10-07 | 1986-10-07 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23871886A JPS6393045A (ja) | 1986-10-07 | 1986-10-07 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6393045A true JPS6393045A (ja) | 1988-04-23 |
Family
ID=17034232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23871886A Pending JPS6393045A (ja) | 1986-10-07 | 1986-10-07 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6393045A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748067A (en) * | 1995-12-20 | 1998-05-05 | Yazaki Corporation | Fuse with low-melting point metal and structure for holding the fuse |
| US5846098A (en) * | 1995-07-31 | 1998-12-08 | Yazaki Corporation | Capacitor connecting structure and capacitor |
-
1986
- 1986-10-07 JP JP23871886A patent/JPS6393045A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5846098A (en) * | 1995-07-31 | 1998-12-08 | Yazaki Corporation | Capacitor connecting structure and capacitor |
| US5748067A (en) * | 1995-12-20 | 1998-05-05 | Yazaki Corporation | Fuse with low-melting point metal and structure for holding the fuse |
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