JPS61123168A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61123168A JPS61123168A JP59243304A JP24330484A JPS61123168A JP S61123168 A JPS61123168 A JP S61123168A JP 59243304 A JP59243304 A JP 59243304A JP 24330484 A JP24330484 A JP 24330484A JP S61123168 A JPS61123168 A JP S61123168A
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- Japan
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- memory cell
- word driver
- word
- semiconductor memory
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、さらに詳しくは、シ１
ットキーバリアーダイオード（以下ＳＢＤと称す）を負
荷とするトランジスタにより形成されたメモリセルをワ
ード線に沿って多数配列して、前記メモリセルをワード
線の一端よりワードドライバにて駆動する半導体記憶装
置に関するものである。 ゛ 〔従来の技術〕 以上のごとき半導体記憶装置を第３図について説明する
。
ットキーバリアーダイオード（以下ＳＢＤと称す）を負
荷とするトランジスタにより形成されたメモリセルをワ
ード線に沿って多数配列して、前記メモリセルをワード
線の一端よりワードドライバにて駆動する半導体記憶装
置に関するものである。 ゛ 〔従来の技術〕 以上のごとき半導体記憶装置を第３図について説明する
。
第３図において１はメモリセル、２ａ、２ｂはワード線
、ＳＢＤは７Ｗ、トキーバリアーダイオードである。第
３図において、データの保持状態においてはトランジス
タＴ！がオンしておりＴ２のコレクタにはデータ保持電
流が流れ、ＳＢＤがオンしＴ！のコレクタはワード線よ
りＳＢＤの■７だけ電位が下９″″Ｌ″となる。ＴＩの
ペースはＬ電位に接続されているためＴ１はオフとなシ
、Ｔ１のコレクタはワード線とほぼ同じ電位となる。こ
のときビットラインはＴ １ ｒ Ｔ ｚ ともに電
流の流れない電位にしである。
、ＳＢＤは７Ｗ、トキーバリアーダイオードである。第
３図において、データの保持状態においてはトランジス
タＴ！がオンしておりＴ２のコレクタにはデータ保持電
流が流れ、ＳＢＤがオンしＴ！のコレクタはワード線よ
りＳＢＤの■７だけ電位が下９″″Ｌ″となる。ＴＩの
ペースはＬ電位に接続されているためＴ１はオフとなシ
、Ｔ１のコレクタはワード線とほぼ同じ電位となる。こ
のときビットラインはＴ １ ｒ Ｔ ｚ ともに電
流の流れない電位にしである。
書込み状態において、データ保持状態からＴＩをオンに
するにはＴ、のエミ、りに接続されているビットライン
の電位をＴ！のコレクタ電位よりトラン・ゾスタのＶ□
だけ下げ、ＴＩに書込電流Ｉｗを流す。するとトランジ
スタＴ１はオンにな９、トランジスタＴ、のコレクタは
ＬになシＴ雪はオフになシＴ２のコレクタはＨになる。
するにはＴ、のエミ、りに接続されているビットライン
の電位をＴ！のコレクタ電位よりトラン・ゾスタのＶ□
だけ下げ、ＴＩに書込電流Ｉｗを流す。するとトランジ
スタＴ１はオンにな９、トランジスタＴ、のコレクタは
ＬになシＴ雪はオフになシＴ２のコレクタはＨになる。
この書込状態からビットラインの電位をデータ保持状態
にするとＴ１には工、のかわシにＩＨが流れ書込まれた
データを保持する。
にするとＴ１には工、のかわシにＩＨが流れ書込まれた
データを保持する。
実際のメモリ装置においては、多数のワード線がちυ、
そのうちの１本の電位を高くしてワード線を選択する。
そのうちの１本の電位を高くしてワード線を選択する。
選択されたワード線の電位と非選択ワード線の電位差を
ｖｗとし、選択されるメモリセルのＴ、がオンであ’）
、ＴＩがオフであるように電流Ｉ、を流し、このとき選
択セルと同じビット線上のメモリセルの全てが選択され
たセルと逆データ（すなわちＴ４がオンの状態）であっ
たと仮定する。このときＴ１のコレクタのＳＢＤのＶＦ
が大で６Ｄ、■１に近い値であると、選択セルのＴＩの
コレクタと非選択セルのＴ３のコレクタの電位も近づき
、トランジスタＴ４に電流Ｉｄが流れてしまう。ｌビッ
ト線に接続されるメモリセルの数がＮであるとＩｄは（
Ｎ−１）倍となる。そして本来選択セルに流れるべき電
流工、が（Ｉｗ−Ｉｄ（Ｎ−１））となり選択セルにデ
ータを畳込む時間が大きくなってしまう。
ｖｗとし、選択されるメモリセルのＴ、がオンであ’）
、ＴＩがオフであるように電流Ｉ、を流し、このとき選
択セルと同じビット線上のメモリセルの全てが選択され
たセルと逆データ（すなわちＴ４がオンの状態）であっ
たと仮定する。このときＴ１のコレクタのＳＢＤのＶＦ
が大で６Ｄ、■１に近い値であると、選択セルのＴＩの
コレクタと非選択セルのＴ３のコレクタの電位も近づき
、トランジスタＴ４に電流Ｉｄが流れてしまう。ｌビッ
ト線に接続されるメモリセルの数がＮであるとＩｄは（
Ｎ−１）倍となる。そして本来選択セルに流れるべき電
流工、が（Ｉｗ−Ｉｄ（Ｎ−１））となり選択セルにデ
ータを畳込む時間が大きくなってしまう。
ところが第３図に示すごとき半導体装置の平面および断
面をとってみると第４図（ａ） 、 （ｂ）、（ｃ）の
ごとくなる。第４図において（−）は平面図、（ｂｔ
、 （ｃｊはそれぞれ断面図である。第４図において１
２はワードドライバ部、１ｍ、ｌｂはメモリセル、１３
は分離層を示し、ワードドライバ部１２、メモリセル１
ｍ、ｌｂにおいて、Ｃはコレクタ、Ｂはベース、Ｅはダ
ミ、り、ＳＢＤは７ｗヮトキーパリアダイオードを示す
。また１４はポリシリコン層、１５はアルミニウム配線
層を示す。ここにおいて注目すべきは、線１１を境にし
て左側はポリシリコン層を有し、右側は有しないことで
ある。
面をとってみると第４図（ａ） 、 （ｂ）、（ｃ）の
ごとくなる。第４図において（−）は平面図、（ｂｔ
、 （ｃｊはそれぞれ断面図である。第４図において１
２はワードドライバ部、１ｍ、ｌｂはメモリセル、１３
は分離層を示し、ワードドライバ部１２、メモリセル１
ｍ、ｌｂにおいて、Ｃはコレクタ、Ｂはベース、Ｅはダ
ミ、り、ＳＢＤは７ｗヮトキーパリアダイオードを示す
。また１４はポリシリコン層、１５はアルミニウム配線
層を示す。ここにおいて注目すべきは、線１１を境にし
て左側はポリシリコン層を有し、右側は有しないことで
ある。
ここでＳＢＤ負荷メモリセルではＳＢＤのｖＦが半導体
記憶装置の特性に非常に大きな影響をあたえるためチッ
プ内で安定したＶＦが得られることが望ましい。しかし
ながら第４図に示すようにワード線ドライバ１２の近傍
にあるＳＢＤはワード線ドライバのエミッタ上にあるポ
リシリコンの影響を受けｖ２が変動しやすい。
記憶装置の特性に非常に大きな影響をあたえるためチッ
プ内で安定したＶＦが得られることが望ましい。しかし
ながら第４図に示すようにワード線ドライバ１２の近傍
にあるＳＢＤはワード線ドライバのエミッタ上にあるポ
リシリコンの影響を受けｖ２が変動しやすい。
またワードドライバの側の１列のｖＦが大きいと、他の
メモリセル部分より誉込時間が大きくな９、規格を満足
できなくなるおそれがある。これを改曽する方法として
、ｖｗを大さくする方法があるが、■が大きいと胱出し
時間が大きくなるという欠点がろ９、端のＳＢＤと他の
ＳＡＤのＶ、の差が製造バラツキ等により１００ ｍＶ
以上も違うことがあシ、最適値を設定しにくい。
メモリセル部分より誉込時間が大きくな９、規格を満足
できなくなるおそれがある。これを改曽する方法として
、ｖｗを大さくする方法があるが、■が大きいと胱出し
時間が大きくなるという欠点がろ９、端のＳＢＤと他の
ＳＡＤのＶ、の差が製造バラツキ等により１００ ｍＶ
以上も違うことがあシ、最適値を設定しにくい。
本発明は上記問題点を解決した安定したｖ２を得ること
のできる半導体記憶装置を提供することにあり、その手
段は、／−１，トキーバリアーダイオード（以下ＳＢＤ
と祢す）を負荷とするトランジスタにより形成されたメ
モリセルをワード線に沿って多数配列して、前記メモリ
セルをワード線の一端よりワードドライバにて駆動する
半導体記憶装置において、前記ワードドライバとそれに
隣るメモリセルとの間にダミーのＳＨＤを形成し、前記
ワードドライバに隣るメモリセルのＳＢＤの正方向電圧
ｖＦが前記ワードドライバのポリシリコンの影響を受け
ないようにした半導体記憶装置によってなされる。
のできる半導体記憶装置を提供することにあり、その手
段は、／−１，トキーバリアーダイオード（以下ＳＢＤ
と祢す）を負荷とするトランジスタにより形成されたメ
モリセルをワード線に沿って多数配列して、前記メモリ
セルをワード線の一端よりワードドライバにて駆動する
半導体記憶装置において、前記ワードドライバとそれに
隣るメモリセルとの間にダミーのＳＨＤを形成し、前記
ワードドライバに隣るメモリセルのＳＢＤの正方向電圧
ｖＦが前記ワードドライバのポリシリコンの影響を受け
ないようにした半導体記憶装置によってなされる。
本発明においては、ワードドライバのトランジスタの隣
シにメモリセルとは別にＳＢＤを設け、メモリセルのＳ
ＢＤにはワードドライバのトランジスタの／ ＩＪシリ
コンの影響を受けないようにすることができる。
シにメモリセルとは別にＳＢＤを設け、メモリセルのＳ
ＢＤにはワードドライバのトランジスタの／ ＩＪシリ
コンの影響を受けないようにすることができる。
以下本発明の実施例を図面により詳細に説明する。
第１図は本発明の実施例を示す回路図である。
同図に示すように本発明の特徴とするところはワードド
ライバ１２とそれに隣るメモリセルとの間にダミーＳＢ
Ｄ ２０を挿入したことである。このダミー８ＢＤ２０
を挿入すると、ｖ２が大きくなるのはこのダミーＳＢＤ
だけでアシ、メモリセルのＳＢＤのＶアはチップ内で一
定の値が得られる。
ライバ１２とそれに隣るメモリセルとの間にダミーＳＢ
Ｄ ２０を挿入したことである。このダミー８ＢＤ２０
を挿入すると、ｖ２が大きくなるのはこのダミーＳＢＤ
だけでアシ、メモリセルのＳＢＤのＶアはチップ内で一
定の値が得られる。
第１図の回路を半導体集積回路に組んだ場合その４ｊｊ
、部（発明に関連する部分）を示したのが第２図である
。第２図において、ｌａ、ｌｂはメモリセル、１２はワ
ードドライバ、１３は分廃層であって、境界線１１より
左側はポリシリコンの形成される部分、右側はポリシリ
コンの形成されない部分を示す。
、部（発明に関連する部分）を示したのが第２図である
。第２図において、ｌａ、ｌｂはメモリセル、１２はワ
ードドライバ、１３は分廃層であって、境界線１１より
左側はポリシリコンの形成される部分、右側はポリシリ
コンの形成されない部分を示す。
第２図に示すように、ワードドライバトランジスタ１２
の隣夛にメモリセルのＳＢＤとは別にダミーセルを設け
るため、トランジスタ１２のポリシリコン層の影響はダ
ミーＳＢＤ １２で止まシ、メモリセルのＳＢＤには影
響を及はさない。したがりてメモリセルのｖ２の特性は
安定する。
の隣夛にメモリセルのＳＢＤとは別にダミーセルを設け
るため、トランジスタ１２のポリシリコン層の影響はダ
ミーＳＢＤ １２で止まシ、メモリセルのＳＢＤには影
響を及はさない。したがりてメモリセルのｖ２の特性は
安定する。
以上評′細に説明したように、本発明によればメモリセ
ル内で使用するＳＢＤの■２はチップ内では安定した値
となり、回路の最適化をはかることができ、製造として
の歩留りも向上するという効果を有する。
ル内で使用するＳＢＤの■２はチップ内では安定した値
となり、回路の最適化をはかることができ、製造として
の歩留りも向上するという効果を有する。
第１図は本発明にかかる半導体記憶装置の要部の回路図
、第２図はその要部の断面図、第３図は従来の半導体記
憶装置の回路図、第４図はその平面図および断面図を示
す。 図において２０がダミーＳＢＤである。
、第２図はその要部の断面図、第３図は従来の半導体記
憶装置の回路図、第４図はその平面図および断面図を示
す。 図において２０がダミーＳＢＤである。
Claims (1)
- ショットキーバリヤーダイオード（以下ＳＢＤと称す
）を負荷とするトランジスタにより形成されたメモリセ
ルをワード線に沿って多数配列して、前記メモリセルを
ワード線の一端よりワードドライバにて駆動する半導体
記憶装置において、前記ワードドライバとそれに隣るメ
モリセルとの間にダミーのＳＢＤを形成し、前記ワード
ドライバに隣るメモリセルのＳＢＤの正方向電圧Ｖ＿Ｆ
が前記ワードドライバのポリシリコンの影響を受けない
ようにしたことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243304A JPS61123168A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
| DE8585402245T DE3583116D1 (de) | 1984-11-20 | 1985-11-20 | Halbleiterspeicheranordnung. |
| KR8508676A KR900000633B1 (en) | 1984-11-20 | 1985-11-20 | Semiconductor memory device |
| EP19850402245 EP0182718B1 (en) | 1984-11-20 | 1985-11-20 | Semiconductor memory device |
| US07/159,417 US4799089A (en) | 1984-11-20 | 1988-02-04 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243304A JPS61123168A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123168A true JPS61123168A (ja) | 1986-06-11 |
| JPH0329314B2 JPH0329314B2 (ja) | 1991-04-23 |
Family
ID=17101839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243304A Granted JPS61123168A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4799089A (ja) |
| EP (1) | EP0182718B1 (ja) |
| JP (1) | JPS61123168A (ja) |
| KR (1) | KR900000633B1 (ja) |
| DE (1) | DE3583116D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910418A (en) * | 1988-12-29 | 1990-03-20 | Gazelle Microcircuits, Inc. | Semiconductor fuse programmable array structure |
| US5136356A (en) * | 1989-04-19 | 1992-08-04 | Seiko Epson Corporation | Semiconductor device |
| DE69103176T2 (de) * | 1990-02-19 | 1994-12-08 | Nec Corp | Halbleiterspeichervorrichtung. |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3540010A (en) * | 1968-08-27 | 1970-11-10 | Bell Telephone Labor Inc | Diode-coupled semiconductive memory |
| US3686644A (en) * | 1971-04-29 | 1972-08-22 | Alton O Christensen | Gated diode memory |
| US3886531A (en) * | 1974-02-11 | 1975-05-27 | Texas Instruments Inc | Schottky loaded emitter coupled memory cell for random access memory |
| US4044341A (en) * | 1976-03-22 | 1977-08-23 | Rca Corporation | Memory array |
| EP0005601B1 (en) * | 1978-05-11 | 1983-03-02 | Nippon Telegraph and Telephone Public Corporation | Semiconductor integrated memory circuit |
| US4195357A (en) * | 1978-06-15 | 1980-03-25 | Texas Instruments Incorporated | Median spaced dummy cell layout for MOS random access memory |
| JPS5561063A (en) * | 1978-10-31 | 1980-05-08 | Fuji Electric Co Ltd | Schottky barrier diode built-in transistor |
| JPS58111183A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | ダイナミツクｒａｍ集積回路装置 |
| JPS6052520B2 (ja) * | 1981-12-29 | 1985-11-19 | 富士通株式会社 | 半導体記憶装置 |
-
1984
- 1984-11-20 JP JP59243304A patent/JPS61123168A/ja active Granted
-
1985
- 1985-11-20 DE DE8585402245T patent/DE3583116D1/de not_active Expired - Fee Related
- 1985-11-20 EP EP19850402245 patent/EP0182718B1/en not_active Expired - Lifetime
- 1985-11-20 KR KR8508676A patent/KR900000633B1/ko not_active IP Right Cessation
-
1988
- 1988-02-04 US US07/159,417 patent/US4799089A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR900000633B1 (en) | 1990-02-01 |
| DE3583116D1 (de) | 1991-07-11 |
| EP0182718A3 (en) | 1988-07-27 |
| EP0182718B1 (en) | 1991-06-05 |
| US4799089A (en) | 1989-01-17 |
| EP0182718A2 (en) | 1986-05-28 |
| JPH0329314B2 (ja) | 1991-04-23 |
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