JPH05326890A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH05326890A JPH05326890A JP11439392A JP11439392A JPH05326890A JP H05326890 A JPH05326890 A JP H05326890A JP 11439392 A JP11439392 A JP 11439392A JP 11439392 A JP11439392 A JP 11439392A JP H05326890 A JPH05326890 A JP H05326890A
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Abstract
(57)【要約】
【目的】読み出し専用記憶素子を有する半導体集積回路
の出力バッファ回路において、動作電源電圧が異なって
も最適な特性が得られる出力バッファ回路。 【構成】データ出力端子２を駆動するＰ型ＭＯＳトラン
ジスタＰ１とＭＯＳトランジスタＮ１のゲートに、駆動
回路４の出力Ｓ４と駆動回路５の出力Ｓ５にそれぞれ入
力し、読み出し専用記憶素子と同一構造を有する記憶素
子ＭＣを有する制御回路１４を設ける。記憶素子ＭＣに
書き込む情報に応じてＮ型ＭＯＳトランジスタＮ４とＰ
型ＭＯＳトランジスタＰ４を導通または非導通状態に変
化させることによってＰ型ＭＯＳトランジスタＰ１とＮ
型ＭＯＳトランジスタＮ１が導通状態になる速度を変更
し、異なる電源電圧でも最適な特性を示す出力バッファ
回路を得る。
の出力バッファ回路において、動作電源電圧が異なって
も最適な特性が得られる出力バッファ回路。 【構成】データ出力端子２を駆動するＰ型ＭＯＳトラン
ジスタＰ１とＭＯＳトランジスタＮ１のゲートに、駆動
回路４の出力Ｓ４と駆動回路５の出力Ｓ５にそれぞれ入
力し、読み出し専用記憶素子と同一構造を有する記憶素
子ＭＣを有する制御回路１４を設ける。記憶素子ＭＣに
書き込む情報に応じてＮ型ＭＯＳトランジスタＮ４とＰ
型ＭＯＳトランジスタＰ４を導通または非導通状態に変
化させることによってＰ型ＭＯＳトランジスタＰ１とＮ
型ＭＯＳトランジスタＮ１が導通状態になる速度を変更
し、異なる電源電圧でも最適な特性を示す出力バッファ
回路を得る。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特に、製造工程中において情報の書込みを行なう読
出し専用記憶素子を含む半導体集積回路に用いられる出
力バッファ回路に関する。
し、特に、製造工程中において情報の書込みを行なう読
出し専用記憶素子を含む半導体集積回路に用いられる出
力バッファ回路に関する。
【０００２】
【従来の技術】半導体集積回路の製造工程において情報
の書き込みが行なわれる読み出し専用記憶素子には、例
えば、ＭＯＳ型電界効果トランジスタ（以下ＭＯＳトラ
ンジスタという）のしきい値電圧を製造工程において選
択的に変化させて情報を記憶させる、一般にマスクＲＯ
Ｍ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）と呼ばれる読
み出し専用記憶素子がある。
の書き込みが行なわれる読み出し専用記憶素子には、例
えば、ＭＯＳ型電界効果トランジスタ（以下ＭＯＳトラ
ンジスタという）のしきい値電圧を製造工程において選
択的に変化させて情報を記憶させる、一般にマスクＲＯ
Ｍ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）と呼ばれる読
み出し専用記憶素子がある。
【０００３】この記憶素子は、図４（ａ）に示す断面図
のように、Ｐ型基板４１上にＮ型のソース・ドレイン拡
散層４２，４３を設け、さらにＰ型基板４１上にゲート
絶縁層４４を介してゲート電極４５を配置したＮ型エン
ハンスメントＭＯＳトランジスタと、図４（ｂ）に示す
断面図のように、Ｐ型基板４１上に、Ｎ型のソース・ド
レイン拡散層４２，４３と、さらにＰ型基板４１上にゲ
ート絶縁層４４を介してゲート電極４５を配置し、ゲー
ト電極４５下のチャンネル部分４６に、りんなどのＮ型
不純物をチャンネルドープしてしきい値電圧を負にした
Ｎ型ディプリーションＭＯＳトランジスタを用意し、記
憶させる情報によって、このＮ型エンハンスメントＭＯ
Ｓトランジスタか、Ｎ型ディプリーションＭＯＳトラン
ジスタかを選択することで、情報を記憶する。
のように、Ｐ型基板４１上にＮ型のソース・ドレイン拡
散層４２，４３を設け、さらにＰ型基板４１上にゲート
絶縁層４４を介してゲート電極４５を配置したＮ型エン
ハンスメントＭＯＳトランジスタと、図４（ｂ）に示す
断面図のように、Ｐ型基板４１上に、Ｎ型のソース・ド
レイン拡散層４２，４３と、さらにＰ型基板４１上にゲ
ート絶縁層４４を介してゲート電極４５を配置し、ゲー
ト電極４５下のチャンネル部分４６に、りんなどのＮ型
不純物をチャンネルドープしてしきい値電圧を負にした
Ｎ型ディプリーションＭＯＳトランジスタを用意し、記
憶させる情報によって、このＮ型エンハンスメントＭＯ
Ｓトランジスタか、Ｎ型ディプリーションＭＯＳトラン
ジスタかを選択することで、情報を記憶する。
【０００４】すなわち、図４（ｃ）に示すゲート電圧−
ドレイン電流特性図において、Ｎ型エンハンスメントＭ
ＯＳトランジスタの特性は、実線ＮＥで示すように、し
きい値電圧は正であり、この例ではゲート電圧ＶG が１
Ｖ以上で導通状態になる。Ｎ型ディプリーションＭＯＳ
ＦＥＴの特性は実線ＮＤで示すように、しきい値電圧は
負であり、この例ではゲート電圧ＶG が−３Ｖ以上で導
通状態になる。この記憶素子から情報を読み出す場合に
は、ゲート電圧ＶG を０Ｖにすれば、Ｎ型エンハンスメ
ントＭＯＳトランジスタならば記憶素子は非導通状態と
なる、Ｎ型ディプレリーションＭＯＳトランジスタなら
ば記憶素子は導通状態となるので、この記憶素子に流れ
る電流を検出して情報を読み出すことが可能である。
尚、記憶させる情報は、顧客から供給されるデータによ
って半導体集積回路の製造工程において書き込みを行な
う。
ドレイン電流特性図において、Ｎ型エンハンスメントＭ
ＯＳトランジスタの特性は、実線ＮＥで示すように、し
きい値電圧は正であり、この例ではゲート電圧ＶG が１
Ｖ以上で導通状態になる。Ｎ型ディプリーションＭＯＳ
ＦＥＴの特性は実線ＮＤで示すように、しきい値電圧は
負であり、この例ではゲート電圧ＶG が−３Ｖ以上で導
通状態になる。この記憶素子から情報を読み出す場合に
は、ゲート電圧ＶG を０Ｖにすれば、Ｎ型エンハンスメ
ントＭＯＳトランジスタならば記憶素子は非導通状態と
なる、Ｎ型ディプレリーションＭＯＳトランジスタなら
ば記憶素子は導通状態となるので、この記憶素子に流れ
る電流を検出して情報を読み出すことが可能である。
尚、記憶させる情報は、顧客から供給されるデータによ
って半導体集積回路の製造工程において書き込みを行な
う。
【０００５】このような読み出し専用記憶素子を有する
半導体集積回路には、情報を半導体集積回路外部に出力
するための出力バッファ回路が設けられている。図５
（ａ）に従来の出力バッファ回路の一例の回路図を示
す。同図を参照すると、この出力バッファ回路は、電源
線（電位ＶCC）１とデータ出力端子２との間に設けられ
たＰ型ＭＯＳトランジスタＰ１と、接地線（電位ＶSS）
３とデータ出力端子２との間に設けられたＮ型ＭＯＳト
ランジスタＮ１とを有している。又、電源線１と接地線
３との間に、Ｐ型ＭＯＳトランジスタＰ２と抵抗素子Ｒ
１とＮ型ＭＯＳトランジスタＮ２とが直列に接続され、
Ｐ型ＭＯＳトランジスタＰ２と抵抗素子Ｒ１との接続点
を出力端とする駆動回路４が設けられ、その出力端がＰ
型ＭＯＳＦＥＴトランジスタＰ１のゲートに接続されて
いる。
半導体集積回路には、情報を半導体集積回路外部に出力
するための出力バッファ回路が設けられている。図５
（ａ）に従来の出力バッファ回路の一例の回路図を示
す。同図を参照すると、この出力バッファ回路は、電源
線（電位ＶCC）１とデータ出力端子２との間に設けられ
たＰ型ＭＯＳトランジスタＰ１と、接地線（電位ＶSS）
３とデータ出力端子２との間に設けられたＮ型ＭＯＳト
ランジスタＮ１とを有している。又、電源線１と接地線
３との間に、Ｐ型ＭＯＳトランジスタＰ２と抵抗素子Ｒ
１とＮ型ＭＯＳトランジスタＮ２とが直列に接続され、
Ｐ型ＭＯＳトランジスタＰ２と抵抗素子Ｒ１との接続点
を出力端とする駆動回路４が設けられ、その出力端がＰ
型ＭＯＳＦＥＴトランジスタＰ１のゲートに接続されて
いる。
【０００６】又、電源線１と接地線３との間に、Ｐ型Ｍ
ＯＳトランジスタＰ３と抵抗素子Ｒ２とＮ型ＭＯＳトラ
ンジスタＮ３とが直列接続され、抵抗素子Ｒ２とＮ型Ｍ
ＯＳトランジスタＮ３の接続点を出力端とする駆動回路
５が設けられ、その出力端がＮ型ＭＯＳトランジスタＮ
１のゲートに接続されている。出力データ信号Ｄは入力
端子６を介して、Ｐ型ＭＯＳトランジスタＰ２，Ｐ３と
Ｎ型ＭＯＳトランジスタＮ２，Ｎ３のそれぞれのゲート
に入力されている。
ＯＳトランジスタＰ３と抵抗素子Ｒ２とＮ型ＭＯＳトラ
ンジスタＮ３とが直列接続され、抵抗素子Ｒ２とＮ型Ｍ
ＯＳトランジスタＮ３の接続点を出力端とする駆動回路
５が設けられ、その出力端がＮ型ＭＯＳトランジスタＮ
１のゲートに接続されている。出力データ信号Ｄは入力
端子６を介して、Ｐ型ＭＯＳトランジスタＰ２，Ｐ３と
Ｎ型ＭＯＳトランジスタＮ２，Ｎ３のそれぞれのゲート
に入力されている。
【０００７】以下に、この回路の動作について、図６に
示す電圧波形図を用いて説明する。図６に示すように、
時刻Ｔ１で出力データ信号Ｄが高レベルから低レベルに
変化すると、駆動回路４のＰ型ＭＯＳトランジスタＰ２
は導通状態になり、Ｎ型ＭＯＳトランジスタＮ２が非導
通状態となるので、出力Ｓ４はＰ型ＭＯＳトランジスタ
Ｐ２によって高レベルとなる。同時に、駆動回路５のＰ
型ＭＯＳトランジスタＰ３が導通状態になりＮ型ＭＯＳ
トランジスタＮ３が非導通状態となるので、出力Ｓ５は
Ｐ型ＭＯＳトランジスタＰ３によって抵抗素子Ｒ２を介
して高レベルとなる。すなわち、Ｐ型ＭＯＳトランジス
タＰ１のゲート信号である出力Ｓ４が高レベルになるこ
とでＰ型ＭＯＳトランジスタＰ１は非導通状態になり、
Ｎ型ＭＯＳトランジスタＮ１のゲート信号である出力Ｓ
５が高レベルになることでＮ型ＭＯＳトランジスタＮ１
は導通状態になる。その結果、データ出力端子２はＮ型
ＭＯＳトランジスタＮ１を介して放電され、低レベルに
なる。次に、時刻Ｔ２で出力データ信号Ｄが低レベルか
ら高レベルに変化すると、駆動回路４のＰ型ＭＯＳトラ
ンジスタＰ２が非導通状態になり、Ｎ型ＭＯＳトランジ
スタＮ２が導通状態となるので、出力Ｓ４は抵抗素子Ｒ
１とＮ型ＭＯＳトランジスタＮ２とを介して低レベルと
なる。同時に、駆動回路５のＰ型ＭＯＳトランジスタＰ
３が非導通状態になりＮ型ＭＯＳトランジスタＮ３が導
通状態となるので、出力Ｓ５はこのＮ型ＭＯＳトランジ
スタＮ３によって低レベルとなる。すなわち、Ｐ型ＭＯ
ＳトランジスタＰ１のゲート信号である出力Ｓ４が低レ
ベルになることでＰ型ＭＯＳトランジスタＰ１が導通状
態になり、Ｎ型ＭＯＳトランジスタＮ１のゲート信号で
ある出力Ｓ５が低レベルになることでＮ型ＭＯＳトラン
ジスタＮ１は非導通状態になる。その結果、データ出力
端子２はＰ型ＭＯＳトランジスタＰ１によって充電さ
れ、高レベルになる。
示す電圧波形図を用いて説明する。図６に示すように、
時刻Ｔ１で出力データ信号Ｄが高レベルから低レベルに
変化すると、駆動回路４のＰ型ＭＯＳトランジスタＰ２
は導通状態になり、Ｎ型ＭＯＳトランジスタＮ２が非導
通状態となるので、出力Ｓ４はＰ型ＭＯＳトランジスタ
Ｐ２によって高レベルとなる。同時に、駆動回路５のＰ
型ＭＯＳトランジスタＰ３が導通状態になりＮ型ＭＯＳ
トランジスタＮ３が非導通状態となるので、出力Ｓ５は
Ｐ型ＭＯＳトランジスタＰ３によって抵抗素子Ｒ２を介
して高レベルとなる。すなわち、Ｐ型ＭＯＳトランジス
タＰ１のゲート信号である出力Ｓ４が高レベルになるこ
とでＰ型ＭＯＳトランジスタＰ１は非導通状態になり、
Ｎ型ＭＯＳトランジスタＮ１のゲート信号である出力Ｓ
５が高レベルになることでＮ型ＭＯＳトランジスタＮ１
は導通状態になる。その結果、データ出力端子２はＮ型
ＭＯＳトランジスタＮ１を介して放電され、低レベルに
なる。次に、時刻Ｔ２で出力データ信号Ｄが低レベルか
ら高レベルに変化すると、駆動回路４のＰ型ＭＯＳトラ
ンジスタＰ２が非導通状態になり、Ｎ型ＭＯＳトランジ
スタＮ２が導通状態となるので、出力Ｓ４は抵抗素子Ｒ
１とＮ型ＭＯＳトランジスタＮ２とを介して低レベルと
なる。同時に、駆動回路５のＰ型ＭＯＳトランジスタＰ
３が非導通状態になりＮ型ＭＯＳトランジスタＮ３が導
通状態となるので、出力Ｓ５はこのＮ型ＭＯＳトランジ
スタＮ３によって低レベルとなる。すなわち、Ｐ型ＭＯ
ＳトランジスタＰ１のゲート信号である出力Ｓ４が低レ
ベルになることでＰ型ＭＯＳトランジスタＰ１が導通状
態になり、Ｎ型ＭＯＳトランジスタＮ１のゲート信号で
ある出力Ｓ５が低レベルになることでＮ型ＭＯＳトラン
ジスタＮ１は非導通状態になる。その結果、データ出力
端子２はＰ型ＭＯＳトランジスタＰ１によって充電さ
れ、高レベルになる。
【０００８】ここで、実際の集積回路のチップ上におけ
る出力バッファ回路を考えると、図５（ｂ）に示すよう
に、この半導体集積回路８では、半導体チップ７上に、
上述の出力バッファ回路を含む回路ブロック（図示省略
する）が形成されている。これらの回路の動作に必要な
電源電圧および接地電位は、外部から集積回路パッケー
ジのリード端子９ＣＣ，９ＳＳに入力され、ボンディン
グワイヤなどの金属の細線１０ＣＣ，１０ＳＳを介し
て、チップ７上のボンディングパッド１１ＣＣ，１１Ｓ
Ｓに伝達され、更に、チップ７上の電源線１および接地
線３によってそれぞれの回路に供給される。従って、リ
ード端子９ＣＣ，９ＳＳとチップ上の出力バッファ回路
などの回路の電源線１，接地線３との間には、配線に寄
生するインダクタンスＬCC，ＬSSが存在する。
る出力バッファ回路を考えると、図５（ｂ）に示すよう
に、この半導体集積回路８では、半導体チップ７上に、
上述の出力バッファ回路を含む回路ブロック（図示省略
する）が形成されている。これらの回路の動作に必要な
電源電圧および接地電位は、外部から集積回路パッケー
ジのリード端子９ＣＣ，９ＳＳに入力され、ボンディン
グワイヤなどの金属の細線１０ＣＣ，１０ＳＳを介し
て、チップ７上のボンディングパッド１１ＣＣ，１１Ｓ
Ｓに伝達され、更に、チップ７上の電源線１および接地
線３によってそれぞれの回路に供給される。従って、リ
ード端子９ＣＣ，９ＳＳとチップ上の出力バッファ回路
などの回路の電源線１，接地線３との間には、配線に寄
生するインダクタンスＬCC，ＬSSが存在する。
【０００９】そのため、図５（ａ）に示した出力バッフ
ァ回路において、データ出力端子２を高速に充放電する
と、電源電圧ＶCCおよび接地電位ＶSSが変動し、出力バ
ッファ回路と同一半導体チップ上に形成された他の回路
が誤動作してしまう。従来、この電源電圧ＶCCや接地電
位ＶSSの変動を小さく抑えるため、Ｐ型ＭＯＳトランジ
スタＰ１やＮ型ＭＯＳトランジスタＮ１の相互伝達コン
ダクタンスを動作スピードを満足する範囲で小さくした
り、または、図４（ａ）に示すように、駆動回路４，５
に抵抗素子Ｒ１，Ｒ２を設け、Ｐ型ＭＯＳトランジスタ
Ｐ１とＮ型トランジスタＮ１のゲート電圧の変化をなだ
らかにして、急激な電流の変化を防止している。
ァ回路において、データ出力端子２を高速に充放電する
と、電源電圧ＶCCおよび接地電位ＶSSが変動し、出力バ
ッファ回路と同一半導体チップ上に形成された他の回路
が誤動作してしまう。従来、この電源電圧ＶCCや接地電
位ＶSSの変動を小さく抑えるため、Ｐ型ＭＯＳトランジ
スタＰ１やＮ型ＭＯＳトランジスタＮ１の相互伝達コン
ダクタンスを動作スピードを満足する範囲で小さくした
り、または、図４（ａ）に示すように、駆動回路４，５
に抵抗素子Ｒ１，Ｒ２を設け、Ｐ型ＭＯＳトランジスタ
Ｐ１とＮ型トランジスタＮ１のゲート電圧の変化をなだ
らかにして、急激な電流の変化を防止している。
【００１０】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路は、一般には、動作時の外部電源電圧は、５
Ｖであるので、この外部電源電圧が５Ｖの時の出力バッ
ファ回路の動作による半導体集積回路内部の電源電圧Ｖ
CC，接地電位ＶSSの変動の大きさと、出力バッファ回路
の動作速度とを考慮して最適設計されるのが普通であ
る。しかし近年では、動作時の外部電源電圧を５Ｖ以外
とする半導体集積回路も要求されている。例えば、日経
マイクロデバイス，１９９１年，２月号，第８３〜８７
頁，「専用品から汎用品へ広がるＭＯＳ ＬＳＩの低電
圧化」のＰ８３左１行〜４行に、「外部電源を５Ｖから
３Ｖや３．３Ｖに下げた低電圧ＭＯＳ ＬＳＩの製品が
汎用メモリ，汎用プロセッサ，ゲートアレイなどに広が
ってきた」と示されているように、外部電源電圧を３Ｖ
付近に設定した半導体集積回路が求められている。とこ
ろがこのような低電源電圧の半導体集積回路において、
図４（ａ）で示した従来の出力バッファ回路を外部電源
電圧を３Ｖで動作させると、出力バッファ回路の動作に
よる半導体集積回路内部の電源電圧ＶCC，接地電位ＶSS
の変動は小さくなるが、動作速度が遅くなる。そのた
め、外部電源電圧を３Ｖ付近で使用する場合には、出力
バッファ回路を構成するＭＯＳトランジスタの大きさを
変更したり、図４（ａ）中の抵抗素子Ｒ１，Ｒ２の抵抗
値を変更したり、或いは削除する必要がある。このよう
な変更には、半導体集積回路の製造工程であるフォトリ
ソグラフィ工程で用いるマスクパターンの変更が必要で
あり、外部電源電圧が５Ｖの製品と３Ｖの製品とを、マ
スクパターンを区別して開発および生産しなくてはなら
なくなる。この結果、開発工数および生産上の管理工数
が多くなってしまう。またマスクＲＯＭでは一般に、そ
の製造工程中で情報を書き込む工程の直前の工程まで工
程を進めた半導体基板（以下、中間製品という）を事前
に製造しておく。そして、顧客からのデータを受注した
後に残りの製造工程を作業して出荷する。ところが、上
述したマスクパターンの変更が、情報を書き込む工程よ
りも前工程であれば多くの種類の中間製品を作っておく
必要があり、生産管理が繁雑になる欠点がある。
ッファ回路は、一般には、動作時の外部電源電圧は、５
Ｖであるので、この外部電源電圧が５Ｖの時の出力バッ
ファ回路の動作による半導体集積回路内部の電源電圧Ｖ
CC，接地電位ＶSSの変動の大きさと、出力バッファ回路
の動作速度とを考慮して最適設計されるのが普通であ
る。しかし近年では、動作時の外部電源電圧を５Ｖ以外
とする半導体集積回路も要求されている。例えば、日経
マイクロデバイス，１９９１年，２月号，第８３〜８７
頁，「専用品から汎用品へ広がるＭＯＳ ＬＳＩの低電
圧化」のＰ８３左１行〜４行に、「外部電源を５Ｖから
３Ｖや３．３Ｖに下げた低電圧ＭＯＳ ＬＳＩの製品が
汎用メモリ，汎用プロセッサ，ゲートアレイなどに広が
ってきた」と示されているように、外部電源電圧を３Ｖ
付近に設定した半導体集積回路が求められている。とこ
ろがこのような低電源電圧の半導体集積回路において、
図４（ａ）で示した従来の出力バッファ回路を外部電源
電圧を３Ｖで動作させると、出力バッファ回路の動作に
よる半導体集積回路内部の電源電圧ＶCC，接地電位ＶSS
の変動は小さくなるが、動作速度が遅くなる。そのた
め、外部電源電圧を３Ｖ付近で使用する場合には、出力
バッファ回路を構成するＭＯＳトランジスタの大きさを
変更したり、図４（ａ）中の抵抗素子Ｒ１，Ｒ２の抵抗
値を変更したり、或いは削除する必要がある。このよう
な変更には、半導体集積回路の製造工程であるフォトリ
ソグラフィ工程で用いるマスクパターンの変更が必要で
あり、外部電源電圧が５Ｖの製品と３Ｖの製品とを、マ
スクパターンを区別して開発および生産しなくてはなら
なくなる。この結果、開発工数および生産上の管理工数
が多くなってしまう。またマスクＲＯＭでは一般に、そ
の製造工程中で情報を書き込む工程の直前の工程まで工
程を進めた半導体基板（以下、中間製品という）を事前
に製造しておく。そして、顧客からのデータを受注した
後に残りの製造工程を作業して出荷する。ところが、上
述したマスクパターンの変更が、情報を書き込む工程よ
りも前工程であれば多くの種類の中間製品を作っておく
必要があり、生産管理が繁雑になる欠点がある。
【００１１】本発明は上記のような問題に鑑みてなされ
たものであって、電源電圧の異なる半導体集積回路に対
して、それぞれの電源電圧に最適な出力特性を持つ出力
バッファ回路を、回路変更やフォトリソグラフィ工程で
のマスクパターンの変更なしに容易に形成できるように
することを目的とする。
たものであって、電源電圧の異なる半導体集積回路に対
して、それぞれの電源電圧に最適な出力特性を持つ出力
バッファ回路を、回路変更やフォトリソグラフィ工程で
のマスクパターンの変更なしに容易に形成できるように
することを目的とする。
【００１２】
【課題を解決するための手段】本発明の出力バッファ回
路は、製造工程中において情報の書込みを行なう読出し
専用記憶素子を含む半導体集積回路の出力バッファ回路
であって、第１の電源線と第２の電源線との間に第１Ｍ
ＯＳ電界効果トランジスタと第２ＭＯＳ電界効果トラン
ジスタとをデータ出力端子を介して直列形式に接続して
なる回路と、少なくとも外部からのデータ信号を入力と
して前記第１ＭＯＳ電界効果トランジスタのゲートを駆
動する第１駆動回路と、少なくとも前記データ信号を入
力として前記第２ＭＯＳ電界効果トランジスタのゲート
を駆動する第２駆動回路とを有する出力バッファ回路に
おいて、前記読出し専用記憶素子の情報書込み工程で情
報が書込まれる制御用記憶素子を含み、前記制御用記憶
素子に記憶された情報により、前記第１ＭＯＳ電界効果
トランジスタおよび前記第２ＭＯＳ電界効果トランジス
タのデータ出力端子駆動特性を、前記第１駆動回路およ
び前記第２駆動回路を介して変化させる制御回路を有す
ることを特徴としている。
路は、製造工程中において情報の書込みを行なう読出し
専用記憶素子を含む半導体集積回路の出力バッファ回路
であって、第１の電源線と第２の電源線との間に第１Ｍ
ＯＳ電界効果トランジスタと第２ＭＯＳ電界効果トラン
ジスタとをデータ出力端子を介して直列形式に接続して
なる回路と、少なくとも外部からのデータ信号を入力と
して前記第１ＭＯＳ電界効果トランジスタのゲートを駆
動する第１駆動回路と、少なくとも前記データ信号を入
力として前記第２ＭＯＳ電界効果トランジスタのゲート
を駆動する第２駆動回路とを有する出力バッファ回路に
おいて、前記読出し専用記憶素子の情報書込み工程で情
報が書込まれる制御用記憶素子を含み、前記制御用記憶
素子に記憶された情報により、前記第１ＭＯＳ電界効果
トランジスタおよび前記第２ＭＯＳ電界効果トランジス
タのデータ出力端子駆動特性を、前記第１駆動回路およ
び前記第２駆動回路を介して変化させる制御回路を有す
ることを特徴としている。
【００１３】
【実施例】次に本発明の好適な実施例について、図面を
参照して説明する。図１は、本発明の第１の実施例の回
路図である。同図を参照すると、本実施例では、電源線
１とデータ出力端子２との間にＰ型ＭＯＳトランジスタ
Ｐ１が設けられ、接地線３とデータ出力端子２との間に
Ｎ型ＭＯＳトランジスタＮ１が設けられている。又、電
源線１と接地線３との間に、Ｐ型ＭＯＳトランジスタＰ
２とＮ型ＭＯＳトランジスタＮ４，Ｎ２を直列接続し、
Ｐ型ＭＯＳトランジスタＰ２とＮ型ＭＯＳトランジスタ
Ｎ４の接続点とＮ型ＭＯＳトランジスタＮ４とＮ２の接
続点との間に抵抗素子Ｒ１を設け、Ｐ型ＭＯＳトランジ
スタＰ２とＮ型ＭＯＳトランジスタＮ４と抵抗素子Ｒ１
との接続点電位を出力Ｓ４とする駆動回路４が設けら
れ、その出力Ｓ４がＰ型ＭＯＳトランジスタＰ１のゲー
トに接続されている。更に、電源線１と接地線３との間
に、Ｐ型ＭＯＳトランジスタＰ３，Ｐ４とＮ型ＭＯＳト
ランジスタＮ３とを直列接続し、Ｐ型ＭＯＳトランジス
タＰ３とＰ４の接続点とＰ型ＭＯＳトランジスタＰ４と
Ｎ型ＭＯＳトランジスタＮ３の接続点との間に、抵抗素
子Ｒ２を設け、Ｐ型ＭＯＳトランジスタＰ４とＮ型ＭＯ
ＳトランジスタＮ３と抵抗素子Ｒ２との接続点電位を出
力Ｓ５とする駆動回路５が設けられ、その出力Ｓ５がＮ
型ＭＯＳＦＥＴのゲートに接続されている。Ｐ型ＭＯＳ
トランジスタＰ２，Ｐ３とＮ型ＭＯＳトランジスタＮ
２，Ｎ３のゲートには、データ信号Ｄがそれぞれ入力さ
れている。さらに、図４（ａ），（ｂ）に示した読み出
し専用記憶素子と同様の構造を有する記憶素子ＭＣのソ
ースとゲートとを接地線３に接続し、ドレインを、負荷
ＭＯＳトランジスタとして動作するＰ型ＭＯＳトランジ
スタＰ５を介して電源線１に接続し、インバータ回路１
２の入力端を記憶素子ＭＣとＰ型ＭＯＳトランジスタＰ
５の接続点に接続し、インバータ回路１３の入力端をイ
ンバータ回路１２の出力端に接続して構成される制御回
路１４を設け、インバータ回路１２の出力を制御信号Ｃ
１としてＰ型ＭＯＳトランジスタＰ４のゲートに入力
し、インバータ回路１３の出力を制御信号Ｃ２としてＮ
型ＭＯＳトランジスタＮ４のゲートに入力している。
参照して説明する。図１は、本発明の第１の実施例の回
路図である。同図を参照すると、本実施例では、電源線
１とデータ出力端子２との間にＰ型ＭＯＳトランジスタ
Ｐ１が設けられ、接地線３とデータ出力端子２との間に
Ｎ型ＭＯＳトランジスタＮ１が設けられている。又、電
源線１と接地線３との間に、Ｐ型ＭＯＳトランジスタＰ
２とＮ型ＭＯＳトランジスタＮ４，Ｎ２を直列接続し、
Ｐ型ＭＯＳトランジスタＰ２とＮ型ＭＯＳトランジスタ
Ｎ４の接続点とＮ型ＭＯＳトランジスタＮ４とＮ２の接
続点との間に抵抗素子Ｒ１を設け、Ｐ型ＭＯＳトランジ
スタＰ２とＮ型ＭＯＳトランジスタＮ４と抵抗素子Ｒ１
との接続点電位を出力Ｓ４とする駆動回路４が設けら
れ、その出力Ｓ４がＰ型ＭＯＳトランジスタＰ１のゲー
トに接続されている。更に、電源線１と接地線３との間
に、Ｐ型ＭＯＳトランジスタＰ３，Ｐ４とＮ型ＭＯＳト
ランジスタＮ３とを直列接続し、Ｐ型ＭＯＳトランジス
タＰ３とＰ４の接続点とＰ型ＭＯＳトランジスタＰ４と
Ｎ型ＭＯＳトランジスタＮ３の接続点との間に、抵抗素
子Ｒ２を設け、Ｐ型ＭＯＳトランジスタＰ４とＮ型ＭＯ
ＳトランジスタＮ３と抵抗素子Ｒ２との接続点電位を出
力Ｓ５とする駆動回路５が設けられ、その出力Ｓ５がＮ
型ＭＯＳＦＥＴのゲートに接続されている。Ｐ型ＭＯＳ
トランジスタＰ２，Ｐ３とＮ型ＭＯＳトランジスタＮ
２，Ｎ３のゲートには、データ信号Ｄがそれぞれ入力さ
れている。さらに、図４（ａ），（ｂ）に示した読み出
し専用記憶素子と同様の構造を有する記憶素子ＭＣのソ
ースとゲートとを接地線３に接続し、ドレインを、負荷
ＭＯＳトランジスタとして動作するＰ型ＭＯＳトランジ
スタＰ５を介して電源線１に接続し、インバータ回路１
２の入力端を記憶素子ＭＣとＰ型ＭＯＳトランジスタＰ
５の接続点に接続し、インバータ回路１３の入力端をイ
ンバータ回路１２の出力端に接続して構成される制御回
路１４を設け、インバータ回路１２の出力を制御信号Ｃ
１としてＰ型ＭＯＳトランジスタＰ４のゲートに入力
し、インバータ回路１３の出力を制御信号Ｃ２としてＮ
型ＭＯＳトランジスタＮ４のゲートに入力している。
【００１４】以下に、本実施例の動作を説明する。ま
ず、記憶素子ＭＣがＮ型ディプリーションＭＯＳトラン
ジスタである場合は、記憶素子ＭＣは、ゲートが接地電
位ＶSSであるが、導通状態である。従って、この時の記
憶素子ＭＣの相互伝達コンダクタンスをＰ型ＭＯＳトラ
ンジスタＰ５のそれに比較して十分に大きく設定すれ
ば、インバータ回路１２の入力端は記憶素子ＭＣにより
放電されて低レベルになるので、インバータ回路１２の
出力である制御信号Ｃ１は高レベルになる。又、インバ
ータ回路１３の出力である制御信号Ｃ２は低レベルにな
る。この場合は、制御信号Ｃ１が高レベルであるので、
Ｐ型ＭＯＳトランジスタＰ４が非導通状態であり、又、
制御信号Ｃ２が低レベルであるので、Ｎ型ＭＯＳトラン
ジスタＮ４が非導通状態になる。そのため、この場合に
データ信号Ｄが変化した時の回路動作は図４（ａ）に示
した従来の出力バッファ回路と同一であり、特性的にも
同様の特性が得られる。
ず、記憶素子ＭＣがＮ型ディプリーションＭＯＳトラン
ジスタである場合は、記憶素子ＭＣは、ゲートが接地電
位ＶSSであるが、導通状態である。従って、この時の記
憶素子ＭＣの相互伝達コンダクタンスをＰ型ＭＯＳトラ
ンジスタＰ５のそれに比較して十分に大きく設定すれ
ば、インバータ回路１２の入力端は記憶素子ＭＣにより
放電されて低レベルになるので、インバータ回路１２の
出力である制御信号Ｃ１は高レベルになる。又、インバ
ータ回路１３の出力である制御信号Ｃ２は低レベルにな
る。この場合は、制御信号Ｃ１が高レベルであるので、
Ｐ型ＭＯＳトランジスタＰ４が非導通状態であり、又、
制御信号Ｃ２が低レベルであるので、Ｎ型ＭＯＳトラン
ジスタＮ４が非導通状態になる。そのため、この場合に
データ信号Ｄが変化した時の回路動作は図４（ａ）に示
した従来の出力バッファ回路と同一であり、特性的にも
同様の特性が得られる。
【００１５】次に、記憶素子ＭＣがＮ型エンハンスメン
トＭＯＳトランジスタである場合には、記憶素子ＭＣ
は、ゲートが接地電位であるので非導通状態となる。従
って、インバータ回路１２の入力端がＰ型ＭＯＳトラン
ジスタＰ５により充電され高レベルになり、インバータ
回路１２の出力である制御信号Ｃ１は低レベルになる。
又、インバータ回路１３の出力である制御信号Ｃ２は高
レベルになる。この場合の回路動作を、図２に示す電圧
波形図を参照して説明する。
トＭＯＳトランジスタである場合には、記憶素子ＭＣ
は、ゲートが接地電位であるので非導通状態となる。従
って、インバータ回路１２の入力端がＰ型ＭＯＳトラン
ジスタＰ５により充電され高レベルになり、インバータ
回路１２の出力である制御信号Ｃ１は低レベルになる。
又、インバータ回路１３の出力である制御信号Ｃ２は高
レベルになる。この場合の回路動作を、図２に示す電圧
波形図を参照して説明する。
【００１６】図２に示すように、時刻Ｔ１に出力データ
Ｄが高レベルから低レベルに変化すると、駆動回路４の
Ｐ型ＭＯＳトランジスタＰ２が導通状態になりＮ型ＭＯ
ＳトランジスタＮ２が非導通状態となるので、出力Ｓ４
はＰ型ＭＯＳトランジスタＰ２によって高レベルとな
る。一方、駆動回路５のＰ型ＭＯＳトランジスタＰ３が
導通状態になりＮ型ＭＯＳトランジスタＮ３が非導通状
態となるので、出力Ｓ５は、Ｐ型ＭＯＳトランジスタＰ
３によってＰ型ＭＯＳトランジスタＰ４と抵抗素子Ｒ２
の並列回路を介して高レベルとなる。この結果、Ｐ型Ｍ
ＯＳトランジスタＰ１は、ゲート信号である出力Ｓ４が
高レベルになることで非導通状態になり、一方、Ｎ型Ｍ
ＯＳトランジスタＮ１は、ゲート信号である出力Ｓ５が
高レベルになることで導通状態になる。従って、データ
出力端子２はＮ型ＭＯＳトランジスタＮ１を介して放電
され低レベルになる。この場合、Ｎ型ＭＯＳトランジス
タＮ１のゲート信号である出力Ｓ５は、Ｐ型ＭＯＳトラ
ンジスタＰ４が導通状態であるので、従来の出力バッフ
ァ回路と比較すると高速に高レベルとなり、この高速な
レベル変化により、Ｎ型ＭＯＳトランジスタＮ１も高速
で導通状態となるので、データ出力端子２が放電されて
低レベルになる速度も従来に較べて高速になる。この場
合の接地電位ＶSSの変動は、従来の出力バッファ回路と
比較すれば大きくなるが、例えば、電源線１の電位ＶCC
が３Ｖ程度とすれば、接地電位ＶSSの変動そのものが小
さいので問題にはならない。
Ｄが高レベルから低レベルに変化すると、駆動回路４の
Ｐ型ＭＯＳトランジスタＰ２が導通状態になりＮ型ＭＯ
ＳトランジスタＮ２が非導通状態となるので、出力Ｓ４
はＰ型ＭＯＳトランジスタＰ２によって高レベルとな
る。一方、駆動回路５のＰ型ＭＯＳトランジスタＰ３が
導通状態になりＮ型ＭＯＳトランジスタＮ３が非導通状
態となるので、出力Ｓ５は、Ｐ型ＭＯＳトランジスタＰ
３によってＰ型ＭＯＳトランジスタＰ４と抵抗素子Ｒ２
の並列回路を介して高レベルとなる。この結果、Ｐ型Ｍ
ＯＳトランジスタＰ１は、ゲート信号である出力Ｓ４が
高レベルになることで非導通状態になり、一方、Ｎ型Ｍ
ＯＳトランジスタＮ１は、ゲート信号である出力Ｓ５が
高レベルになることで導通状態になる。従って、データ
出力端子２はＮ型ＭＯＳトランジスタＮ１を介して放電
され低レベルになる。この場合、Ｎ型ＭＯＳトランジス
タＮ１のゲート信号である出力Ｓ５は、Ｐ型ＭＯＳトラ
ンジスタＰ４が導通状態であるので、従来の出力バッフ
ァ回路と比較すると高速に高レベルとなり、この高速な
レベル変化により、Ｎ型ＭＯＳトランジスタＮ１も高速
で導通状態となるので、データ出力端子２が放電されて
低レベルになる速度も従来に較べて高速になる。この場
合の接地電位ＶSSの変動は、従来の出力バッファ回路と
比較すれば大きくなるが、例えば、電源線１の電位ＶCC
が３Ｖ程度とすれば、接地電位ＶSSの変動そのものが小
さいので問題にはならない。
【００１７】次に、時刻Ｔ２に出力データ信号Ｄが低レ
ベルから高レベルに変化すると、駆動回路４のＰ型ＭＯ
ＳトランジスタＰ２が非導通状態になりＮ型ＭＯＳトラ
ンジスタＮ２が導通状態となるので、出力Ｓ４は、並列
接続されたＮ型ＭＯＳトランジスタＮ４と抵抗素子Ｒ１
を介してＮ型ＭＯＳトランジスタＮ１３によって低レベ
ルとなる。一方、駆動回路５のＰ型ＭＯＳトランジスタ
Ｐ５が非導通状態になりＮ型ＭＯＳトランジスタＮ３が
導通状態となるので、出力Ｓ５がＮ型ＭＯＳトランジス
タＮ３によって低レベルとなる。従って、Ｐ型ＭＯＳト
ランジスタＰ１は、ゲート信号である出力Ｓ４が低レベ
ルとなることで導通状態になり、Ｎ型ＭＯＳトランジス
タＮ１は、ゲート信号である出力Ｓ５が低レベルとなる
ことで非導通状態になる。その結果、データ出力端子２
は、Ｐ型ＭＯＳトランジスタＰ１によって充電され、高
電圧になる。この場合も、Ｎ型ＭＯＳトランジスタＮ４
が導通状態であるので、従来の出力バッファ回路と比較
すると、Ｐ型ＭＯＳトランジスタＰ１のゲート信号であ
る出力Ｓ４は高速に低レベルとなる。この高速なレベル
遷移により、Ｐ型ＭＯＳトランジスタＰ１も高速で導通
状態となるので、データ出力端子２が充電されて高レベ
ルにする速度も高速になる。この場合、電源電圧ＶCCの
変動が従来の出力バッファ回路のそれに比較すれば大き
くなるが、例えば、電源電圧ＶCCが３Ｖ程度とすれば、
電源電圧ＶCCの変動そのものが小さいので問題にならな
い。
ベルから高レベルに変化すると、駆動回路４のＰ型ＭＯ
ＳトランジスタＰ２が非導通状態になりＮ型ＭＯＳトラ
ンジスタＮ２が導通状態となるので、出力Ｓ４は、並列
接続されたＮ型ＭＯＳトランジスタＮ４と抵抗素子Ｒ１
を介してＮ型ＭＯＳトランジスタＮ１３によって低レベ
ルとなる。一方、駆動回路５のＰ型ＭＯＳトランジスタ
Ｐ５が非導通状態になりＮ型ＭＯＳトランジスタＮ３が
導通状態となるので、出力Ｓ５がＮ型ＭＯＳトランジス
タＮ３によって低レベルとなる。従って、Ｐ型ＭＯＳト
ランジスタＰ１は、ゲート信号である出力Ｓ４が低レベ
ルとなることで導通状態になり、Ｎ型ＭＯＳトランジス
タＮ１は、ゲート信号である出力Ｓ５が低レベルとなる
ことで非導通状態になる。その結果、データ出力端子２
は、Ｐ型ＭＯＳトランジスタＰ１によって充電され、高
電圧になる。この場合も、Ｎ型ＭＯＳトランジスタＮ４
が導通状態であるので、従来の出力バッファ回路と比較
すると、Ｐ型ＭＯＳトランジスタＰ１のゲート信号であ
る出力Ｓ４は高速に低レベルとなる。この高速なレベル
遷移により、Ｐ型ＭＯＳトランジスタＰ１も高速で導通
状態となるので、データ出力端子２が充電されて高レベ
ルにする速度も高速になる。この場合、電源電圧ＶCCの
変動が従来の出力バッファ回路のそれに比較すれば大き
くなるが、例えば、電源電圧ＶCCが３Ｖ程度とすれば、
電源電圧ＶCCの変動そのものが小さいので問題にならな
い。
【００１８】次に、本発明の第２の実施例について説明
する。図３は本発明の第２の実施例の回路図である。同
図を参照すると本実施例は、電源線１とデータ出力端子
２との間に並列に設けられたＰ型ＭＯＳトランジスタＰ
１，Ｐ１２と、接地線３とデータ出力端子２との間に並
列に設けられたＮ型ＭＯＳトランジスタＮ１，Ｎ１２と
を有している。そして、インバータ回路１５の入力端に
データ信号Ｄを入力し、その出力Ｓ６をＰ型ＭＯＳトラ
ンジスタＰ１のゲートに入力している。又、インバータ
回路１６の入力端にデータ信号Ｄを入力し、その出力Ｓ
７をＮ型ＭＯＳトランジスタＮ１のゲートに入力してい
る。更に、図１に示した制御回路１４と同一の回路構成
の制御回路と２入力ＮＡＮＤ回路１７と２入力ＮＯＲ回
路１８とが設けられている。２入力ＮＡＮＤ回路１７
は、データ信号Ｄと制御信号Ｃ２とを入力とし、出力Ｓ
８がＰ型ＭＯＳトランジスタＰ１２のゲートに入力され
ている。２入力ＮＯＲ回路１８は、データ信号Ｄと制御
信号Ｃ１を入力とし、出力Ｓ９がＮ型ＭＯＳトランジス
タＮ１２のゲートに入力されている。
する。図３は本発明の第２の実施例の回路図である。同
図を参照すると本実施例は、電源線１とデータ出力端子
２との間に並列に設けられたＰ型ＭＯＳトランジスタＰ
１，Ｐ１２と、接地線３とデータ出力端子２との間に並
列に設けられたＮ型ＭＯＳトランジスタＮ１，Ｎ１２と
を有している。そして、インバータ回路１５の入力端に
データ信号Ｄを入力し、その出力Ｓ６をＰ型ＭＯＳトラ
ンジスタＰ１のゲートに入力している。又、インバータ
回路１６の入力端にデータ信号Ｄを入力し、その出力Ｓ
７をＮ型ＭＯＳトランジスタＮ１のゲートに入力してい
る。更に、図１に示した制御回路１４と同一の回路構成
の制御回路と２入力ＮＡＮＤ回路１７と２入力ＮＯＲ回
路１８とが設けられている。２入力ＮＡＮＤ回路１７
は、データ信号Ｄと制御信号Ｃ２とを入力とし、出力Ｓ
８がＰ型ＭＯＳトランジスタＰ１２のゲートに入力され
ている。２入力ＮＯＲ回路１８は、データ信号Ｄと制御
信号Ｃ１を入力とし、出力Ｓ９がＮ型ＭＯＳトランジス
タＮ１２のゲートに入力されている。
【００１９】以下に、本実施例の回路動作について説明
する。まず、記憶素子ＭＣがＮ型ディプリーションＭＯ
Ｓトランジスタである場合は、図１に示した第１の実施
例と同様に、制御信号Ｃ１が高レベルになり制御信号Ｃ
２は低レベルになる。すると、ＮＡＮＤ回路１７は、一
方の入力信号である制御信号Ｃ２が低レベルであるの
で、他方の入力信号であるデータ信号Ｄには依存せず、
その出力信号Ｓ８は高レベルのままである。また、ＮＯ
Ｒ回路１８は、一方の入力信号である制御信号Ｃ１が高
レベルであるので、他方の入力信号であるデータ信号Ｄ
には依存せず、その出力信号Ｓ９は低レベルのままであ
る。その結果、Ｐ型ＭＯＳトランジスタＰ１２とＮ型Ｍ
ＯＳトランジスタＮ１２は常に非導通状態となる。ここ
で、図４（ａ）に示した従来の出力バッファ回路と、本
実施例において、駆動回路４とインバータ回路１５とを
同様に設計し、更に、駆動回路５とインバータ回路１６
とを同様に設計し、又、出力段のＰ型ＭＯＳトランジス
タどうし及びＮ型ＭＯＳトランジスタどうしを同一に設
計すれば、本実施例と図４（ａ）に示した従来の出力バ
ッファ回路とは同様の特性を示す。
する。まず、記憶素子ＭＣがＮ型ディプリーションＭＯ
Ｓトランジスタである場合は、図１に示した第１の実施
例と同様に、制御信号Ｃ１が高レベルになり制御信号Ｃ
２は低レベルになる。すると、ＮＡＮＤ回路１７は、一
方の入力信号である制御信号Ｃ２が低レベルであるの
で、他方の入力信号であるデータ信号Ｄには依存せず、
その出力信号Ｓ８は高レベルのままである。また、ＮＯ
Ｒ回路１８は、一方の入力信号である制御信号Ｃ１が高
レベルであるので、他方の入力信号であるデータ信号Ｄ
には依存せず、その出力信号Ｓ９は低レベルのままであ
る。その結果、Ｐ型ＭＯＳトランジスタＰ１２とＮ型Ｍ
ＯＳトランジスタＮ１２は常に非導通状態となる。ここ
で、図４（ａ）に示した従来の出力バッファ回路と、本
実施例において、駆動回路４とインバータ回路１５とを
同様に設計し、更に、駆動回路５とインバータ回路１６
とを同様に設計し、又、出力段のＰ型ＭＯＳトランジス
タどうし及びＮ型ＭＯＳトランジスタどうしを同一に設
計すれば、本実施例と図４（ａ）に示した従来の出力バ
ッファ回路とは同様の特性を示す。
【００２０】次に、記憶素子ＭＣがＮ型エンハンスメン
トＭＯＳトランジスタの場合は、図１に示した第１の実
施例と同様に、制御信号Ｃ１が低レベルになり制御信号
Ｃ２が高レベルになる。すると、ＮＡＮＤ回路１７とＮ
ＯＲ回路１８とは、インバータ回路１５，１６と同様に
動作する。従って、データ信号Ｄが変化することでデー
タ出力端子２を高レベルにする場合には、Ｐ型ＭＯＳト
ランジスタＰ１，Ｐ１２が負荷を充電し、データ出力端
子２を低レベルにする場合には、Ｎ型ＭＯＳトランジス
タＮ１，Ｎ１２が負荷を放電する。この結果、出力信号
は従来の出力バッファ回路と比較して高速でレベル遷移
する。この場合も、電源電圧ＶCCや接地電位ＶSSの変動
が、従来の出力バッファ回路と比較すれば大きくなる
が、例えば電源電圧ＶCCが３Ｖ程度とすれば、その変動
そのものが小さいので問題にならない。
トＭＯＳトランジスタの場合は、図１に示した第１の実
施例と同様に、制御信号Ｃ１が低レベルになり制御信号
Ｃ２が高レベルになる。すると、ＮＡＮＤ回路１７とＮ
ＯＲ回路１８とは、インバータ回路１５，１６と同様に
動作する。従って、データ信号Ｄが変化することでデー
タ出力端子２を高レベルにする場合には、Ｐ型ＭＯＳト
ランジスタＰ１，Ｐ１２が負荷を充電し、データ出力端
子２を低レベルにする場合には、Ｎ型ＭＯＳトランジス
タＮ１，Ｎ１２が負荷を放電する。この結果、出力信号
は従来の出力バッファ回路と比較して高速でレベル遷移
する。この場合も、電源電圧ＶCCや接地電位ＶSSの変動
が、従来の出力バッファ回路と比較すれば大きくなる
が、例えば電源電圧ＶCCが３Ｖ程度とすれば、その変動
そのものが小さいので問題にならない。
【００２１】
【発明の効果】以上説明したように本発明の出力バッフ
ァ回路は、第１の電源線とデータ出力端子との間に設け
られた第１のＭＯＳトランジスタと、第２の電源線とデ
ータ出力端子との間に設けられた第２のＭＯＳトランジ
スタと、第１のＭＯＳトランジスタのゲートを駆動する
第１の駆動回路と、第２のＭＯＳトランジスタのゲート
を駆動する第２の駆動回路と、読み出し専用記憶素子と
同様の構造を有する記憶素子が設けられこの記憶素子に
記憶された情報により、第１のＭＯＳトランジスタと第
２のＭＯＳトランジスタがデータ出力端子を駆動する特
性を変化させる制御回路を有している。
ァ回路は、第１の電源線とデータ出力端子との間に設け
られた第１のＭＯＳトランジスタと、第２の電源線とデ
ータ出力端子との間に設けられた第２のＭＯＳトランジ
スタと、第１のＭＯＳトランジスタのゲートを駆動する
第１の駆動回路と、第２のＭＯＳトランジスタのゲート
を駆動する第２の駆動回路と、読み出し専用記憶素子と
同様の構造を有する記憶素子が設けられこの記憶素子に
記憶された情報により、第１のＭＯＳトランジスタと第
２のＭＯＳトランジスタがデータ出力端子を駆動する特
性を変化させる制御回路を有している。
【００２２】これにより本発明によれば、記憶素子に記
情する情報を変更するだけで、容易に出力バッファ回路
の特性を変更できる。例えば、記憶素子がＮ型ディプリ
ーションＭＯＳトランジスタの場合に、出力バッファ回
路が示す特性を電源電圧５Ｖ付近で動作する時に最適と
なるよう設計し、記憶素子がＮ型エンハンスメントＭＯ
Ｓトランジスタの場合に、出力バッファ回路が示す特性
を電源電圧３Ｖ付近で動作する時に最適となるよう設計
すれば、記憶素子に書き込む情報を変化させるだけで、
電源電圧が異なる場合でも回路変更の必要も無く、最適
の特性が得られる。
情する情報を変更するだけで、容易に出力バッファ回路
の特性を変更できる。例えば、記憶素子がＮ型ディプリ
ーションＭＯＳトランジスタの場合に、出力バッファ回
路が示す特性を電源電圧５Ｖ付近で動作する時に最適と
なるよう設計し、記憶素子がＮ型エンハンスメントＭＯ
Ｓトランジスタの場合に、出力バッファ回路が示す特性
を電源電圧３Ｖ付近で動作する時に最適となるよう設計
すれば、記憶素子に書き込む情報を変化させるだけで、
電源電圧が異なる場合でも回路変更の必要も無く、最適
の特性が得られる。
【００２３】また、記憶素子への情報の書き込みは、半
導体集積回路の製造工程において、読み出し専用記憶素
子に情報の書き込みを行なう工程と同一工程で行なわれ
る。そして、この製造工程のフォトリソグラフィ工程で
用いるマスクパターンは、顧客から供給されるデータに
よってその都度作成するので、そのマスクパターンの製
造時に、顧客が要求する電源電圧を考慮して記憶素子に
書き込む情報を決定すればよい。従って、マスクパター
ンの種類が多くなったり、中間製品の種類が多くなった
りすることもなく、生産管理が容易になる効果がある。
導体集積回路の製造工程において、読み出し専用記憶素
子に情報の書き込みを行なう工程と同一工程で行なわれ
る。そして、この製造工程のフォトリソグラフィ工程で
用いるマスクパターンは、顧客から供給されるデータに
よってその都度作成するので、そのマスクパターンの製
造時に、顧客が要求する電源電圧を考慮して記憶素子に
書き込む情報を決定すればよい。従って、マスクパター
ンの種類が多くなったり、中間製品の種類が多くなった
りすることもなく、生産管理が容易になる効果がある。
【図１】本発明の第１の実施例の回路図である。
【図２】図１に示す回路の動作を説明するための電圧波
形図である。
形図である。
【図３】本発明の第２の実施例の回路図である。
【図４】分図（ａ）は、Ｎ型エンハンスメントＭＯＳト
ランジスタを用いた記憶素子の断面図である。分図
（ｂ）は、Ｎ型ディプリーションＭＯＳトランジスタを
用いた記憶素子の断面図である。分図（ｃ）は、分図
（ａ），（ｂ）に示した記憶素子の電圧・電流特性を表
す図である。
ランジスタを用いた記憶素子の断面図である。分図
（ｂ）は、Ｎ型ディプリーションＭＯＳトランジスタを
用いた記憶素子の断面図である。分図（ｃ）は、分図
（ａ），（ｂ）に示した記憶素子の電圧・電流特性を表
す図である。
【図５】分図（ａ）は、従来の出力バッファ回路の一例
の回路図である。分図（ｂ）は、半導体集積回路の電源
供給経路に寄生するインダクタンスの等価回路図であ
る。
の回路図である。分図（ｂ）は、半導体集積回路の電源
供給経路に寄生するインダクタンスの等価回路図であ
る。
【図６】図５（ａ）に示す従来の出力バッファ回路の動
作を説明するための電圧波形図である。
作を説明するための電圧波形図である。
１ 高位電源線 ２ データ出力端子 ３ 接地線 ４，５ 駆動回路 ６ 入力端子 ７ 半導体チップ ８ 半導体集積回路 ９ＣＣ，９ＳＳ リード端子 １０ＣＣ，１０ＳＳ 金属細線 １１ＣＣ，１１ＳＳ ボンディングパッド １２，１３，１５，１６ インバータ回路 １４ 制御回路 １７ ＮＡＮＤ回路 １８ ＯＲ回路 ４１ Ｐ型基板 ４２，４３ ソース・ドレイン拡散層 ４４ ゲート絶縁層 ４５ ゲート電極 ４６ チャンネル部分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 27/10 ４８１ 8728−4Ｍ Ｈ０３Ｋ 17/687 19/0175 6741−5Ｌ Ｇ１１Ｃ 17/00 ３０６ Ｚ 9054−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｌ 8221−5Ｊ Ｈ０３Ｋ 17/687 Ｆ 8941−5Ｊ 19/00 １０１ Ｆ
Claims (5)
- 【請求項１】 製造工程中において情報の書込みを行な
う読出し専用記憶素子を含む半導体集積回路の出力バッ
ファ回路であって、第１の電源線と第２の電源線との間
に第１ＭＯＳ電界効果トランジスタと第２ＭＯＳ電界効
果トランジスタとをデータ出力端子を介して直列形式に
接続してなる回路と、少なくとも外部からのデータ信号
を入力として前記第１ＭＯＳ電界効果トランジスタのゲ
ートを駆動する第１駆動回路と、少なくとも前記データ
信号を入力として前記第２ＭＯＳ電界効果トランジスタ
のゲートを駆動する第２駆動回路とを有する出力バッフ
ァ回路において、 前記読出し専用記憶素子の情報書込み工程で情報が書込
まれる制御用記憶素子を含み、前記制御用記憶素子に記
憶された情報により、前記第１ＭＯＳ電界効果トランジ
スタおよび前記第２ＭＯＳ電界効果トランジスタのデー
タ出力端子駆動特性を、前記第１駆動回路および前記第
２駆動回路を介して変化させる制御回路を有することを
特徴とする出力バッファ回路。 - 【請求項２】 前記制御回路が、前記第１駆動回路の出
力駆動特性および前記第２駆動回路の出力駆動特性を変
化させ、前記変化により前記第１ＭＯＳ電界効果トラン
ジスタおよび前記第２ＭＯＳ電界効果トランジスタのゲ
ート電圧の遷移速度を変化させて、前記データ出力端子
駆動特性を変化させることを特徴とする請求項１記載の
出力バッファ回路。 - 【請求項３】 前記制御回路が、前記第１ＭＯＳ電界効
果トランジスタおよび前記第２ＭＯＳ電界効果トランジ
スタの実効的チャンネル幅を変化させることにより、前
記データ出力端子駆動特性を変化させることを特徴とす
る請求項１記載の出力バッファ回路。 - 【請求項４】 請求項２記載の出力バッファ回路におい
て、 前記制御回路は、ソースとゲートとが接地線に接続され
ドレインが負荷として動作するＰチャンネル型ＭＯＳ電
界効果トランジスタを介して高位電源線に接続された制
御用記憶素子と、入力端が前記制御用記憶素子のドレイ
ンに接続され出力端に第１の制御信号を出力する第１の
インバータ回路と、入力端が前記第１のインバータ回路
の出力端に接続され出力端に第２の制御信号を出力する
第２のインバータ回路とを有し、 前記第１駆動回路は、前記高位電源線と前記接地線との
間に直列に接続されたＰチャンネル型の第３ＭＯＳ電界
効果トランジスタ，Ｎチャンネル型の第４ＭＯＳ電界効
果トランジスタおよびＮチャンネル型の第５ＭＯＳ電界
効果トランジスタ並びに前記第４ＭＯＳ電界効果トラン
ジスタに並列に接続された第１抵抗素子とを含み、前記
第３ＭＯＳ電界効果トランジスタのドレインを出力端と
し、 前記第２駆動回路は、前記高位電源線と前記接地線との
間に直列に接続されたＰチャンネル型の第６ＭＯＳ電界
効果トランジスタ，Ｐチャンネル型の第７ＭＯＳ電界効
果トランジスタおよびＮチャンネル型の第８ＭＯＳ電界
効果トランジスタ並びに前記第７ＭＯＳ電界効果トラン
ジスタに並列に接続された第２抵抗素子とを含み、前記
第８ＭＯＳ電界効果トランジスタのドレインを出力端と
し、 前記第３，第５，第６，第８ＭＯＳ電界効果トランジス
タのゲートに前記データ信号が入力され、前記第４ＭＯ
Ｓ電界効果トランジスタのゲートに前記第２制御信号が
入力され、前記第７ＭＯＳ電界効果トランジスタのゲー
トに前記第１制御信号が入力され、前記第１駆動回路の
出力信号がＰチャンネル型の前記第１ＭＯＳ電界効果ト
ランジスタのゲートに入力され、前記第２駆動回路の出
力信号がＮチャンネル型の前記第２ＭＯＳ電界効果トラ
ンジスタのゲートに入力されていることを特徴とする出
力バッファ回路。 - 【請求項５】 請求項３記載の出力バッファ回路におい
て、 前記第１ＭＯＳ電界効果トランジスタは、Ｐチャンネル
型の第３ＭＯＳ電界効果トランジスタとＰチャンネル型
の第４ＭＯＳ電界効果トランジスタとを並列接続してな
り、前記第２ＭＯＳ電界効果トランジスタは、Ｎチャン
ネル型の第５ＭＯＳ電界効果トランジスタとＮチャンネ
ル型の第６ＭＯＳ電界効果トランジスタとを並列接続し
てなり、 前記制御回路は、ソースとゲートとが接地線に接続され
ドレインが負荷として動作するＰチャンネル型ＭＯＳ電
界効果トランジスタとを介して高位電源線に接続された
制御用記憶素子と、入力端が前記制御用記憶素子のドレ
インに接続され出力端に第１の制御信号を出力する第１
のインバータ回路と、入力端が前記第１のインバータ回
路の出力端に接続され出力端に第２の制御信号を出力す
る第２のインバータ回路とを有し、 前記第１駆動回路は、入力端に前記データ信号が入力さ
れ出力端が前記第３ＭＯＳ電界効果トランジスタのゲー
トに接続された第３のインバータ回路と、前記データ信
号と前記第２制御信号とを入力とし、出力端が前記第４
ＭＯＳ電界効果トランジスタのゲートに接続された２入
力ＮＡＮＤ回路とを含み、 前記第２駆動回路は、入力端に前記データ信号が入力さ
れ出力端が前記第５ＭＯＳ電界効果トランジスタのゲー
トに接続された第４のインバータ回路と、前記データ信
号と前記第１制御信号とを入力とし、出力端が前記第６
ＭＯＳ電界効果トランジスタのゲートに接続された２入
力ＮＯＲ回路とを含むことを特徴とする出力バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11439392A JPH05326890A (ja) | 1992-05-07 | 1992-05-07 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11439392A JPH05326890A (ja) | 1992-05-07 | 1992-05-07 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326890A true JPH05326890A (ja) | 1993-12-10 |
Family
ID=14636559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11439392A Withdrawn JPH05326890A (ja) | 1992-05-07 | 1992-05-07 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326890A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1237279A1 (en) * | 2001-02-21 | 2002-09-04 | STMicroelectronics S.r.l. | Output buffer with automatic control of the switching speed as a function of the supply voltage and temperature |
| JP2009507396A (ja) * | 2005-09-07 | 2009-02-19 | クリー インコーポレイテッド | フッ素処理を用いたロバストトランジスタ |
| JP2010028352A (ja) * | 2008-07-17 | 2010-02-04 | Ricoh Co Ltd | インバータ回路 |
| US9041064B2 (en) | 2006-11-21 | 2015-05-26 | Cree, Inc. | High voltage GaN transistor |
| US9240473B2 (en) | 2007-03-23 | 2016-01-19 | Cree, Inc. | High temperature performance capable gallium nitride transistor |
| US9419124B2 (en) | 2001-07-24 | 2016-08-16 | Cree, Inc. | Insulating gate AlGaN/GaN HEMT |
-
1992
- 1992-05-07 JP JP11439392A patent/JPH05326890A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1237279A1 (en) * | 2001-02-21 | 2002-09-04 | STMicroelectronics S.r.l. | Output buffer with automatic control of the switching speed as a function of the supply voltage and temperature |
| US9419124B2 (en) | 2001-07-24 | 2016-08-16 | Cree, Inc. | Insulating gate AlGaN/GaN HEMT |
| US10224427B2 (en) | 2001-07-24 | 2019-03-05 | Cree, Inc. | Insulting gate AlGaN/GaN HEMT |
| JP2009507396A (ja) * | 2005-09-07 | 2009-02-19 | クリー インコーポレイテッド | フッ素処理を用いたロバストトランジスタ |
| US8669589B2 (en) | 2005-09-07 | 2014-03-11 | Cree, Inc. | Robust transistors with fluorine treatment |
| US9041064B2 (en) | 2006-11-21 | 2015-05-26 | Cree, Inc. | High voltage GaN transistor |
| US9450081B2 (en) | 2006-11-21 | 2016-09-20 | Cree, Inc. | High voltage GaN transistor |
| US9240473B2 (en) | 2007-03-23 | 2016-01-19 | Cree, Inc. | High temperature performance capable gallium nitride transistor |
| JP2010028352A (ja) * | 2008-07-17 | 2010-02-04 | Ricoh Co Ltd | インバータ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |