JPH05120881A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05120881A JPH05120881A JP3306928A JP30692891A JPH05120881A JP H05120881 A JPH05120881 A JP H05120881A JP 3306928 A JP3306928 A JP 3306928A JP 30692891 A JP30692891 A JP 30692891A JP H05120881 A JPH05120881 A JP H05120881A
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- type mos
- mos transistor
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Abstract
(57)【要約】
【目的】 分割ワード線方式のＳＲＡＭを持つ半導体記
憶装置において、貫通電流が少なく、かつ、動作マージ
ンが大きく集積度の高い半導体記憶装置を得る。 【構成】 ローカルデコーダ回路を３つのＮ型ＭＯＳト
ランジスタでローカルワード線出力を持ち上げるブース
ト回路を構成する。
憶装置において、貫通電流が少なく、かつ、動作マージ
ンが大きく集積度の高い半導体記憶装置を得る。 【構成】 ローカルデコーダ回路を３つのＮ型ＭＯＳト
ランジスタでローカルワード線出力を持ち上げるブース
ト回路を構成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、分割ワード線方式を採用したＳＲＡＭにおい
てローカルデコーダ回路の集積度を高くした半導体記憶
装置に関するものである。
し、特に、分割ワード線方式を採用したＳＲＡＭにおい
てローカルデコーダ回路の集積度を高くした半導体記憶
装置に関するものである。
【０００２】
【従来の技術】図５は従来のＳＲＡＭ（スタチック型半
導体記憶装置）のＭ列Ｎ行のメモリセルから構成される
メモリセルアレイの一部を示した図であり、図におい
て、Ｙはコラム選択信号（コラムアドレス信号のデコー
ド回路の出力信号）である。
導体記憶装置）のＭ列Ｎ行のメモリセルから構成される
メモリセルアレイの一部を示した図であり、図におい
て、Ｙはコラム選択信号（コラムアドレス信号のデコー
ド回路の出力信号）である。
【０００３】次に動作について説明する。Ｍ行Ｎ列のメ
モリセルアレイの中から、任意のセルデータを読み出す
場合には、まず、ローデコーダにより、Ｍ行の中から読
み出したいセルに接続しているワード線を１本選択し、
これを立ち上げる。すると、このワード線に接続するす
べてのメモリセルのデータが、そのメモリセルが接続し
ているビット線上に現れる。
モリセルアレイの中から、任意のセルデータを読み出す
場合には、まず、ローデコーダにより、Ｍ行の中から読
み出したいセルに接続しているワード線を１本選択し、
これを立ち上げる。すると、このワード線に接続するす
べてのメモリセルのデータが、そのメモリセルが接続し
ているビット線上に現れる。
【０００４】次に、コラムデコーダにより、上記のメモ
リセルのデータが現れたビット線の中から１つのビット
線対が選択され、電気的にＩ／Ｏ線と接続される。その
結果、ローデコーダおよびコラムデコーダで選択された
１つのセルデータがＩ／Ｏ線上に現れ、これはセンスア
ンプにより増幅され、出力バッファを通り、読み出され
る。
リセルのデータが現れたビット線の中から１つのビット
線対が選択され、電気的にＩ／Ｏ線と接続される。その
結果、ローデコーダおよびコラムデコーダで選択された
１つのセルデータがＩ／Ｏ線上に現れ、これはセンスア
ンプにより増幅され、出力バッファを通り、読み出され
る。
【０００５】上記読み出し動作の際、選択されたワード
線に接続していたすべてのメモリセルには、ビット線負
荷トランジスタから電流が流れ込むため、図に矢印で示
したような貫通電流が定常的に流れることになる。メモ
リ容量が大きくなると、列数も多くなるため、貫通電流
はさらに大きくなってしまう。
線に接続していたすべてのメモリセルには、ビット線負
荷トランジスタから電流が流れ込むため、図に矢印で示
したような貫通電流が定常的に流れることになる。メモ
リ容量が大きくなると、列数も多くなるため、貫通電流
はさらに大きくなってしまう。
【０００６】図４は特開昭６２−２８５１６に示された
分割ワード線方式ＳＲＡＭのデコーダ回路を示したもの
であり、図においてＢはブロック信号である。
分割ワード線方式ＳＲＡＭのデコーダ回路を示したもの
であり、図においてＢはブロック信号である。
【０００７】この回路では、ローデコーダの出力をｎ個
のブロック信号Ｂnにより制御しており、ワード線を１
／ｎに細分化している。このようにすることにより、ワ
ード線により選択されるメモリセルはＮ／ｎに減るた
め、ビット線負荷電流の低減を図ることができ、上記図
５に示した貫通電流も小さくできる。従って、貫通電流
を減らすには、分割数ｎが多ければ多いほどよい。
のブロック信号Ｂnにより制御しており、ワード線を１
／ｎに細分化している。このようにすることにより、ワ
ード線により選択されるメモリセルはＮ／ｎに減るた
め、ビット線負荷電流の低減を図ることができ、上記図
５に示した貫通電流も小さくできる。従って、貫通電流
を減らすには、分割数ｎが多ければ多いほどよい。
【０００８】ところで、１つのローカルデコーダ回路は
図に示すごとく、メインワード線とブロック選択信号Ｂ
n とを入力とする２ＮＡＮＤ回路と、インバータ回路に
より構成されている。
図に示すごとく、メインワード線とブロック選択信号Ｂ
n とを入力とする２ＮＡＮＤ回路と、インバータ回路に
より構成されている。
【０００９】図６は、従来の分割ワード線方式ＳＲＡＭ
のデコーダ回路におけるローカルデコーダ回路をトラン
ジスタ回路で表わした回路図である。図に示すように、
ローカルデコーダ回路は、３個のＮ型ＭＯＳトランジス
タと３個のＰ型ＭＯＳトランジスタとで構成される。
のデコーダ回路におけるローカルデコーダ回路をトラン
ジスタ回路で表わした回路図である。図に示すように、
ローカルデコーダ回路は、３個のＮ型ＭＯＳトランジス
タと３個のＰ型ＭＯＳトランジスタとで構成される。
【００１０】このローカルデコーダ回路はＮＡＮＤ回路
と、インバータ回路とにより構成されているので、メイ
ンワード線が立ち上がって“Ｈ”レベルとなり、かつ、
ブロック信号も“Ｈ”レベルであるときのみ、ローカル
ワード線は最高ＶCC−ＶTHレベルまで出力する。
と、インバータ回路とにより構成されているので、メイ
ンワード線が立ち上がって“Ｈ”レベルとなり、かつ、
ブロック信号も“Ｈ”レベルであるときのみ、ローカル
ワード線は最高ＶCC−ＶTHレベルまで出力する。
【００１１】貫通電流を低減する目的で分割数ｎを増や
すと、それだけローカルデコーダ回路の数、つまり、ト
ランジスタの数が増え、チップサイズが大きくなるとい
う問題が生じる。
すと、それだけローカルデコーダ回路の数、つまり、ト
ランジスタの数が増え、チップサイズが大きくなるとい
う問題が生じる。
【００１２】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、貫通電流の低減の
ために分割数ｎを増やす、すなわち、ローカルデコーダ
回路を増やすと、ローカルデコーダ回路は３個のＮ型Ｍ
ＯＳトランジスタと３個のＰ型ＭＯＳトランジスタで構
成されているため、トランジスタの数を増やしてしまう
ことになり、また、Ｐ型トランジスタ領域とＮ型トラン
ジスタ領域を分離する必要があるため、回路の面積が大
きくなるという問題があり、さらに、ローカルワード線
出力は最高ＶCC−ＶTHレベルまでしか出力せず、動作マ
ージンが少ないなどの問題点があった。
は以上のように構成されているので、貫通電流の低減の
ために分割数ｎを増やす、すなわち、ローカルデコーダ
回路を増やすと、ローカルデコーダ回路は３個のＮ型Ｍ
ＯＳトランジスタと３個のＰ型ＭＯＳトランジスタで構
成されているため、トランジスタの数を増やしてしまう
ことになり、また、Ｐ型トランジスタ領域とＮ型トラン
ジスタ領域を分離する必要があるため、回路の面積が大
きくなるという問題があり、さらに、ローカルワード線
出力は最高ＶCC−ＶTHレベルまでしか出力せず、動作マ
ージンが少ないなどの問題点があった。
【００１３】この発明は上記のような問題点を解消する
ためになされたもので、貫通電流を低減できるととも
に、占有面積を小さくして集積度を高くできる半導体記
憶装置を得ることを目的とする。
ためになされたもので、貫通電流を低減できるととも
に、占有面積を小さくして集積度を高くできる半導体記
憶装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、ローカルデコーダ回路が、ドライバトランジ
スタである第１のＮ型ＭＯＳトランジスタと、前記第１
のＮ型ＭＯＳトランジスタのドレイン電極とそのソース
電極を接続してインバータ回路を構成した、負荷素子で
ある第２のＮ型ＭＯＳトランジスタと、そのゲート電極
にＶCCを、ソース電極に前記第２のＭＯＳトランジスタ
のゲート電極をそれぞれ接続する第３のＮ型ＭＯＳトラ
ンジスタとから成る、ローカルワード線電位を持ち上げ
るブースト回路を備え、上記第１のＮ型ＭＯＳトランジ
スタのゲート電極には／メインワード線を、上記第２の
Ｎ型ＭＯＳトランジスタのドレイン電極にはブロック選
択信号を、上記第３のＮ型ＭＯＳトランジスタのドレイ
ン電極にはメインワード線を接続するものである。
憶装置は、ローカルデコーダ回路が、ドライバトランジ
スタである第１のＮ型ＭＯＳトランジスタと、前記第１
のＮ型ＭＯＳトランジスタのドレイン電極とそのソース
電極を接続してインバータ回路を構成した、負荷素子で
ある第２のＮ型ＭＯＳトランジスタと、そのゲート電極
にＶCCを、ソース電極に前記第２のＭＯＳトランジスタ
のゲート電極をそれぞれ接続する第３のＮ型ＭＯＳトラ
ンジスタとから成る、ローカルワード線電位を持ち上げ
るブースト回路を備え、上記第１のＮ型ＭＯＳトランジ
スタのゲート電極には／メインワード線を、上記第２の
Ｎ型ＭＯＳトランジスタのドレイン電極にはブロック選
択信号を、上記第３のＮ型ＭＯＳトランジスタのドレイ
ン電極にはメインワード線を接続するものである。
【００１５】また、この発明に係る半導体記憶装置は、
ローカルデコーダ回路が上記ブースト回路を備え、上記
第１のＮ型ＭＯＳトランジスタのゲート電極にはブロッ
ク選択信号の反転信号を、上記第２のＮ型ＭＯＳトラン
ジスタのドレイン電極にはメインワード線を、上記第３
のＮ型ＭＯＳトランジスタのドレイン電極にはブロック
選択信号を接続するものである。
ローカルデコーダ回路が上記ブースト回路を備え、上記
第１のＮ型ＭＯＳトランジスタのゲート電極にはブロッ
ク選択信号の反転信号を、上記第２のＮ型ＭＯＳトラン
ジスタのドレイン電極にはメインワード線を、上記第３
のＮ型ＭＯＳトランジスタのドレイン電極にはブロック
選択信号を接続するものである。
【００１６】さらに、この発明に係る半導体記憶装置
は、ローカルデコーダ回路が上記ブースト回路を備え、
上記第１のＮ型ＭＯＳトランジスタのゲート電極には／
メインワード線を、上記第２のＮ型ＭＯＳトランジスタ
のドレイン電極にはメインワード線を、上記第３のＮ型
ＭＯＳトランジスタのドレイン電極にはブロック選択信
号を接続するものである。
は、ローカルデコーダ回路が上記ブースト回路を備え、
上記第１のＮ型ＭＯＳトランジスタのゲート電極には／
メインワード線を、上記第２のＮ型ＭＯＳトランジスタ
のドレイン電極にはメインワード線を、上記第３のＮ型
ＭＯＳトランジスタのドレイン電極にはブロック選択信
号を接続するものである。
【００１７】
【作用】この発明における半導体記憶装置は、ローカル
デコーダ回路を３つのＮ型ＭＯＳトランジスタで、ロー
カルワード線出力を持ち上げるブースト回路を構成した
ことにより、ローカルデコーダ回路を構成するトランジ
スタの数が減少され、集積度を高くできるとともに、ロ
ーカルワード線出力も劣化させることもなくなる。
デコーダ回路を３つのＮ型ＭＯＳトランジスタで、ロー
カルワード線出力を持ち上げるブースト回路を構成した
ことにより、ローカルデコーダ回路を構成するトランジ
スタの数が減少され、集積度を高くできるとともに、ロ
ーカルワード線出力も劣化させることもなくなる。
【００１８】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体記憶装置
におけるアドレスデコーダ回路の構成を示すブロック図
であり、図において、ＮＴ1 ，ＮＴ2 ，ＮＴ3はＮ型Ｍ
ＯＳトランジスタ、Ｂ1 ，Ｂ2 は１／ｎ個のブロックに
細分化された任意のローカルデコーダ回路を選択するブ
ロック選択信号である。
する。図１はこの発明の一実施例による半導体記憶装置
におけるアドレスデコーダ回路の構成を示すブロック図
であり、図において、ＮＴ1 ，ＮＴ2 ，ＮＴ3はＮ型Ｍ
ＯＳトランジスタ、Ｂ1 ，Ｂ2 は１／ｎ個のブロックに
細分化された任意のローカルデコーダ回路を選択するブ
ロック選択信号である。
【００１９】１つのローカルデコーダ回路は、図に示す
ように３個のＮ型ＭＯＳトランジスタＮＴ1 ，ＮＴ2 ，
ＮＴ3 で構成されている。ＮＴ3 のゲート電極にはＶCC
の電位、ドレイン電極にはメインワード線、ソース電極
にはＮＴ2 のゲート電極がそれぞれ接続されている。Ｎ
Ｔ1 のソース電極は接地し、ゲート電極は／メインワー
ド線が接続され、また、ＮＴ2 のドレインにはブロック
選択信号Ｂ1 が接続され、ＮＴ1 のドレイン電極とＮＴ
2 のソース電極は共通にローカルワード線に接続されて
いる。
ように３個のＮ型ＭＯＳトランジスタＮＴ1 ，ＮＴ2 ，
ＮＴ3 で構成されている。ＮＴ3 のゲート電極にはＶCC
の電位、ドレイン電極にはメインワード線、ソース電極
にはＮＴ2 のゲート電極がそれぞれ接続されている。Ｎ
Ｔ1 のソース電極は接地し、ゲート電極は／メインワー
ド線が接続され、また、ＮＴ2 のドレインにはブロック
選択信号Ｂ1 が接続され、ＮＴ1 のドレイン電極とＮＴ
2 のソース電極は共通にローカルワード線に接続されて
いる。
【００２０】次に動作について説明する。まず、ローア
ドレス信号によりメインデコーダの出力，メインワード
線が“Ｈ”に、／メインワード線が“Ｌ”になると、Ｎ
Ｔ1 はオフとなるが、ＮＴ2 のゲート電極の電位はＮＴ
3 を介してＶCC−ＶTHのレベルになる。このとき、ブロ
ック選択信号Ｂ1 のレベルは“Ｌ”である。
ドレス信号によりメインデコーダの出力，メインワード
線が“Ｈ”に、／メインワード線が“Ｌ”になると、Ｎ
Ｔ1 はオフとなるが、ＮＴ2 のゲート電極の電位はＮＴ
3 を介してＶCC−ＶTHのレベルになる。このとき、ブロ
ック選択信号Ｂ1 のレベルは“Ｌ”である。
【００２１】その後、ブロック選択信号Ｂ1 が“Ｌ”か
ら“Ｈ”になると、ＮＴ2 はオンしているが、ＮＴ1 は
オフのままなので、ＮＴ1 ，ＮＴ2 よりなるインバータ
出力、つまりローカルワード線電位は徐々に上昇する。
それに伴い、ＮＴ2 のゲート電極の電位は、ＮＴ2 のゲ
ート−ソース／ゲート−ドレイン間の容量結合により、
電位が上昇する。
ら“Ｈ”になると、ＮＴ2 はオンしているが、ＮＴ1 は
オフのままなので、ＮＴ1 ，ＮＴ2 よりなるインバータ
出力、つまりローカルワード線電位は徐々に上昇する。
それに伴い、ＮＴ2 のゲート電極の電位は、ＮＴ2 のゲ
ート−ソース／ゲート−ドレイン間の容量結合により、
電位が上昇する。
【００２２】この時、ＮＴ2 のゲート電極の電位が上昇
する割合は、ＮＴ2 のゲート容量とＮＴ3 のゲート容量
の比で決まり、ＮＴ2 の方がＮＴ3 のそれよりはるかに
大きければ、ＮＴ2 のソース電極あるいはドレイン電極
の電圧上昇分と同じだけ、ゲート電極の電位が上昇す
る。ところが、このときＮＴ3 のゲート電極，ソース電
極の電位はともにＶCCレベルにあり、ＮＴ3 はオフ状態
にある。そこで、ローカルワード線電位が上昇すると、
同じだけＮＴ3 のドレイン電極、つまりは、ＮＴ2 のゲ
ート電極の電位も上昇するため、ローカルワード線電位
は最大ＶCCレベルまで上昇し、ＮＴ2 のゲート電位も２
ＶCC−ＶTHまで上昇する。
する割合は、ＮＴ2 のゲート容量とＮＴ3 のゲート容量
の比で決まり、ＮＴ2 の方がＮＴ3 のそれよりはるかに
大きければ、ＮＴ2 のソース電極あるいはドレイン電極
の電圧上昇分と同じだけ、ゲート電極の電位が上昇す
る。ところが、このときＮＴ3 のゲート電極，ソース電
極の電位はともにＶCCレベルにあり、ＮＴ3 はオフ状態
にある。そこで、ローカルワード線電位が上昇すると、
同じだけＮＴ3 のドレイン電極、つまりは、ＮＴ2 のゲ
ート電極の電位も上昇するため、ローカルワード線電位
は最大ＶCCレベルまで上昇し、ＮＴ2 のゲート電位も２
ＶCC−ＶTHまで上昇する。
【００２３】このように、上記実施例では、ＮＴ1 ，Ｎ
Ｔ2 ，ＮＴ3 によりブースト回路を構成しているので、
ローカルワード線の出力電位はＶCC−ＶTHにとどまら
ず、最高ＶCCレベルまで上昇することができるため、分
割ワード線方式により貫通電流が低減し、かつ、占有面
積が減少しても、特性の劣化を生じることなく、動作マ
ージンの大きな半導体記憶装置を得ることができる。
Ｔ2 ，ＮＴ3 によりブースト回路を構成しているので、
ローカルワード線の出力電位はＶCC−ＶTHにとどまら
ず、最高ＶCCレベルまで上昇することができるため、分
割ワード線方式により貫通電流が低減し、かつ、占有面
積が減少しても、特性の劣化を生じることなく、動作マ
ージンの大きな半導体記憶装置を得ることができる。
【００２４】次に、この発明の第２の実施例について説
明する。図２はこの発明の第２の実施例による半導体記
憶装置におけるアドレスデコーダ回路の構成を示すブロ
ック図であり、図において、ＮＴ4 ，ＮＴ5 ，ＮＴ6 は
Ｎ型ＭＯＳトランジスタ、Ｂｎ，／Ｂｎはぞれぞれ１／
ｎ個のブロックに細分化された任意のローカルデコーダ
回路を選択するブロック選択信号，／ブロック選択信号
である。
明する。図２はこの発明の第２の実施例による半導体記
憶装置におけるアドレスデコーダ回路の構成を示すブロ
ック図であり、図において、ＮＴ4 ，ＮＴ5 ，ＮＴ6 は
Ｎ型ＭＯＳトランジスタ、Ｂｎ，／Ｂｎはぞれぞれ１／
ｎ個のブロックに細分化された任意のローカルデコーダ
回路を選択するブロック選択信号，／ブロック選択信号
である。
【００２５】この第２の実施例においても１つのローカ
ルデコーダ回路は、図に示すように３個のＮ型ＭＯＳト
ランジスタＮＴ4 ，ＮＴ5 ，ＮＴ6 で構成され、上記第
１の実施例と同様にブースト回路を構成している。ＮＴ
4 のゲート電極には／ブロック選択信号Ｂｎが、ソース
電極には接地電位がそれぞれ接続されており、ドレイン
電極はＮＴ5 のソース電極と共通にローカルワード線に
接続されている。ＮＴ6 のゲート電極には電源電位が、
ドレイン電極にはブロック選択信号／Ｂｎが、それぞれ
接続されており、ソース電極はＮＴ5 のゲート電極に接
続されている。ＮＴ5 のドレイン電極にはメインワード
線が接続されている。
ルデコーダ回路は、図に示すように３個のＮ型ＭＯＳト
ランジスタＮＴ4 ，ＮＴ5 ，ＮＴ6 で構成され、上記第
１の実施例と同様にブースト回路を構成している。ＮＴ
4 のゲート電極には／ブロック選択信号Ｂｎが、ソース
電極には接地電位がそれぞれ接続されており、ドレイン
電極はＮＴ5 のソース電極と共通にローカルワード線に
接続されている。ＮＴ6 のゲート電極には電源電位が、
ドレイン電極にはブロック選択信号／Ｂｎが、それぞれ
接続されており、ソース電極はＮＴ5 のゲート電極に接
続されている。ＮＴ5 のドレイン電極にはメインワード
線が接続されている。
【００２６】ここでも、上記第１の実施例と同様に、メ
インワード線およびブロック選択信号Ｂｎが“Ｈ”レベ
ルになると、ＮＴ4 ，ＮＴ5 より成るインバータの出
力、つまり、ローカルワード線の出力は、最高ＶCCまで
上昇することが可能なので、貫通電流が低減のためにア
ドレスデコーダ回路の分割数を増加させても、集積度が
高く、動作マージンの大きな半導体記憶装置を得ること
ができる。
インワード線およびブロック選択信号Ｂｎが“Ｈ”レベ
ルになると、ＮＴ4 ，ＮＴ5 より成るインバータの出
力、つまり、ローカルワード線の出力は、最高ＶCCまで
上昇することが可能なので、貫通電流が低減のためにア
ドレスデコーダ回路の分割数を増加させても、集積度が
高く、動作マージンの大きな半導体記憶装置を得ること
ができる。
【００２７】次に、この発明の第３の実施例について説
明する。図３はこの発明の第３の実施例による半導体記
憶装置におけるアドレスデコーダ回路の構成を示すブロ
ック図であり、図において、ＮＴ7 ，ＮＴ8 ，ＮＴ9 は
Ｎ型ＭＯＳトランジスタ、Ｂｎは１／ｎ個のブロックに
細分化された任意のローカルデコーダ回路を選択するブ
ロック選択信号である。
明する。図３はこの発明の第３の実施例による半導体記
憶装置におけるアドレスデコーダ回路の構成を示すブロ
ック図であり、図において、ＮＴ7 ，ＮＴ8 ，ＮＴ9 は
Ｎ型ＭＯＳトランジスタ、Ｂｎは１／ｎ個のブロックに
細分化された任意のローカルデコーダ回路を選択するブ
ロック選択信号である。
【００２８】この第２の実施例においても１つのローカ
ルデコーダ回路は、図に示すように３個のＮ型ＭＯＳト
ランジスタＮＴ7 ，ＮＴ8 ，ＮＴ9 で構成され、上記第
１の実施例と同様にブースト回路を構成している。ＮＴ
7 のゲート電極には／メインワード線が、ソース電極に
は接地電位がそれぞれ接続されており、ドレイン電極は
ＮＴ8 のソース電極と共通にローカルワード線に接続さ
れている。ＮＴ9 のゲート電極には電源電位が、ドレイ
ン電極にはブロック選択信号Ｂｎが、それぞれ接続され
ており、ソース電極はＮＴ8 のゲート電極に接続されて
いる。ＮＴ8 のドレイン電極にはメインワード線が接続
されている。
ルデコーダ回路は、図に示すように３個のＮ型ＭＯＳト
ランジスタＮＴ7 ，ＮＴ8 ，ＮＴ9 で構成され、上記第
１の実施例と同様にブースト回路を構成している。ＮＴ
7 のゲート電極には／メインワード線が、ソース電極に
は接地電位がそれぞれ接続されており、ドレイン電極は
ＮＴ8 のソース電極と共通にローカルワード線に接続さ
れている。ＮＴ9 のゲート電極には電源電位が、ドレイ
ン電極にはブロック選択信号Ｂｎが、それぞれ接続され
ており、ソース電極はＮＴ8 のゲート電極に接続されて
いる。ＮＴ8 のドレイン電極にはメインワード線が接続
されている。
【００２９】ここでも、上記第１，第２の実施例と同様
に、メインワード線およびブロック選択信号Ｂｎが
“Ｈ”レベルになると、ＮＴ7 ，ＮＴ8 より成るインバ
ータの出力、つまり、ローカルワード線の出力は、最高
ＶCCまで上昇することが可能なので、貫通電流を低減す
るためにアドレスデコーダ回路の分割数を増加させて
も、集積度が高く、動作マージンの大きな半導体記憶装
置を得ることができる。
に、メインワード線およびブロック選択信号Ｂｎが
“Ｈ”レベルになると、ＮＴ7 ，ＮＴ8 より成るインバ
ータの出力、つまり、ローカルワード線の出力は、最高
ＶCCまで上昇することが可能なので、貫通電流を低減す
るためにアドレスデコーダ回路の分割数を増加させて
も、集積度が高く、動作マージンの大きな半導体記憶装
置を得ることができる。
【００３０】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、ローカルデコーダ回路を３つのＮ型Ｍ
ＯＳトランジスタでローカルワード線出力を持ち上げる
ブースト回路を構成したことにより、ローカルワード線
の出力電位はＶCC−ＶTHにとどまらず、最高ＶCCレベル
まで上昇することができるため、分割ワード線方式によ
り貫通電流が低減し、また、ローカルデコーダ回路を構
成するトランジスタの数が減少され、集積度を高くでき
るとともに、ローカルワード線出力を生じることなく、
動作マージンの大きな半導体記憶装置を得ることができ
る効果がある。
憶装置によれば、ローカルデコーダ回路を３つのＮ型Ｍ
ＯＳトランジスタでローカルワード線出力を持ち上げる
ブースト回路を構成したことにより、ローカルワード線
の出力電位はＶCC−ＶTHにとどまらず、最高ＶCCレベル
まで上昇することができるため、分割ワード線方式によ
り貫通電流が低減し、また、ローカルデコーダ回路を構
成するトランジスタの数が減少され、集積度を高くでき
るとともに、ローカルワード線出力を生じることなく、
動作マージンの大きな半導体記憶装置を得ることができ
る効果がある。
【図１】この発明の第１の実施例による半導体記憶装置
におけるアドレスデコーダ回路の構成を示すブロック図
である。
におけるアドレスデコーダ回路の構成を示すブロック図
である。
【図２】この発明の第２の実施例による半導体記憶装置
におけるアドレスデコーダ回路の構成を示すブロック図
である。
におけるアドレスデコーダ回路の構成を示すブロック図
である。
【図３】この発明の第３の実施例による半導体記憶装置
におけるアドレスデコーダ回路の構成を示すブロック図
である。
におけるアドレスデコーダ回路の構成を示すブロック図
である。
【図４】従来の分割ワード線方式ＳＲＡＭのデコーダ回
路を示した回路図である。
路を示した回路図である。
【図５】従来の半導体記憶装置のメモリセルアレイの一
部を示した図である。
部を示した図である。
【図６】従来のローカルデコーダ回路をトランジスタ回
路で表わした回路図である。
路で表わした回路図である。
ＮＴ1 〜ＮＴ9 Ｎ型ＭＯＳトランジスタ Ｂｎ ブロック選択信号 ／Ｂｎ ブロック選択信号の反転信号
Claims (3)
- 【請求項１】 分割ワード線方式により複数のローカル
デコーダ回路に分割されたアドレスデコーダ回路を備え
た半導体記憶装置において、 前記ローカルデコーダ回路は、そのゲート電極に／メイ
ンワード線を接続したドライバトランジスタである第１
のＮ型ＭＯＳトランジスタと、 そのドレイン電極にブロック選択信号を接続し、前記第
１のＮ型ＭＯＳトランジスタのドレイン電極とそのソー
ス電極を接続してインバータ回路を構成した、負荷素子
である第２のＮ型ＭＯＳトランジスタと、 そのゲート電極にＶCCを、ドレイン電極にメインワード
線を、ソース電極に前記第２のＭＯＳトランジスタのゲ
ート電極をそれぞれ接続した第３のＮ型ＭＯＳトランジ
スタとを備えていることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 上記第１のＮ型ＭＯＳトランジスタのゲート電極に、／
メインワード線に代えてブロック選択信号の反転信号を
接続し、また、上記第２のＮ型ＭＯＳトランジスタのド
レイン電極に、ブロック選択信号に代えてメインワード
線を接続し、さらに、上記第３のＮ型ＭＯＳトランジス
タのドレイン電極に、メインワード線に代えてブロック
選択信号を接続したことを特徴とする半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置におい
て、 上記第２のＮ型ＭＯＳトランジスタのドレイン電極に、
ブロック選択信号に代えてメインワード線を接続し、ま
た、上記第３のＮ型ＭＯＳトランジスタのドレイン電極
に、メインワード線に代えてブロック選択信号を接続し
たことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306928A JPH05120881A (ja) | 1991-10-24 | 1991-10-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306928A JPH05120881A (ja) | 1991-10-24 | 1991-10-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120881A true JPH05120881A (ja) | 1993-05-18 |
Family
ID=17962970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3306928A Pending JPH05120881A (ja) | 1991-10-24 | 1991-10-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120881A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945082A (ja) * | 1995-07-26 | 1997-02-14 | Nec Corp | 半導体メモリ |
| US6330180B2 (en) | 2000-03-24 | 2001-12-11 | Fujitsu Limited | Semiconductor memory device with reduced power consumption and with reduced test time |
| US6646950B2 (en) | 2001-04-30 | 2003-11-11 | Fujitsu Limited | High speed decoder for flash memory |
| KR100655279B1 (ko) * | 2000-12-14 | 2006-12-08 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
| WO2013040061A1 (en) * | 2011-09-12 | 2013-03-21 | Qualcomm Incorporated | Apparatus for selective word-line boost on a memory cell |
-
1991
- 1991-10-24 JP JP3306928A patent/JPH05120881A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945082A (ja) * | 1995-07-26 | 1997-02-14 | Nec Corp | 半導体メモリ |
| US6330180B2 (en) | 2000-03-24 | 2001-12-11 | Fujitsu Limited | Semiconductor memory device with reduced power consumption and with reduced test time |
| US6560138B2 (en) | 2000-03-24 | 2003-05-06 | Fujitsu Limited | Semiconductor memory device with reduced power consumption and with reduced test time |
| KR100655279B1 (ko) * | 2000-12-14 | 2006-12-08 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
| US6646950B2 (en) | 2001-04-30 | 2003-11-11 | Fujitsu Limited | High speed decoder for flash memory |
| WO2013040061A1 (en) * | 2011-09-12 | 2013-03-21 | Qualcomm Incorporated | Apparatus for selective word-line boost on a memory cell |
| US8724373B2 (en) | 2011-09-12 | 2014-05-13 | Qualcomm Incorporated | Apparatus for selective word-line boost on a memory cell |
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