JPS62200597A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高密度化を図った半導体集積回路読み出し専
用記憶ｔ２置ＲＯＭ　（Ｒｅａｄ　ＯｎｌＦＭｅｍｏｒ
ｙ）に関ブるものである。

〔従来の技術〕

従来の半導体記憶装置の例を第４図に示し説明すると、
（ａ）は従来のＭＯ８型ＲＯＭのメモリアレイのパター
ン配置図の一例を示したものであり、（ｂ）はメモリア
レイの回路図の一例を示したものである。

１ず、第４図（ａ）において、Ｗｔ、Ｗ２・・・Ｗ８は
例えば、多結晶シリコンでできたワードラインであり、
これはメモリトランジスタのゲートとしても用いられる
。そして、１の部分はメモＩＪ　ｌ−ランジスタのチャ
ネル領域である。また、ｂｌ　ｌ　１）１・・・ｂ６は
例えば、アルミニウムの金、萬で配線されたビットライ
ンであり、これはメモリトランジスタが形成される部分
で、コンタクトホール２全通して、メモリトランジスタ
のドレインを形成している拡散層３と接続される。４は
メモリトランジスタのソース金形成している拡散層で、
この拡散層４はコンタクトホール２全通してソース金属
配線Ｓｌにつながっている。

つぎに、第４図（ｂ）において、Ｗ、、Ｗ、、Ｗ、がワ
ードライン、ｂｈｂ２Ｈｂｓがビットラインである。そ
して、メモリトランジスタのゲートがワードラインＷ１
〜Ｗ３と、ドレインがビットラインｂ１〜ｂ３　とそれ
ぞれ接続されており、ソースはこの回路図ではＧＮＤ（
Ｏｖ）となっている。

このように配置されたメモリアレイの読み出しは、複数
本のワードラインＷｌ、Ｗ２　・・・　およびビットラ
インｂ、、ｂ、・・・　の中からそれぞれ１本のライン
が選択され、その選択されたワードラインとビットライ
ンのマトリックスの交点にあるメモリトランジスタが１
償還ばれる。そして、この選ばれたメモリトランジスタ
のしきい値電圧がゲート電圧より低いか、高いかによっ
て、メモリトランジスタが導通状悪のＯＮ　であるか、
非連通状態のＯＦＦであるかに対応した１０”あるいは
１１＃の１ビツト情報が読み出されることにより行われ
る。

Ｌ、タカって、メモＩＪ　トランジスタの書き込みは、
ゲート電圧より低いか、高いかの２糧類のしきい値電圧
の設定により行われる。

〔発明が解決しようとする問題点〕

従来の半導体記憶装置、すなわち、ＲＯＭのメモリアレ
イは以上のように構成されているので、メモリアレイ面
積の縮小化を行う場合、ウエノ・製造プロセスパラメー
タ、例えば、ポリシリコンや金属配線の幅や相互の間隔
、あるいはコンタクトホールのサイズなど、これらの製
造精度の向上による縮小化によるのみで、縮小率は、製
造精度向上による比例縮小以上には、上がらないという
問題点があった。

一方、近年のメモリ容量の増大は非常に急であり、その
増大率は、上記のメモリアレイの縮小率より大きく、結
果としてメモリアレイが大部分を占める記憶装置全体の
テッグ面積がメモリ容量の増大とともに、大きくなる傾
向を示していた。

そして、結局、集積回路チップの面積が大きくなると、
単位ウエノ・当りの良品取れ率が減少し、最終的に、１
細長品当りの製造コストが高くなるという問題点があっ
た。

さて、上記のメモリアレイ面積全縮小するときの問題点
を、さらに、深く堀９丁ばてみると、次のようになる。

すなわち、メモリアレイ面積を縮小する場合に、最も縮
小化が困難な部分は、ビットラインとメモリトランジス
タのドレインを形成する拡散層との接？ｙＧｅ行ってい
るコンタクト部分である。そして、コンタクトホールは
、境対称となっている２個のメモリトランジスタの鏡の
位置にあり、境によす対トナっているメモリトランジス
タのドレインを兼用している。このコンタクトホール自
身のサイズとコンタクトホールとゲート間の距離が、他
の製造パラメータと比して相対的に縮まり難く、しかも
、メモリトランジスタ２個のみの兼用であるため、ビッ
トラインに接続されるコンタクトホールの個数がワード
ラインの本数の牛数個必要となり、メモリ容量増大に伴
うワードライン本数の増加で、単純に比例増加となる。

この発明はかかる問題点を解決するためになされたもの
で、メモリのビットラインに接続されるコンタクトホー
ルの個数を減らしたメモリアレイ構成にし、メモリアレ
イ面積をウエノ１プロセｘｇ造精度向上による比例縮小
以上に飛躍的に縮小化を図った半導体記憶装置を得るこ
とを目的とする。

〔問題点を解決するための手段］ この発明による半導体記憶装置は、ワードラインとビッ
トラインの藺点に配置した記憶素子の構成′ｔ−２ピッ
トの記憶情報をもつ直列接続された２個のトランジスタ
とし、この直列接視トランジスタの一方のドレインとビ
ットラインの接続により、記憶素子の読み出しを行わし
めるようにしたものであり、また、上記ワードラインに
かかわるアドレスのうちの１アドレスは上記２個の直列
接続トランジスタのゲートに印加される２種類の電圧の
組合わせを決めるために使用され、上記２ビツトの記憶
情報の書き込みは上記１アドレスにかかわる２ビツト情
報により一義的に決定される４程類のうちのひとつの書
き込み情報全記憶させることによって行うようにしたも
のである。

〔作用〕

この発明においては、ビットラインにつながるコンタク
トホールがワードライン４本に１個となり、従来のワー
ドライン２本に１個の場合に比して、個数が半分に減少
され、メモリアレイのビットライン方向の長さが飛躍的
に縮まることにより、メモリアレイ面積が画期的に縮小
される。

〔実施例〕

以下、図面に基づきこの発明の実施例全詳細に説明する
。

第１図はこの発明による半導体記憶装置の一実施例を示
す図で、（ａ）はメモリアレイのパターン配置図を示し
たものであり、（ｂ）はメモリアレイの回路図を示した
ものである。

まず、第１図（ａ）において、ｗｌ＆、ＷＩｂからＷ４
ａ、　Ｗｇ、はワードラインであり、このワードライン
Ｗ１ａ　とワードラインＷｌｂはそれぞれ２側面列接続
されたメモリトランジスタのゲートトシても用いられる
。ｂｌからｂ６はビットラインで、これは直列接続され
たメモＩＪ　トランジスタの一方ノトレイン部でコンタ
クトホール２全通してドレインの拡散層３に接続されて
いる。そして、コンタクトホール２のビットライン上の
繰り返しは、一対の２個厘列接続のメモリトランジスタ
が、コンタクトホール２を兼用して、鏡対称の形で配置
されているため、結局、ワードライン４本で１個の繰り
返シとなり、ビットライン上のコンタクトホールの個数
は、前述の第４図の従来に比して半分となる。Ｓｌは金
属配線で、この金属配線Ｓ、は上記２個厘列接続メモリ
トランジスタのドレインのコンタクトホールが取られて
いない他方のメモリトランジスタのソースを形成してい
る拡散層４にコンタクトホール２全通して配線されてい
る。

つぎに、この発明の一実施例であるメモリアレイの回路
図である第１図（ｂ）において、Ｗ、ａ、ＷｌｂからＷ
３ａｌＷ３ｂがワードライン、ｂ、からｂ３がビットラ
インである。そして、この図の例では２側面列接続のメ
モリトランジスタのビットラインに接続されていない側
のトランジスタのソースはグランドレベル（ＧＮＤ）と
なっている。

そして、ワードラインとビットラインの交点に配置した
記憶素子の構成を２ビツトの記憶情報音もつ直列接続さ
れた２個のトランジスタとし、この直列接続のトランジ
スタの一方のドレインとビットラインの接続により、記
憶素子の読み出し金行わしめるように構成されている。

つぎにこの第１図に示す実施例の動作を第２図全参照し
て説明する。

この第２図はメモリアレイとゲート電圧信号発生回路を
含めた回路図である。

このメモリトランジスタゲート入力回路を含んだ第２図
において、破線で囲んだ部分５は、ワードラインを選択
するための従来から一般によく用いられるＮＯＲ回路デ
コーダで、その出力の本数ハ、アドレス信号ａ１からア
ドレス信”ｙ　ａｎ　ノＮＯＲ回路デコーダとすると、
２ｎ本あり、この２ｎ本のうち、選択された１本の出力
のみｓＨ″レベル（電源電圧の電圧レベル、例えば５Ｖ
）となり、他ノ（２ｎ１　）本ハ’Ｌ’　レベル（ＧＮ
ＤＬ／ヘル）となる。

そして、このＮＯＲ回路デコーダ５で選択された一本に
より２個の直列接続メモリトランジスタが選択され、さ
らに、もう一本のアドレス（第２図ではａＯ）による２
個の直列接続トランジスタのゲート電圧の２種類の組合
せの決定で、２ビツト（０あるいは１のメモリ情報が２
通９〕情報が得られることになる。

しだがって、一本のビットラインｂ＋からは、合計（２
ｎＫ２＝２ｎ＋１）ビットのメモリ情報が得られる。な
お、前述の従来例の第４図（ｂ）の場合では、アドレス
信号ａＯからａｎマでの合計２ｎ＋１本のデコーダ出力
がそのままワードラインとなり、メモリトランジスタ１
個による１ビツト情報が得られるため、合計（２！ｌ＋
１Ｘ１＝２ｎ＋１）ビット数となり、当然、１本のビッ
トラインからのメモリ情報としては同じビット数である
。

つぎに、具体的に、２個の亘列接続メモＩＩ　トランジ
スタから２ビツト情報が得られる動作を説明する０ 第２図の破線で囲まれた部分６のメモリゲート電圧発生
回路と下記表の２ビツト情報の組合せ表がその一例であ
る。

この表はこの発明の詳細な説明するための、メモリトラ
ンジスタゲート電圧の入力信号およびしきい値電圧組合
せ表である。

そして、この表において、Ｅ、　＝ｌＶ　、　Ｅ、＝３
Ｖ　、Ｌ１＝２Ｖ　、Ｈ＋　＝５Ｖ である。

まず、ＮＯＲ回路デコーダ５の出力Ｎ、が選択されたラ
インで、′Ｈルベルとすると、その出力Ｎｌとアドレス
信号ａ０による２本人力のＮＡＮＤ回路Ｔは、ＮＯＲ回
路デコーダ５の出力Ｎ、が１Ｈ“レベル入力であるため
、アドレス信号ａ０の入力により決定されるインバータ
回路となる。

そして、その出力８とこの出力８を入力とするインバー
タ回路９の出力１０がそれぞれ２個のメモリトランジス
タのゲートに入力される。したがつて、アドレス信号ａ
、Ｈにより２種類のメモリトランジスタゲート電圧が、
それぞれ上記表に示す（■Ｉ、Ｌｌ）あるいは（Ｌ、、
Ｈ富）のどちらかが決定される。ここで、この発明の重
要な点は、Ｌｌの電圧レベルである。Ｈ，は従来の　ｓ
Ｈルヘルで５ｖであるが、ＩＪＩの％Ｌ＃レベル電圧は
次に示スメモ＋７　トランジスタのしきい値電圧の低い
側の電圧Ｅ＋　　（この例ではＥｌ＝ｌＶ）より高いこ
とが必要である。そして、Ｌｌ　レベルの電圧は、ＮＡ
ＮＤ　回路Ｔとインバータ９の構成トランジスタのトラ
ンジスタサイズの調整により比較的容易に実現すること
ができる。この実施例では、Ｈ，＝５Ｖ、Ｌ、＝２Ｖに
設定した。さらに、メモリトランジスタのしきい値電圧
は、Ｅ　Ｉ　＝１ｖｒ　Ｅｌ””３ｖの設定とした。そ
して、このしきい値電圧は、例えば、イオン注入量の度
合いにより、これも比較的容易に実現することができる
。

さて、上記のように、２個の亘列接続メモＩ３　トラン
ジスタのゲートを圧レベルの組合せと、メモリトランジ
スタのしきい値電圧レベルの組合せにより、前記表に示
される通り、メモリトランジスタを所望のメモリ情報に
設定するとき、すなわち書き込むとき一次に示す注意が
必要である。

すなわち、従来の１トランジスタ１ビツト情報のメモリ
素子構成では、０あるいはｌの１ビツトのメモリ情報に
より、対応する１個のメモリトランジスタのしきい値金
決定すればよいが、この発明のメモリアレイ構成では、
アドレス信号ａ０により決まる２ビツト分のメモリ情報
により、２個のメモリトランジスタのしきい値電圧の組
合せが４種類のうちのひとつ、一義的に決定されること
である。

そして、この４種類のうちのひとつの組合せのしきい値
電圧の設定方法、すなわち、沓き込み方法は、イオン注
入方式によるマスクＲＯＭの例で示すと、イオン注入マ
スク製作のコンピュータに予め前記表の組合せ表を覚え
させておき、まず、全部のメモリトランジスタに鮪のし
きい値に設定できる注入量を土台として書き込みたい４
種類のうちのひとつにより、Ｅ２のしきい値の必要なト
ランジスタのみにイオン注入を加えることができるよう
にマスク全つくる。結局、１枚の注入マスクで４種類中
１個が設定できる。

つぎに非選択ラインのメモリトランジスタの動作を説明
する。

まず、非選択のＮＯＲ回路デコーダ５の出力Ｎ！がＳＬ
’レベルであると、破線で囲まれた部分のメモリゲート
電圧発生回路６のインバータ１１を通１．テ’Ｈ”レベ
ルになり、トランジスタ１２により２個のメモリトラン
ジスタのゲート電圧は共に％Ｌ＃レベルとなり、その２
個のメモリトランジスタは、完全に非選択となり、同一
ビットライン上の選択メモリトランジスタに影響を与え
ない。

つぎに、このゲート電圧の　ＳＬ’レベルは、メモ＋７
　トランジスタしきい値電圧の低い方、この実施例では
Ｅ、＝ｌＶより必ず低くなるように、トランジスタ１２
のゲート幅、ゲート長を設定しなければならない。

このように、ワードラインにかかわるアドレスのうちの
１アドレスは、２個の直列接続トランジスタのゲートに
印加される２糧類の電圧の組合わせを決めるために使用
され、２ビツトの記憶情報の智、き込みは、上記１アド
レスにかかわる２ビット情報により一義的に決定される
４種類のうちのひとつの書き込み情％ｉを記憶させるこ
とによって行う。

なお、この第２図に示すメモリゲート電圧発生　　　゛
回路６の回ｗ５栴成については一実施例であり、アドレ
ス信号ａ０による２個のメモリトランジスタのゲート電
圧の組合せについては前記表に限定さ。

れる必要がなく、種々の回路構成が考えられる。

そして、必要なことは、メモリトランジスタのゲート入
力としきい値電圧の組合せにより２ビット情報が得られ
ればよい。

なお、他の回路構成の一例として、ＮＡＮＤ回路デコー
ダの場合の例を第３図に示す。

この第３図において第２図と同一符号のものは相当部分
を示し、ｂｌはビットライン、Ｗ１Ｂ、Ｗｌｂ、　Ｗ２
Ｂ　＋　Ｗ２ｂはワード６ライン、＆ｔ　、　ｌ＠　鵞
＠　＠　＠　＠ｎはアドレス信号を示す。

この第３因に示す回路例の場合のＯＮおよびＯＦＦの組
合せは前記の表と同じとなる。また、メモＩＪ　トラン
ジスタのしきい値電圧の設定は、第２図の説明はイオン
注入方法で説明したが、しきい値を変化できる方法があ
れば、イオン注入に限る必要はない。

さらに、前記表の信号の組合せおよびＨｌ　＋　Ｌｌ　
ｒＥ　１１　Ｅ　雪の電圧レベルの設定も、２ビット情
報さえ得られれば、種々の組合せおよび電圧レベルが考
えられ、同一の効果１有することが可能である。

〔発明の効果〕

以上説明したように、この発明によれば、２ビット情報
をもつ医列接続の２個のトランジスタでメモリ素子ｔｉ
成したので、ビットライン上のコンタクトホールの個数
を、ワードラインの本数の４分の１にすることができ、
従来の場合の２分の１の個数より飛躍的に減らすことが
でき、メモリアレイのビットライン方向の長さが非常に
短かくなり、メモリアレイ面積が画期的に縮小されるこ
とになるので、実用上の効果は極めて大である。

また、この発明によれば、メモリプレイのコンタクトホ
ールの個数が減少することになり、ウェハ製造プａセス
のコンタクトホールに起因する不良を減少することがで
き、良品の取れ率が増加することにつながるという点に
おいて極めて有効である。

【図面の簡単な説明】

第１図はこの発明による半導体記憶装置の一実施例を示
す図、第２図はこの発明の要部を抽出して示した回路図
、第３図はこの発明の他の実施例を示す回路図、第４図
は従来の半導体記憶装置の例を示す図である。 １・・・・メモリトランジスタチャネル領域、２＃Φφ
Ｏコンタクトホール、３・・−−ドレイン拡散層、４・
・・・ソース拡散層、５・・・・ＮＯＲ回路デコーダ、
６・・・−メモリゲート電圧発生回路、７−・・・ＮＡ
ＮＤ回路インバータ、９．１１・・−−インバータ、１
２・ｅ・・トランジスタ、ｂＩ−ｂ６　・晦・・　ビッ
トライン、Ｗｌ　ａ＋　　Ｗ１ｂ〜Ｗ４ａ、Ｗ４ｂ　−
−・−ワードライン、Ｓｌ　・・・・ソース金属配線。

Claims (2)

【特許請求の範囲】
1. （１）ワードラインとビツトラインの交点に記憶素子を
   配置してなる半導体集積回路読み出し専用記憶装置にお
   いて、前記記憶素子の構成を２ビットの記憶情報をもつ
   直列接続された２個のトランジスタとし、前記直列接続
   トランジスタの一方のドレインとビットラインの接続に
   より、記憶素子の読み出しを行わしめるようにしたこと
   を特徴とする半導体記憶装置。
2. （２）ワードラインとビットラインの交点に記憶素子を
   配置してなる半導体集積回路読み出し専用記憶装置にお
   いて、前記記憶素子の構成を２ビットの記憶情報をもつ
   直列接続された２個のトランジスタとし、前記直列接続
   トランジスタの一方のドレインとビットラインの接続に
   より、記憶素子の読み出しを行わしめるようになし、か
   つ前記ワードラインにかかわるアドレスのうちの１アド
   レスは前記２個の直列接続トランジスタのゲートに印加
   される２種類の電圧の組合わせを決めるために使用され
   、前記２ビットの記憶情報の書き込みは前記１アドレス
   にかかわる２ビット情報により一義的に決定される４種
   類のうちのひとつの書き込み情報を記憶させることによ
   つて行うようにしたことを特徴とする半導体記憶装置。