JPS6052520B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6052520B2 JPS6052520B2 JP56213411A JP21341181A JPS6052520B2 JP S6052520 B2 JPS6052520 B2 JP S6052520B2 JP 56213411 A JP56213411 A JP 56213411A JP 21341181 A JP21341181 A JP 21341181A JP S6052520 B2 JPS6052520 B2 JP S6052520B2
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- Japan
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- circuit
- constant current
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- memory device
- bias circuit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体記憶装置、特にショットキバリヤダイオ
ード（以下ＳＢＤと略称する）および抵抗の並列回路を
負荷とするスタティック形メモリセル群からなる半導体
記憶装置に関する。
ード（以下ＳＢＤと略称する）および抵抗の並列回路を
負荷とするスタティック形メモリセル群からなる半導体
記憶装置に関する。
（２）技術の背景
スタティック形メモリセルは通常フリップフロップ構成
の一対のトランジスタと、各該トランジスタに接続する
負荷とから構成され、さらに該メモリセルはワード線と
ビット線によつて駆動される。
の一対のトランジスタと、各該トランジスタに接続する
負荷とから構成され、さらに該メモリセルはワード線と
ビット線によつて駆動される。
ワード線はいわゆるワードデコーダドライバ回路により
駆動され、ビット線はビット電流供給回路により駆動さ
れる（後に詳述）。ところで、このトランジスタに接続
する負荷としては従来より抵抗を用いるのが一般的てあ
るが、近年は該負荷としてＳＢＤと抵抗の並列回路を用
いる形式のものも多用されるようになつた。
駆動され、ビット線はビット電流供給回路により駆動さ
れる（後に詳述）。ところで、このトランジスタに接続
する負荷としては従来より抵抗を用いるのが一般的てあ
るが、近年は該負荷としてＳＢＤと抵抗の並列回路を用
いる形式のものも多用されるようになつた。
その利点とするところは読出し・書込みの高速動作性で
あり、その理由は良く知られている。本発明はこのよう
なＳＢＤを含む半導体記憶装置について言及する。（３
）従来技術と問題点 第１図は従来より用いられている半導体記憶装置の一回
路例を示す回路図である。
あり、その理由は良く知られている。本発明はこのよう
なＳＢＤを含む半導体記憶装置について言及する。（３
）従来技術と問題点 第１図は従来より用いられている半導体記憶装置の一回
路例を示す回路図である。
本図において、１１はスタティック形メモリセルの１つ
であり、実際には多数個の同様のセルがｘ方向およびＹ
方向に配列される。メモリセル１１はワード線１２およ
びビット線（対をなす）１３の双方に接続される。これ
らワード線およびビット線も実際には多数布線される。
ワード線１２には、第１の定電流回路１８を内蔵するワ
ードデコーダドライバ回路１４が接続する。
であり、実際には多数個の同様のセルがｘ方向およびＹ
方向に配列される。メモリセル１１はワード線１２およ
びビット線（対をなす）１３の双方に接続される。これ
らワード線およびビット線も実際には多数布線される。
ワード線１２には、第１の定電流回路１８を内蔵するワ
ードデコーダドライバ回路１４が接続する。
１６はワードドライバ、１７は第１の定電流Ｊ回路１８
と協働してダイオードマトリクス形のワードデコーダを
なすダイオード群である。
と協働してダイオードマトリクス形のワードデコーダを
なすダイオード群である。
なお はアドレスを示す。ビット線１３に対しては、該
ビット線にビット電流を通電せしめる第２の定電流回路
１５が設けワられる。
ビット線にビット電流を通電せしめる第２の定電流回路
１５が設けワられる。
この第２の定電流回路１５は、前記の第１の定電流回路
１８と共に又は個別に（図では共用の場合を示す）バイ
アス回路１９に接続される。このバイアス回路１９は両
者の定電流の値を所定の値に設定する。本発明が特に対
象とするのはＳＢＤを含むスタテイツク形メモリセルで
あり、メモリセル１１を構成するフリツプフロツプ形式
のトランジスタＱ１およびＱ２のそれぞれに接続すべき
負荷は、ＳＢＤであるＤＳｌおよびＤＳ２と抵抗Ｒ１お
よびＲ２の並列回路からなる。
１８と共に又は個別に（図では共用の場合を示す）バイ
アス回路１９に接続される。このバイアス回路１９は両
者の定電流の値を所定の値に設定する。本発明が特に対
象とするのはＳＢＤを含むスタテイツク形メモリセルで
あり、メモリセル１１を構成するフリツプフロツプ形式
のトランジスタＱ１およびＱ２のそれぞれに接続すべき
負荷は、ＳＢＤであるＤＳｌおよびＤＳ２と抵抗Ｒ１お
よびＲ２の並列回路からなる。
なお、トランジスタＱ１およびＱ２からは保持電流１Ｈ
が吸引される。このＳＢＤを利用することのメリツトは
、既述のとおり、高速性にある。然しながら反面、ＳＢ
Ｄはその順方向電圧Ｆに関し不都合が多い。
が吸引される。このＳＢＤを利用することのメリツトは
、既述のとおり、高速性にある。然しながら反面、ＳＢ
Ｄはその順方向電圧Ｆに関し不都合が多い。
すなわち、ＶＦは製造条件によつて、所期の値から相当
ずれてしまうことが多い。ＳＢＤＤｓｌおよびＤＳ２の
ＶＦのこのようなずれ（バラツキ）は、非選択のワード
線のＬＯｗレベルを変動さｉる。図示するメモリセル１
１力吟、非選択のワ」ド線にあるものとすると、ワード
線１２のＬＯｗレベルはワードドライバ１６のエミツタ
電位で定められるが、この電位はＳＢＤのＶＦのバラツ
キによつて上下に揺さぶられる。このようなワード線電
位の変動は誤書込みの要因ともなるから、通常は、書込
み時にこのようなワード線電位の変動を見込んだ大きな
書込みマージンをとらなければならないという第１の問
題があつた。又、次のような問題もある。Ｆが大になつ
たとすると、書込み時の書込み電流はオフ側のトランジ
スタ（Ｑ１又はＱ２）に分流する場合が生じてくる。こ
の分流によつて、本来の書込み電流が不足して来る。こ
のため、そのような分流が生ずるような事態に至つたら
、書込み電流不足を補なう必．要があるという第２の問
題があつた。（４）発明の目的 本発明の目的は、上記従来の第１および第２の問題点に
鑑み、簡易な手法でＳＢＤ（７）ＶＦのバラツキを見か
け上零にし得るバイアス回路を備えた半．導体記憶装置
を提案することである。
ずれてしまうことが多い。ＳＢＤＤｓｌおよびＤＳ２の
ＶＦのこのようなずれ（バラツキ）は、非選択のワード
線のＬＯｗレベルを変動さｉる。図示するメモリセル１
１力吟、非選択のワ」ド線にあるものとすると、ワード
線１２のＬＯｗレベルはワードドライバ１６のエミツタ
電位で定められるが、この電位はＳＢＤのＶＦのバラツ
キによつて上下に揺さぶられる。このようなワード線電
位の変動は誤書込みの要因ともなるから、通常は、書込
み時にこのようなワード線電位の変動を見込んだ大きな
書込みマージンをとらなければならないという第１の問
題があつた。又、次のような問題もある。Ｆが大になつ
たとすると、書込み時の書込み電流はオフ側のトランジ
スタ（Ｑ１又はＱ２）に分流する場合が生じてくる。こ
の分流によつて、本来の書込み電流が不足して来る。こ
のため、そのような分流が生ずるような事態に至つたら
、書込み電流不足を補なう必．要があるという第２の問
題があつた。（４）発明の目的 本発明の目的は、上記従来の第１および第２の問題点に
鑑み、簡易な手法でＳＢＤ（７）ＶＦのバラツキを見か
け上零にし得るバイアス回路を備えた半．導体記憶装置
を提案することである。
（５）発明の構成
上記目的を達成するために本発明は、同一ロツト内のＳ
ＢＤは全てほぼ等のＶＦ値を呈するという経験的事実に
鑑み、バイアス回路内に、メモリセール内のＳＢＤと同
様のＳＢＤを組み込み、ＳＢＤのＶＦが大になつたとき
は第１の定電流回路の電流を増加させて、ワード線のＬ
Ｏｗレベルを引き下げ、同時に、第２の定電流回路の電
流を増加させるようにしたことを特徴とするものである
。
ＢＤは全てほぼ等のＶＦ値を呈するという経験的事実に
鑑み、バイアス回路内に、メモリセール内のＳＢＤと同
様のＳＢＤを組み込み、ＳＢＤのＶＦが大になつたとき
は第１の定電流回路の電流を増加させて、ワード線のＬ
Ｏｗレベルを引き下げ、同時に、第２の定電流回路の電
流を増加させるようにしたことを特徴とするものである
。
（６）発明の実施例
以下本発明に基つく実施例を図面によつて説明する。
第２図は本発明に基づく第１実施例を示す回路図である
。
。
本図において、２０が第１実施例におけるバイアス回路
であり、その中ににＳＢＤＤｓ３が組み込まれている点
に特徴がある。第１図に示した従来のバイアス回路１９
にはこの様なＳＢＤはｊ含まない。このＳＢＤＤＳ３は
同一チツプ内に形成されるから、前記のＳＢＤＤＳｌ，
ＤＳ２と同様のＦ特性を有する。今、ＳＢＤＤＳｌ，Ｄ
Ｓ２のＦが大に製造されたとすると、バイアス回路２０
内のＳＢＤＤｓ３のＶＦも同様に大である。
であり、その中ににＳＢＤＤｓ３が組み込まれている点
に特徴がある。第１図に示した従来のバイアス回路１９
にはこの様なＳＢＤはｊ含まない。このＳＢＤＤＳ３は
同一チツプ内に形成されるから、前記のＳＢＤＤＳｌ，
ＤＳ２と同様のＦ特性を有する。今、ＳＢＤＤＳｌ，Ｄ
Ｓ２のＦが大に製造されたとすると、バイアス回路２０
内のＳＢＤＤｓ３のＶＦも同様に大である。
すると、図中Ｐ点の電位もその大きなＦに伴つて高くな
る。Ｐ点の電位が高目であることは、一方において、ト
ランジスタＱ３を通じて第１の定電流回路１８に伝えら
れる。つまり、トランジスタＱ３の導通を深くし、回路
１８の定電流を増大させる。かくして電流１が図中矢印
のルートに沿つて余計に流れる。この電流１によつて抵
抗Ｒ３での電圧降下が増加し、ワード線１２の電位を下
げる。かくして、メモリセル１１内のＳＢＤＤＳｌ，Ｄ
Ｓ２の大きなＶＦは補償される。一方、前記のＰ点の電
位の上昇は、第２の定電流回路１５にも反映し、その定
電流値を増大させる。
る。Ｐ点の電位が高目であることは、一方において、ト
ランジスタＱ３を通じて第１の定電流回路１８に伝えら
れる。つまり、トランジスタＱ３の導通を深くし、回路
１８の定電流を増大させる。かくして電流１が図中矢印
のルートに沿つて余計に流れる。この電流１によつて抵
抗Ｒ３での電圧降下が増加し、ワード線１２の電位を下
げる。かくして、メモリセル１１内のＳＢＤＤＳｌ，Ｄ
Ｓ２の大きなＶＦは補償される。一方、前記のＰ点の電
位の上昇は、第２の定電流回路１５にも反映し、その定
電流値を増大させる。
これは前述した書込み電流の不足を補うのに有効である
。かくして、半導体記憶装置のロッド毎にＶＦの固有の
バラツキを１対１で補償できる。なお、バイアス回路２
０内のダイオードＤ１は第２の定電流回路１５を構成す
るトランジスタのベースーエミツタ電圧一段分とバラン
スさせるためで本発明の要点ではない。第３図は本発明
に基づく第２実施例を示す回路図である。
。かくして、半導体記憶装置のロッド毎にＶＦの固有の
バラツキを１対１で補償できる。なお、バイアス回路２
０内のダイオードＤ１は第２の定電流回路１５を構成す
るトランジスタのベースーエミツタ電圧一段分とバラン
スさせるためで本発明の要点ではない。第３図は本発明
に基づく第２実施例を示す回路図である。
この図に示すバイアス回路３０の原理は第１実施例の場
合と異ならない。第１実施例の場合、ＳＢＤＤＳ３から
Ｐ点を見たロードが重くなると、バイアス回路２０内を
流れる電流が増大し、Ｐ点の電位を、純粋にＳＢＤＤｓ
３のＶＦのバラツキによつてのみ変化させることができ
なくなる。そこで第２実施例のバイアス回路３０ではＳ
ＢＤＤＳ３に対しエミツタホロワ３１を付加し安定性の
改善を図つた。
合と異ならない。第１実施例の場合、ＳＢＤＤＳ３から
Ｐ点を見たロードが重くなると、バイアス回路２０内を
流れる電流が増大し、Ｐ点の電位を、純粋にＳＢＤＤｓ
３のＶＦのバラツキによつてのみ変化させることができ
なくなる。そこで第２実施例のバイアス回路３０ではＳ
ＢＤＤＳ３に対しエミツタホロワ３１を付加し安定性の
改善を図つた。
なおダイオードＤｌ，Ｄ２の役目は第１実施例でのダイ
オードＤ１と同じであり、追加のダイオードＤ２はさら
にエミツタホロワを構成するトランジスタのベースーエ
ミツタ電圧一段分とバランスさせるためである。第４図
は本発明に基づく第３実施例を示す回路図である。
オードＤ１と同じであり、追加のダイオードＤ２はさら
にエミツタホロワを構成するトランジスタのベースーエ
ミツタ電圧一段分とバランスさせるためである。第４図
は本発明に基づく第３実施例を示す回路図である。
第３実施例でのバイアス回路４０はＳＢＤＤｓ３を図示
する位置に設けてなる。この構成では、トランジスタＱ
４からｑヘフイードバツクをかけているから負荷特性が
良好であるという第１の利点と、抵抗Ｒ，とＲ５の比を
かえることにより、ＳＢＤＤｓ３のＶＦを予め所望の値
にシフトできるという第２の利点とが得られる。（７）
発明の効果 以上説明したように本発明によれば高速動作可能である
ことは勿論、ＳＢＤ固有のＶＦのバラツキに高精度で対
処可能な半導体記憶装置が実現される。
する位置に設けてなる。この構成では、トランジスタＱ
４からｑヘフイードバツクをかけているから負荷特性が
良好であるという第１の利点と、抵抗Ｒ，とＲ５の比を
かえることにより、ＳＢＤＤｓ３のＶＦを予め所望の値
にシフトできるという第２の利点とが得られる。（７）
発明の効果 以上説明したように本発明によれば高速動作可能である
ことは勿論、ＳＢＤ固有のＶＦのバラツキに高精度で対
処可能な半導体記憶装置が実現される。
第１図は従来より用いられている半導体記憶装置の一回
路例を示す回路図、第２図は本発明に基づく第１実施例
を示す回路図、第３図は本発明に基づく第２実施例を示
す回路図、第４図は本発明に基づく第３実施例を示す回
路図である。 １１・・・スタテイツク形メモリセル、１２・・・ワー
ド線、１３・・・ビツト線、１４・・・ワードデコーダ
ドライバ回路、１５・・・第２の定電流回路、１８・・
・第１の定電流回路、１９・・・バイアス回路、２０，
３０，４０・・・本発明に基づくバイアス回路、ＤＳｌ
，ＤＳ２，ＤＳ３・・・シヨツトキバリヤダイオード、
Ｒｌ，Ｒ２・・・抵抗。
路例を示す回路図、第２図は本発明に基づく第１実施例
を示す回路図、第３図は本発明に基づく第２実施例を示
す回路図、第４図は本発明に基づく第３実施例を示す回
路図である。 １１・・・スタテイツク形メモリセル、１２・・・ワー
ド線、１３・・・ビツト線、１４・・・ワードデコーダ
ドライバ回路、１５・・・第２の定電流回路、１８・・
・第１の定電流回路、１９・・・バイアス回路、２０，
３０，４０・・・本発明に基づくバイアス回路、ＤＳｌ
，ＤＳ２，ＤＳ３・・・シヨツトキバリヤダイオード、
Ｒｌ，Ｒ２・・・抵抗。
Claims (1)
- １ 複数のワード線および複数のビット線と、これらワ
ード線およびビット線に接続し且つ各々がショットキバ
リヤダイオードと抵抗の並列接続回路を負荷とするスタ
ティック形メモリセル群と、各前記ワード線に接続され
た定電流回路を内蔵してなるワードデコーダドライバ回
路と、前記定電流回路にバイアスを与えるバイアス回路
とを含んでなる半導体記憶装置において、前記バイアス
回路の回路構成内に前記ショットキバリヤダイオードの
順方向電圧のバラツキを補償するための同様のショット
キバリヤダイオードをさらに組み込んだことを特徴とす
る半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56213411A JPS6052520B2 (ja) | 1981-12-29 | 1981-12-29 | 半導体記憶装置 |
| EP82306888A EP0084252B1 (en) | 1981-12-29 | 1982-12-23 | Semiconductor memory device |
| DE8282306888T DE3272052D1 (en) | 1981-12-29 | 1982-12-23 | Semiconductor memory device |
| US06/453,110 US4479200A (en) | 1981-12-29 | 1982-12-27 | Semiconductor memory device |
| IE3098/82A IE54335B1 (en) | 1981-12-29 | 1982-12-30 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56213411A JPS6052520B2 (ja) | 1981-12-29 | 1981-12-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58118087A JPS58118087A (ja) | 1983-07-13 |
| JPS6052520B2 true JPS6052520B2 (ja) | 1985-11-19 |
Family
ID=16638779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56213411A Expired JPS6052520B2 (ja) | 1981-12-29 | 1981-12-29 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4479200A (ja) |
| EP (1) | EP0084252B1 (ja) |
| JP (1) | JPS6052520B2 (ja) |
| DE (1) | DE3272052D1 (ja) |
| IE (1) | IE54335B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015892A (ja) * | 1983-07-08 | 1985-01-26 | Nec Corp | 基準電圧発生回路 |
| JPS6083291A (ja) * | 1983-10-13 | 1985-05-11 | Nec Corp | 半導体メモリ |
| JPS60253091A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61123168A (ja) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | 半導体記憶装置 |
| US4845679A (en) * | 1987-03-30 | 1989-07-04 | Honeywell Inc. | Diode-FET logic circuitry |
| US4922455A (en) * | 1987-09-08 | 1990-05-01 | International Business Machines Corporation | Memory cell with active device for saturation capacitance discharge prior to writing |
| DE3882322T2 (de) * | 1987-09-30 | 1993-10-21 | Texas Instruments Inc | Statischer Speicher in Schottky-Technologie. |
| US5673218A (en) * | 1996-03-05 | 1997-09-30 | Shepard; Daniel R. | Dual-addressed rectifier storage device |
| US5889694A (en) * | 1996-03-05 | 1999-03-30 | Shepard; Daniel R. | Dual-addressed rectifier storage device |
| US6956757B2 (en) * | 2000-06-22 | 2005-10-18 | Contour Semiconductor, Inc. | Low cost high density rectifier matrix memory |
| US7813157B2 (en) * | 2007-10-29 | 2010-10-12 | Contour Semiconductor, Inc. | Non-linear conductor memory |
| US20090225621A1 (en) * | 2008-03-05 | 2009-09-10 | Shepard Daniel R | Split decoder storage array and methods of forming the same |
| US8325556B2 (en) | 2008-10-07 | 2012-12-04 | Contour Semiconductor, Inc. | Sequencing decoder circuit |
| WO2013094169A1 (ja) | 2011-12-19 | 2013-06-27 | パナソニック株式会社 | 不揮発性記憶装置及びその製造方法 |
| WO2013145736A1 (ja) | 2012-03-29 | 2013-10-03 | パナソニック株式会社 | 不揮発性記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4057789A (en) * | 1974-06-19 | 1977-11-08 | International Business Machines Corporation | Reference voltage source for memory cells |
| JPS6020837B2 (ja) * | 1980-05-09 | 1985-05-23 | 日本電信電話株式会社 | 記憶装置 |
-
1981
- 1981-12-29 JP JP56213411A patent/JPS6052520B2/ja not_active Expired
-
1982
- 1982-12-23 DE DE8282306888T patent/DE3272052D1/de not_active Expired
- 1982-12-23 EP EP82306888A patent/EP0084252B1/en not_active Expired
- 1982-12-27 US US06/453,110 patent/US4479200A/en not_active Expired - Fee Related
- 1982-12-30 IE IE3098/82A patent/IE54335B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| IE54335B1 (en) | 1989-08-30 |
| EP0084252A2 (en) | 1983-07-27 |
| EP0084252A3 (en) | 1983-10-05 |
| IE823098L (en) | 1983-06-29 |
| US4479200A (en) | 1984-10-23 |
| DE3272052D1 (en) | 1986-08-21 |
| EP0084252B1 (en) | 1986-07-16 |
| JPS58118087A (ja) | 1983-07-13 |
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