JP3107615B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3107615B2 JP3107615B2 JP30464091A JP30464091A JP3107615B2 JP 3107615 B2 JP3107615 B2 JP 3107615B2 JP 30464091 A JP30464091 A JP 30464091A JP 30464091 A JP30464091 A JP 30464091A JP 3107615 B2 JP3107615 B2 JP 3107615B2
- Authority
- JP
- Japan
- Prior art keywords
- fuse element
- transistor
- data line
- cell array
- write data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に電流溶断型フューズ素子の溶断の有無によって
プログラムが可能なメモリセルのアレイを有する記憶装
置に関する。
り、特に電流溶断型フューズ素子の溶断の有無によって
プログラムが可能なメモリセルのアレイを有する記憶装
置に関する。
【０００２】
【従来の技術】半導体記憶装置には、同一の半導体チッ
プ上に正規のメモリセル（正規セル）とは別に予備のメ
モリセル（予備セル）を設けておき、正規セルのうちの
不良分に代えて予備セルを使用することにより不良チッ
プを救済し得る冗長回路が採用されることが多い。
プ上に正規のメモリセル（正規セル）とは別に予備のメ
モリセル（予備セル）を設けておき、正規セルのうちの
不良分に代えて予備セルを使用することにより不良チッ
プを救済し得る冗長回路が採用されることが多い。
【０００３】このような冗長回路は様々なものがある
が、本願発明者らは、生産性に優れ、占有面積の増大が
少なくて済む冗長回路を有する半導体メモリ装置を提案
した（" A 16Mb Mask ROM with Programmable Redundan
cy " by Y.Naruke et al.ISSCCDIGEST OF TECHNICAL PA
PERS 1989pp.128-129、特願昭63−204802号）。
が、本願発明者らは、生産性に優れ、占有面積の増大が
少なくて済む冗長回路を有する半導体メモリ装置を提案
した（" A 16Mb Mask ROM with Programmable Redundan
cy " by Y.Naruke et al.ISSCCDIGEST OF TECHNICAL PA
PERS 1989pp.128-129、特願昭63−204802号）。
【０００４】この半導体メモリ装置の冗長回路は、図４
に示すような予備セル４０のアレイを有する。この予備
セル４０は、直列接続された読み出し用のＮチャネルＭ
ＯＳトランジスタ４１およびフューズ素子溶断用のＮチ
ャネルＭＯＳトランジスタ４２と、上記両トランジスタ
の直列接続ノードに一端側が接続された例えば多結晶シ
リコンで形成された電流溶断型のフューズ素子４３とを
備えている。４４は上記セルアレイのフューズ素子溶断
用トランジスタ４３の一端側に共通に接続された共通ソ
ース線であり、４５はこの共通ソース線４４に接続され
たソース電位印加用パッドである。このソース電位印加
用パッド４５には常に接地電位Ｖssが与えられる。４６
は上記セルアレイの同一列の予備セル４０の読み出し用
トランジスタ４１の一端側に共通に接続された読み出し
データ線である。４７は上記セルアレイの同一行の予備
セル４０のフューズ素子４３の他端側に共通に接続され
た書込みデータ線である。４８は上記セルアレイの同一
行の予備セル４０の読み出し用トランジスタ４１のゲー
トに共通に接続された読み出しワード線である。４９は
上記セルアレイの同一列の予備セル４０のフューズ素子
溶断用トランジスタ４２のゲートに共通に接続された書
込みワード線である。５０はチップ外部から溶断電力を
印加するために設けられ、上記書込みデータ線４７の各
一端に接続された溶断電力印加用パッドである。５１は
上記書込みデータ線４７と接地電位Ｖssとの間に接続さ
れ、書込み信号（／ＰＧＭ）によりスイッチ制御される
スイッチ素子であり、ゲートに書込み信号（／ＰＧＭ）
が印加される例えばＮチャネルＭＯＳトランジスタから
なる。
に示すような予備セル４０のアレイを有する。この予備
セル４０は、直列接続された読み出し用のＮチャネルＭ
ＯＳトランジスタ４１およびフューズ素子溶断用のＮチ
ャネルＭＯＳトランジスタ４２と、上記両トランジスタ
の直列接続ノードに一端側が接続された例えば多結晶シ
リコンで形成された電流溶断型のフューズ素子４３とを
備えている。４４は上記セルアレイのフューズ素子溶断
用トランジスタ４３の一端側に共通に接続された共通ソ
ース線であり、４５はこの共通ソース線４４に接続され
たソース電位印加用パッドである。このソース電位印加
用パッド４５には常に接地電位Ｖssが与えられる。４６
は上記セルアレイの同一列の予備セル４０の読み出し用
トランジスタ４１の一端側に共通に接続された読み出し
データ線である。４７は上記セルアレイの同一行の予備
セル４０のフューズ素子４３の他端側に共通に接続され
た書込みデータ線である。４８は上記セルアレイの同一
行の予備セル４０の読み出し用トランジスタ４１のゲー
トに共通に接続された読み出しワード線である。４９は
上記セルアレイの同一列の予備セル４０のフューズ素子
溶断用トランジスタ４２のゲートに共通に接続された書
込みワード線である。５０はチップ外部から溶断電力を
印加するために設けられ、上記書込みデータ線４７の各
一端に接続された溶断電力印加用パッドである。５１は
上記書込みデータ線４７と接地電位Ｖssとの間に接続さ
れ、書込み信号（／ＰＧＭ）によりスイッチ制御される
スイッチ素子であり、ゲートに書込み信号（／ＰＧＭ）
が印加される例えばＮチャネルＭＯＳトランジスタから
なる。
【０００５】図５は、前記フューズ素子溶断用トランジ
スタ４２のドレイン電圧（ＶD ）対ドレイン電流（ＩD
）特性の一例を示している。ゲート電圧（ＶG ）とし
て電源電圧Ｖcc（５Ｖ程度）が印加された状態では、７
Ｖ程度のドレイン電圧（ＶD ）でセカンダリー・ブレー
クダウンが生じ、数十ｍＡの大電流を流すことが可能に
なる。なお、ゲート電圧（ＶG ）が接地電位Ｖss（０
Ｖ）の時のドレイン耐圧は１５Ｖ程度になっている。
スタ４２のドレイン電圧（ＶD ）対ドレイン電流（ＩD
）特性の一例を示している。ゲート電圧（ＶG ）とし
て電源電圧Ｖcc（５Ｖ程度）が印加された状態では、７
Ｖ程度のドレイン電圧（ＶD ）でセカンダリー・ブレー
クダウンが生じ、数十ｍＡの大電流を流すことが可能に
なる。なお、ゲート電圧（ＶG ）が接地電位Ｖss（０
Ｖ）の時のドレイン耐圧は１５Ｖ程度になっている。
【０００６】図４のセルアレイに対する書込みは、各読
み出しワード線４８に接地電位Ｖssを与えて各読み出し
用トランジスタ４１をオフ状態にし、書込み信号（／Ｐ
ＧＭ）を“Ｌ”レベルにして前記スイッチ用トランジス
タ５１をオフ状態にする。そして、選択すべき予備セル
（選択セル）を含む行（選択行）の書込みデータ線４７
に溶断電力印加用パッド５０から溶断電圧を印加した状
態で、選択セルを含む列（選択列）の書込みワード線４
９に電源電圧Ｖccを印加する。この溶断電圧は、前記フ
ューズ素子溶断用トランジスタ４２のドレイン耐圧より
も低く、セカンダリー・ブレークダウンが生じる電圧よ
り高い電圧（例えば１０Ｖ）である。これにより、選択
セルにおいては、フューズ素子溶断用トランジスタ４２
がセカンダリー・ブレークダウン状態になり、溶断電力
印加用パッド５０→書込みデータ線４７→フューズ素子
４３→フューズ素子溶断用トランジスタ４２→共通ソー
ス線４４→ソース電位印加用パッド４５→接地電位Ｖss
の経路で大電流が流れる。これにより、フューズ素子４
３が溶断され、データの書込み（プログラム）が行われ
たことになる。
み出しワード線４８に接地電位Ｖssを与えて各読み出し
用トランジスタ４１をオフ状態にし、書込み信号（／Ｐ
ＧＭ）を“Ｌ”レベルにして前記スイッチ用トランジス
タ５１をオフ状態にする。そして、選択すべき予備セル
（選択セル）を含む行（選択行）の書込みデータ線４７
に溶断電力印加用パッド５０から溶断電圧を印加した状
態で、選択セルを含む列（選択列）の書込みワード線４
９に電源電圧Ｖccを印加する。この溶断電圧は、前記フ
ューズ素子溶断用トランジスタ４２のドレイン耐圧より
も低く、セカンダリー・ブレークダウンが生じる電圧よ
り高い電圧（例えば１０Ｖ）である。これにより、選択
セルにおいては、フューズ素子溶断用トランジスタ４２
がセカンダリー・ブレークダウン状態になり、溶断電力
印加用パッド５０→書込みデータ線４７→フューズ素子
４３→フューズ素子溶断用トランジスタ４２→共通ソー
ス線４４→ソース電位印加用パッド４５→接地電位Ｖss
の経路で大電流が流れる。これにより、フューズ素子４
３が溶断され、データの書込み（プログラム）が行われ
たことになる。
【０００７】なお、非選択行の書込みデータ線４７およ
び非選択列の書込みワード線４９にはそれぞれ接地電位
Ｖssを与えておくことにより、非選択セルのフューズ素
子溶断用トランジスタ４２がオン状態になることはな
い。
び非選択列の書込みワード線４９にはそれぞれ接地電位
Ｖssを与えておくことにより、非選択セルのフューズ素
子溶断用トランジスタ４２がオン状態になることはな
い。
【０００８】一方、図４のセルアレイに対する読み出し
は、溶断電力印加用パッド５０には溶断電圧を与えない
で、書込み信号（／ＰＧＭ）を“Ｈ”レベルにして前記
スイッチ用トランジスタ５１をオン状態にする。また、
各書込みワード線４９に接地電位Ｖssを与えて各フュー
ズ素子溶断用トランジスタ４２をオフ状態にする。この
状態で、選択行の読み出しワード線４８に電源電圧Ｖcc
を印加する。これにより、選択行の各セルにおいては、
読み出し用トランジスタ４１がオン状態になり、フュー
ズ素子４３が溶断されている場合には、読み出し用トラ
ンジスタ４１と書込みデータ線４７とが非接続状態であ
るので、読み出しデータ線４６は読み出し動作前の
“Ｈ”レベル状態のままである。これに対して、フュー
ズ素子４３が溶断されていない場合には、読み出しデー
タ線４６は読み出し用トランジスタ４１→フューズ素子
４３→書込みデータ線４７→スイッチ用トランジスタ５
１→接地電位Ｖssの経路で接地されて“Ｌ”レベルにな
る。なお、非選択行の読み出しワード線４８には接地電
位Ｖssを与えておくことにより、非選択行のセルの読み
出し用トランジスタ４１をオフ状態にする。
は、溶断電力印加用パッド５０には溶断電圧を与えない
で、書込み信号（／ＰＧＭ）を“Ｈ”レベルにして前記
スイッチ用トランジスタ５１をオン状態にする。また、
各書込みワード線４９に接地電位Ｖssを与えて各フュー
ズ素子溶断用トランジスタ４２をオフ状態にする。この
状態で、選択行の読み出しワード線４８に電源電圧Ｖcc
を印加する。これにより、選択行の各セルにおいては、
読み出し用トランジスタ４１がオン状態になり、フュー
ズ素子４３が溶断されている場合には、読み出し用トラ
ンジスタ４１と書込みデータ線４７とが非接続状態であ
るので、読み出しデータ線４６は読み出し動作前の
“Ｈ”レベル状態のままである。これに対して、フュー
ズ素子４３が溶断されていない場合には、読み出しデー
タ線４６は読み出し用トランジスタ４１→フューズ素子
４３→書込みデータ線４７→スイッチ用トランジスタ５
１→接地電位Ｖssの経路で接地されて“Ｌ”レベルにな
る。なお、非選択行の読み出しワード線４８には接地電
位Ｖssを与えておくことにより、非選択行のセルの読み
出し用トランジスタ４１をオフ状態にする。
【０００９】ところで、上記したようにフューズ素子溶
断用トランジスタ４２のスナップバック動作を利用して
フューズ素子４３を溶断する際に、数十ｍＡの大電流を
流すためには、溶断電力印加用パッド５０に溶断電力供
給源の接触子（例えばテスターのプローブカードの針な
ど）を接触させて直接に溶断電圧を印加する必要があ
る。換言すれば、１行の予備セルに対して１個の溶断電
力印加用パッド５０が必要とされた。
断用トランジスタ４２のスナップバック動作を利用して
フューズ素子４３を溶断する際に、数十ｍＡの大電流を
流すためには、溶断電力印加用パッド５０に溶断電力供
給源の接触子（例えばテスターのプローブカードの針な
ど）を接触させて直接に溶断電圧を印加する必要があ
る。換言すれば、１行の予備セルに対して１個の溶断電
力印加用パッド５０が必要とされた。
【００１０】上記したようなトランジスタのスナップバ
ック動作を利用してフューズ素子を溶断するメモリセル
のアレイとして実用化されたものは、行数が８であり、
必要とする溶断電力印加用パッドは８個であった。仮
に、上記セルアレイの行数を倍にしようとすると、つま
り、１６行のセルアレイを実現しようとすると、必要と
する溶断電力印加用パッドは１６個になる。
ック動作を利用してフューズ素子を溶断するメモリセル
のアレイとして実用化されたものは、行数が８であり、
必要とする溶断電力印加用パッドは８個であった。仮
に、上記セルアレイの行数を倍にしようとすると、つま
り、１６行のセルアレイを実現しようとすると、必要と
する溶断電力印加用パッドは１６個になる。
【００１１】しかし、一般にパッドの占有面積は大きい
ので、上記したように１個のソース電位印加用パッド４
５と１６個の溶断電力印加用パッド５０との合計で１７
個も必要になると、チップサイズがかなり増大し、ま
た、テスターの接触子群を１６個の溶断電力印加用パッ
ド５０の全てに正確に接触させることは非常に困難であ
り、溶断電力供給源の接触子と溶断電力印加用パッド５
０との接触抵抗が大きくなりがちであり、プログラム上
のトラブルが発生するおそれがある。
ので、上記したように１個のソース電位印加用パッド４
５と１６個の溶断電力印加用パッド５０との合計で１７
個も必要になると、チップサイズがかなり増大し、ま
た、テスターの接触子群を１６個の溶断電力印加用パッ
ド５０の全てに正確に接触させることは非常に困難であ
り、溶断電力供給源の接触子と溶断電力印加用パッド５
０との接触抵抗が大きくなりがちであり、プログラム上
のトラブルが発生するおそれがある。
【００１２】
【発明が解決しようとする課題】上記したようにトラン
ジスタのスナップバック動作を利用してフューズ素子を
溶断するメモリセルのアレイを有する従来の半導体記憶
装置は、アレイの各行毎に溶断電力印加用パッドを設け
る必要があり、アレイの行数を増加させようとすると、
溶断電力印加用パッドを行数の増加分と同数だけ増加さ
せる必要が生じ、チップサイズの増大分が大きくなり、
溶断電力供給源の接触子とパッドとの接触抵抗の増大を
きたし、プログラム上のトラブルが発生するおそれがあ
るという問題があった。
ジスタのスナップバック動作を利用してフューズ素子を
溶断するメモリセルのアレイを有する従来の半導体記憶
装置は、アレイの各行毎に溶断電力印加用パッドを設け
る必要があり、アレイの行数を増加させようとすると、
溶断電力印加用パッドを行数の増加分と同数だけ増加さ
せる必要が生じ、チップサイズの増大分が大きくなり、
溶断電力供給源の接触子とパッドとの接触抵抗の増大を
きたし、プログラム上のトラブルが発生するおそれがあ
るという問題があった。
【００１３】本発明は上記の問題点を解決すべくなされ
たもので、トランジスタのスナップバック動作を利用し
てフューズ素子を溶断するメモリセルのアレイの行数を
増加させる場合に、書込みデータ線および溶断電力印加
用パッドの増加数が行数の増加分よりも少なくて済み、
チップサイズの増大分を抑制し、溶断電力供給源の接触
子とパッドとの接触抵抗の増大を抑制し、プログラム上
のトラブルの発生を防止し得る半導体記憶装置を提供す
ることを目的とする。
たもので、トランジスタのスナップバック動作を利用し
てフューズ素子を溶断するメモリセルのアレイの行数を
増加させる場合に、書込みデータ線および溶断電力印加
用パッドの増加数が行数の増加分よりも少なくて済み、
チップサイズの増大分を抑制し、溶断電力供給源の接触
子とパッドとの接触抵抗の増大を抑制し、プログラム上
のトラブルの発生を防止し得る半導体記憶装置を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、直列接続された読み出し用トランジスタおよびフュ
ーズ素子溶断用トランジスタならびに上記両トランジス
タの直列接続ノードに一端側が接続された電流溶断型の
フューズ素子を備え、上記フューズ素子溶断用トランジ
スタのスナップバック動作を利用して上記フューズ素子
を溶断するメモリセル群のアレイと、このメモリセルア
レイの同一行のメモリセルの読み出し用トランジスタの
制御電極に共通に接続された読み出しワード線と、上記
メモリセルアレイの同一列のメモリセルの読み出し用ト
ランジスタの一端側に共通に接続された読み出しデータ
線と、上記メモリセルアレイの同一列のメモリセルのフ
ューズ素子溶断用トランジスタの制御電極に共通に接続
された書込みワード線と、上記メモリセルアレイの同一
行のメモリセルのフューズ素子の他端側に共通に接続さ
れると共に複数行毎に共通に形成された書込みデータ線
と、上記複数行の各行毎に独立に設けられ、前記フュー
ズ素子溶断用トランジスタの一端側に接続された制御信
号線と、前記書込みデータ線の一端に接続された溶断電
力印加用パッドとを具備することを特徴とする。
は、直列接続された読み出し用トランジスタおよびフュ
ーズ素子溶断用トランジスタならびに上記両トランジス
タの直列接続ノードに一端側が接続された電流溶断型の
フューズ素子を備え、上記フューズ素子溶断用トランジ
スタのスナップバック動作を利用して上記フューズ素子
を溶断するメモリセル群のアレイと、このメモリセルア
レイの同一行のメモリセルの読み出し用トランジスタの
制御電極に共通に接続された読み出しワード線と、上記
メモリセルアレイの同一列のメモリセルの読み出し用ト
ランジスタの一端側に共通に接続された読み出しデータ
線と、上記メモリセルアレイの同一列のメモリセルのフ
ューズ素子溶断用トランジスタの制御電極に共通に接続
された書込みワード線と、上記メモリセルアレイの同一
行のメモリセルのフューズ素子の他端側に共通に接続さ
れると共に複数行毎に共通に形成された書込みデータ線
と、上記複数行の各行毎に独立に設けられ、前記フュー
ズ素子溶断用トランジスタの一端側に接続された制御信
号線と、前記書込みデータ線の一端に接続された溶断電
力印加用パッドとを具備することを特徴とする。
【００１５】
【作用】セルアレイの複数行で１本の書込みデータ線お
よび１個の溶断電力印加用パッドを共用しているが、フ
ューズ素子溶断用トランジスタの一端側に接続された制
御信号線は上記書込みデータ線を共用する複数行の各行
毎に独立に設けられているので、各行の制御信号線の電
位を独立に制御することにより各行の選択セル毎に書込
むことが可能になる。これにより、セルアレイの行数を
増加させる場合に、書込みデータ線および溶断電力印加
用パッドの増加数が行数の増加分よりも少なくて済み、
セルサイズを縮小化し、チップサイズの増大分を抑制
し、溶断電力供給源の接触子とパッドとの接触抵抗の増
大を抑制し、プログラム上のトラブルの発生を防止する
ことが可能になる。
よび１個の溶断電力印加用パッドを共用しているが、フ
ューズ素子溶断用トランジスタの一端側に接続された制
御信号線は上記書込みデータ線を共用する複数行の各行
毎に独立に設けられているので、各行の制御信号線の電
位を独立に制御することにより各行の選択セル毎に書込
むことが可能になる。これにより、セルアレイの行数を
増加させる場合に、書込みデータ線および溶断電力印加
用パッドの増加数が行数の増加分よりも少なくて済み、
セルサイズを縮小化し、チップサイズの増大分を抑制
し、溶断電力供給源の接触子とパッドとの接触抵抗の増
大を抑制し、プログラム上のトラブルの発生を防止する
ことが可能になる。
【００１６】なお、隣り合う２行で１本の書込みデータ
線および１個の溶断電力印加用パッドを設ける場合に
は、書込みデータ線および溶断電力印加用パッドの増加
数が行数の増加分の半分で済む。
線および１個の溶断電力印加用パッドを設ける場合に
は、書込みデータ線および溶断電力印加用パッドの増加
数が行数の増加分の半分で済む。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るマスクＲ
ＯＭの冗長回路に用いられているセルアレイを示してお
り、その一部を図２に示している。図１、図２のセルア
レイは、図４に示したセルアレイと比べて、次の点
（ａ）、（ｂ）が異なり、その他は同じであるので図４
中と同一符号を付している。
に説明する。図１は、本発明の一実施例に係るマスクＲ
ＯＭの冗長回路に用いられているセルアレイを示してお
り、その一部を図２に示している。図１、図２のセルア
レイは、図４に示したセルアレイと比べて、次の点
（ａ）、（ｂ）が異なり、その他は同じであるので図４
中と同一符号を付している。
【００１８】即ち、（ａ）書込みデータ線４７がセルア
レイの隣り合う２行毎に共通に形成され、この２行で１
本の書込みデータ線４７および１個の溶断電力印加用パ
ッド５０を共用している。（ｂ）フューズ素子溶断用ト
ランジスタ４２の一端側に接続された制御信号線１０
が、上記書込みデータ線４７を共用する２行の各行毎に
独立に設けられ、かつ、セルアレイの隣り合う２行毎に
共通に形成されている。この制御信号線１０および書込
みデータ線４７は例えば一層の金属配線（例えばアルミ
ニウムなど）により互いに平行に形成されている。そし
て、奇数行の制御信号線１０群はセルアレイの行方向一
端側へ引き出されて共通接続され、全体として櫛形に配
置されている。同様に、偶数行の制御信号線１０群はセ
ルアレイの行方向他端側へ引き出されて共通に接続され
ており、全体として櫛形に配置されている。そして、奇
数行の制御信号線１０群はセルアレイの行方向一端側で
第１の制御信号印加用パッド１１に共通に接続され、偶
数行の制御信号線１０群はセルアレイの行方向他端側で
第２の制御信号印加用パッド１２に共通に接続されてい
る。
レイの隣り合う２行毎に共通に形成され、この２行で１
本の書込みデータ線４７および１個の溶断電力印加用パ
ッド５０を共用している。（ｂ）フューズ素子溶断用ト
ランジスタ４２の一端側に接続された制御信号線１０
が、上記書込みデータ線４７を共用する２行の各行毎に
独立に設けられ、かつ、セルアレイの隣り合う２行毎に
共通に形成されている。この制御信号線１０および書込
みデータ線４７は例えば一層の金属配線（例えばアルミ
ニウムなど）により互いに平行に形成されている。そし
て、奇数行の制御信号線１０群はセルアレイの行方向一
端側へ引き出されて共通接続され、全体として櫛形に配
置されている。同様に、偶数行の制御信号線１０群はセ
ルアレイの行方向他端側へ引き出されて共通に接続され
ており、全体として櫛形に配置されている。そして、奇
数行の制御信号線１０群はセルアレイの行方向一端側で
第１の制御信号印加用パッド１１に共通に接続され、偶
数行の制御信号線１０群はセルアレイの行方向他端側で
第２の制御信号印加用パッド１２に共通に接続されてい
る。
【００１９】上記セルアレイに対する書込みは、各読み
出しワード線４６に接地電位Ｖssを与えて各読み出し用
トランジスタ４１をオフ状態にし、書込み信号（／ＰＧ
Ｍ）を“Ｌ”レベルにしてスイッチ用トランジスタ５１
をオフ状態にする。また、選択すべき予備セル（選択セ
ル）を含む行（選択行）に接続されている第１の制御信
号印加用パッド１１に接地電位Ｖssを与え、第２の制御
信号印加用パッド１２に電源電圧Ｖcc（例えば５Ｖ）を
与える。そして、上記選択行に接続されている書込みデ
ータ線４７に溶断電力印加用パッド５０から溶断電圧
（例えば１０Ｖ）を印加した状態で、選択セルを含む列
（選択列）の書込みワード線４９に電源電圧Ｖccを印加
する。これにより、選択セルにおいては、フューズ素子
溶断用トランジスタ４２が前述したようなスナップバッ
ク動作をし、溶断電力印加用パッド５０→書込みデータ
線４７→フューズ素子４３→フューズ素子溶断用トラン
ジスタ４２→制御信号線１０→第１の制御信号印加用パ
ッド１１→接地電位Ｖssの経路で大電流が流れ、フュー
ズ素子４３が溶断される。この時、上記選択行と書込み
データ線４７を共用している隣りの行の制御信号線１０
には第２の制御信号印加用パッド１２から電源電圧Ｖcc
が与えられているので、この隣りの行における上記選択
セルと同一列の非選択セルにおいては、フューズ素子溶
断用トランジスタ４２はオフ状態であり、フューズ素子
４３は溶断されない。
出しワード線４６に接地電位Ｖssを与えて各読み出し用
トランジスタ４１をオフ状態にし、書込み信号（／ＰＧ
Ｍ）を“Ｌ”レベルにしてスイッチ用トランジスタ５１
をオフ状態にする。また、選択すべき予備セル（選択セ
ル）を含む行（選択行）に接続されている第１の制御信
号印加用パッド１１に接地電位Ｖssを与え、第２の制御
信号印加用パッド１２に電源電圧Ｖcc（例えば５Ｖ）を
与える。そして、上記選択行に接続されている書込みデ
ータ線４７に溶断電力印加用パッド５０から溶断電圧
（例えば１０Ｖ）を印加した状態で、選択セルを含む列
（選択列）の書込みワード線４９に電源電圧Ｖccを印加
する。これにより、選択セルにおいては、フューズ素子
溶断用トランジスタ４２が前述したようなスナップバッ
ク動作をし、溶断電力印加用パッド５０→書込みデータ
線４７→フューズ素子４３→フューズ素子溶断用トラン
ジスタ４２→制御信号線１０→第１の制御信号印加用パ
ッド１１→接地電位Ｖssの経路で大電流が流れ、フュー
ズ素子４３が溶断される。この時、上記選択行と書込み
データ線４７を共用している隣りの行の制御信号線１０
には第２の制御信号印加用パッド１２から電源電圧Ｖcc
が与えられているので、この隣りの行における上記選択
セルと同一列の非選択セルにおいては、フューズ素子溶
断用トランジスタ４２はオフ状態であり、フューズ素子
４３は溶断されない。
【００２０】なお、選択行に接続されていない書込みデ
ータ線４７および非選択列の書込みワード線４９にはそ
れぞれ接地電位Ｖssを与えておくことにより、非選択セ
ルのフューズ素子溶断用トランジスタ４２がオン状態に
なることはない。
ータ線４７および非選択列の書込みワード線４９にはそ
れぞれ接地電位Ｖssを与えておくことにより、非選択セ
ルのフューズ素子溶断用トランジスタ４２がオン状態に
なることはない。
【００２１】一方、上記セルアレイに対する読み出し
は、溶断電力印加用パッド５０には溶断電圧を与えない
で、書込み信号（／ＰＧＭ）を“Ｈ”レベルにして前記
スイッチ用トランジスタ５１をオン状態にする。また、
各制御信号印加用パッド１１および１２に接地電位Ｖss
を与え、各書込みワード線４９に接地電位Ｖssを与えて
各フューズ素子溶断用トランジスタ４２をオフ状態にす
る。この状態で、選択行の読み出しワード線４８に電源
電圧Ｖccを印加する。これにより、選択行の各セルにお
いては、読み出し用トランジスタ４１がオン状態にな
り、フューズ素子４３が溶断されている場合には、読み
出し用トランジスタ４１と書込みデータ線４７とが非接
続状態であるので、読み出しデータ線４６は読み出し動
作前の“Ｈ”レベル状態のままである。これに対して、
フューズ素子４３が溶断されていない場合には、読み出
しデータ線４６は読み出し用トランジスタ４１→フュー
ズ素子４３→書込みデータ線４７→スイッチ用トランジ
スタ５１→接地電位Ｖssの経路で接地されて“Ｌ”レベ
ルになる。なお、非選択行の読み出しワード線４８には
接地電位Ｖssを与えておくことにより、非選択行のセル
の読み出し用トランジスタ４１をオフ状態にする。
は、溶断電力印加用パッド５０には溶断電圧を与えない
で、書込み信号（／ＰＧＭ）を“Ｈ”レベルにして前記
スイッチ用トランジスタ５１をオン状態にする。また、
各制御信号印加用パッド１１および１２に接地電位Ｖss
を与え、各書込みワード線４９に接地電位Ｖssを与えて
各フューズ素子溶断用トランジスタ４２をオフ状態にす
る。この状態で、選択行の読み出しワード線４８に電源
電圧Ｖccを印加する。これにより、選択行の各セルにお
いては、読み出し用トランジスタ４１がオン状態にな
り、フューズ素子４３が溶断されている場合には、読み
出し用トランジスタ４１と書込みデータ線４７とが非接
続状態であるので、読み出しデータ線４６は読み出し動
作前の“Ｈ”レベル状態のままである。これに対して、
フューズ素子４３が溶断されていない場合には、読み出
しデータ線４６は読み出し用トランジスタ４１→フュー
ズ素子４３→書込みデータ線４７→スイッチ用トランジ
スタ５１→接地電位Ｖssの経路で接地されて“Ｌ”レベ
ルになる。なお、非選択行の読み出しワード線４８には
接地電位Ｖssを与えておくことにより、非選択行のセル
の読み出し用トランジスタ４１をオフ状態にする。
【００２２】即ち、上記実施例の回路によれば、セルア
レイの隣り合う２行で１本の書込みデータ線４７および
１個の溶断電力印加用パッド５０を共用し、上記書込み
データ線４７を共用する各行毎に独立に制御信号線１０
が設けられているので、各行の制御信号線１０の電位を
独立に制御することにより各行の選択セル毎に書込むこ
とが可能になる。
レイの隣り合う２行で１本の書込みデータ線４７および
１個の溶断電力印加用パッド５０を共用し、上記書込み
データ線４７を共用する各行毎に独立に制御信号線１０
が設けられているので、各行の制御信号線１０の電位を
独立に制御することにより各行の選択セル毎に書込むこ
とが可能になる。
【００２３】このように書込みデータ線４７を隣り合う
２行で共用しているので、セルサイズを小さくすること
が可能になる。因みに、上記実施例により２行のセルア
レイを実現した場合は、従来例の回路方式により２行の
セルアレイを実現する場合に比べて、セルサイズを約２
０％縮小化できた。
２行で共用しているので、セルサイズを小さくすること
が可能になる。因みに、上記実施例により２行のセルア
レイを実現した場合は、従来例の回路方式により２行の
セルアレイを実現する場合に比べて、セルサイズを約２
０％縮小化できた。
【００２４】また、セルアレイの行数を増加させる場合
に、書込みデータ線４７および溶断電力印加用パッド５
０の増加数が行数の増加分よりも少なくて済む。例えば
１６行のセルアレイを実現しようとすると、必要とする
パッドは、８個の溶断電力印加用パッド５０と２個の制
御信号印加用パッド１１、１２との合計１０個で済み、
従来例の場合で必要とする１７個と比べて大幅に削減さ
れる。従って、チップサイズの増大分を抑制し、溶断電
力供給源の接触子とパッド５０との接触抵抗の増大を抑
制し、プログラム上のトラブルの発生を防止することが
可能になる。
に、書込みデータ線４７および溶断電力印加用パッド５
０の増加数が行数の増加分よりも少なくて済む。例えば
１６行のセルアレイを実現しようとすると、必要とする
パッドは、８個の溶断電力印加用パッド５０と２個の制
御信号印加用パッド１１、１２との合計１０個で済み、
従来例の場合で必要とする１７個と比べて大幅に削減さ
れる。従って、チップサイズの増大分を抑制し、溶断電
力供給源の接触子とパッド５０との接触抵抗の増大を抑
制し、プログラム上のトラブルの発生を防止することが
可能になる。
【００２５】なお、上記実施例において、セルアレイに
対する書込み時に、選択行とは書込みデータ線４７を共
用していない非選択行で、第２の制御信号印加用パッド
１２に接続された制御信号線１０に接続され、かつ、選
択列に接続されている非選択セルにおいては、書込みデ
ータ線４７に接地電位Ｖssが与えられ、制御信号線１０
に第２の制御信号印加用パッド１２から電源電圧Ｖccが
与えられ、書込みワード線４９に電源電圧Ｖccが印加さ
れる。従って、この非選択セルがオン状態になり、第２
の制御信号印加用パッド１２→制御信号線１０→フュー
ズ素子溶断用トランジスタ４２→フューズ素子４３→書
込みデータ線４７→溶断電力印加用パッド５０→接地電
位Ｖssの経路（選択セルの書込み時とは逆方向の経路）
に電流が流れるおそれがある。この逆方向の電流を完全
に防止するためには、図３に示すように構成すればよ
い。
対する書込み時に、選択行とは書込みデータ線４７を共
用していない非選択行で、第２の制御信号印加用パッド
１２に接続された制御信号線１０に接続され、かつ、選
択列に接続されている非選択セルにおいては、書込みデ
ータ線４７に接地電位Ｖssが与えられ、制御信号線１０
に第２の制御信号印加用パッド１２から電源電圧Ｖccが
与えられ、書込みワード線４９に電源電圧Ｖccが印加さ
れる。従って、この非選択セルがオン状態になり、第２
の制御信号印加用パッド１２→制御信号線１０→フュー
ズ素子溶断用トランジスタ４２→フューズ素子４３→書
込みデータ線４７→溶断電力印加用パッド５０→接地電
位Ｖssの経路（選択セルの書込み時とは逆方向の経路）
に電流が流れるおそれがある。この逆方向の電流を完全
に防止するためには、図３に示すように構成すればよ
い。
【００２６】図３は、図２のセルアレイの変形例を示し
ており、図２のセルアレイに対して、さらに、溶断電力
印加用パッド５０とこれに接続される書込みデータ線４
７との間に、溶断電力印加用パッド５０から書込みデー
タ線４７の方向へのみ電流を流す特性を有する一方向性
素子（例えばダイオード）３１が挿入されている。この
一方向性素子３１は、選択セルの書込み時には電流を流
すが、前記したような逆方向の電流を遮断する。
ており、図２のセルアレイに対して、さらに、溶断電力
印加用パッド５０とこれに接続される書込みデータ線４
７との間に、溶断電力印加用パッド５０から書込みデー
タ線４７の方向へのみ電流を流す特性を有する一方向性
素子（例えばダイオード）３１が挿入されている。この
一方向性素子３１は、選択セルの書込み時には電流を流
すが、前記したような逆方向の電流を遮断する。
【００２７】なお、上記各実施例では、セルアレイの隣
り合う２行で１本の書込みデータ線および１個の溶断電
力印加用パッドを共用するように構成した例を示した
が、これに限らず、セルアレイの複数行で１本の書込み
データ線および１個の溶断電力印加用パッドを共用する
ように構成しても、上記実施例と同様の効果が得られ
る。
り合う２行で１本の書込みデータ線および１個の溶断電
力印加用パッドを共用するように構成した例を示した
が、これに限らず、セルアレイの複数行で１本の書込み
データ線および１個の溶断電力印加用パッドを共用する
ように構成しても、上記実施例と同様の効果が得られ
る。
【００２８】また、上記各実施例では、セルアレイのト
ランジスタとしてＭＯＳトランジスタを示したが、バイ
ポーラトランジスタを用いる場合でも本発明を適用する
ことができる。
ランジスタとしてＭＯＳトランジスタを示したが、バイ
ポーラトランジスタを用いる場合でも本発明を適用する
ことができる。
【００２９】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、フューズ素子溶断用トランジスタのスナップ
バック動作を利用してフューズ素子を溶断するメモリセ
ルのアレイの行数を増加させる場合に、書込みデータ線
および溶断電力印加用パッドの増加数が行数の増加分よ
りも少なくて済み、チップサイズの増大分を抑制し、溶
断電力供給源の接触子とパッドとの接触抵抗の増大を抑
制し、プログラム上のトラブルの発生を防止することが
できる。
によれば、フューズ素子溶断用トランジスタのスナップ
バック動作を利用してフューズ素子を溶断するメモリセ
ルのアレイの行数を増加させる場合に、書込みデータ線
および溶断電力印加用パッドの増加数が行数の増加分よ
りも少なくて済み、チップサイズの増大分を抑制し、溶
断電力供給源の接触子とパッドとの接触抵抗の増大を抑
制し、プログラム上のトラブルの発生を防止することが
できる。
【図１】本発明の一実施例に係るマスクＲＯＭの冗長回
路の一部を示す回路図。
路の一部を示す回路図。
【図２】図１中のセルアレイの一部を示す回路図。
【図３】図２のセルアレイの変形例を示す回路図。
【図４】従来のマスクＲＯＭの一部を示す回路図。
【図５】図４中のフューズ素子溶断用トランジスタの特
性の一例を示す図。
性の一例を示す図。
１０…制御信号線、１１…第１の制御信号印加用パッ
ド、１２…第２の制御信号印加用パッド、４０…メモリ
セル、４１…読み出し用トランジスタ、４２…フューズ
素子溶断用トランジスタ、４３…フューズ素子、４６…
読み出しデータ線、４７…書込みデータ線、４８…読み
出しワード線、４９…書込みワード線、５０…溶断電力
印加用パッド、５１…スイッチ用トランジスタ。
ド、１２…第２の制御信号印加用パッド、４０…メモリ
セル、４１…読み出し用トランジスタ、４２…フューズ
素子溶断用トランジスタ、４３…フューズ素子、４６…
読み出しデータ線、４７…書込みデータ線、４８…読み
出しワード線、４９…書込みワード線、５０…溶断電力
印加用パッド、５１…スイッチ用トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 17/14
Claims (4)
- 【請求項１】 直列接続された読み出し用トランジスタ
およびフューズ素子溶断用トランジスタならびに上記両
トランジスタの直列接続ノードに一端側が接続された電
流溶断型のフューズ素子を備え、上記フューズ素子溶断
用トランジスタのスナップバック動作を利用して上記フ
ューズ素子を溶断するメモリセル群のアレイと、 このメモリセルアレイの同一行のメモリセルの読み出し
用トランジスタの制御電極に共通に接続された読み出し
ワード線と、 上記メモリセルアレイの同一列のメモリセルの読み出し
用トランジスタの一端側に共通に接続された読み出しデ
ータ線と、 上記メモリセルアレイの同一列のメモリセルのフューズ
素子溶断用トランジスタの制御電極に共通に接続された
書込みワード線と、 上記メモリセルアレイの同一行のメモリセルのフューズ
素子の他端側に共通に接続されると共に複数行毎に共通
に形成された書込みデータ線と、 上記複数行の各行毎に独立に設けられ、前記フューズ素
子溶断用トランジスタの一端側に接続された制御信号線
と、 前記書込みデータ線の一端に接続された溶断電力印加用
パッドとを具備することを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記書込みデータ線は、前記メモリセルアレイの隣
り合う２行毎に共通に形成されていることを特徴とする
半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、前記制御信号線は、前記メモリセルアレイの隣り合
う２行毎に共通に形成され、奇数行の制御信号線群はメ
モリセルアレイの行方向一端側へ引き出されて第１の制
御信号印加用パッドに共通に接続され、偶数行の制御信
号線群は上記メモリセルアレイの行方向他端側へ引き出
されて第２の制御信号印加用パッドに共通に接続されて
いることを特徴とする半導体記憶装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体記憶装置において、さらに、前記溶断電力印加用
パッドとこれに接続される書込みデータ線との間に挿入
され、溶断電力印加用パッドから書込みデータ線の方向
へのみ電流を流す特性を有する一方向性素子を具備する
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30464091A JP3107615B2 (ja) | 1991-11-20 | 1991-11-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30464091A JP3107615B2 (ja) | 1991-11-20 | 1991-11-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05144283A JPH05144283A (ja) | 1993-06-11 |
| JP3107615B2 true JP3107615B2 (ja) | 2000-11-13 |
Family
ID=17935471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30464091A Expired - Fee Related JP3107615B2 (ja) | 1991-11-20 | 1991-11-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3107615B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273772A (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | 半導体装置 |
-
1991
- 1991-11-20 JP JP30464091A patent/JP3107615B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05144283A (ja) | 1993-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7151693B2 (en) | Method of writing data to a non-volatile semiconductor memory | |
| JP3104319B2 (ja) | 不揮発性記憶装置 | |
| US5109361A (en) | Electrically page erasable and programmable read only memory | |
| US8687455B2 (en) | Nonvolatile semiconductor memory | |
| US6563750B2 (en) | Semiconductor memory including a circuit for selecting redundant memory cells | |
| US7038925B1 (en) | Static semiconductor memory device having T-type bit line structure | |
| KR960006722B1 (ko) | 낸드형 쎌구조를 가지는 불휘발성 반도체집적회로 | |
| US5553016A (en) | Semiconductor memory device | |
| US11817160B2 (en) | One-time programmable memory bit cell | |
| KR100346991B1 (ko) | 반도체 기억 장치 | |
| KR100491912B1 (ko) | 불휘발성 반도체 메모리 | |
| KR100283542B1 (ko) | 입력 신호의 오버슈트, 언더슈트를 피엔 접합을 이용한 회로에의해 클램프하는 반도체 기억 장치 | |
| JP4596729B2 (ja) | 半導体記憶装置及び書き込みと読み出しの制御方法 | |
| US6084799A (en) | Nonvolatile semiconductor memory having improved source line drive circuit | |
| JPS61267997A (ja) | 半導体回路 | |
| JP3107615B2 (ja) | 半導体記憶装置 | |
| US5523976A (en) | Non-volatile semiconductor memory device having a memory cell group operative as a redundant memory cell group for replacement of another group | |
| US11189356B2 (en) | One-time-programmable memory | |
| US12027220B2 (en) | One-time-programmable memory | |
| JP3020561B2 (ja) | 半導体記憶装置 | |
| JP4398541B2 (ja) | 不揮発性半導体メモリ | |
| US20240170074A1 (en) | Semiconductor memory device | |
| US11956947B2 (en) | One-time programmable memory device | |
| US20240224512A1 (en) | One-time programmable memory device | |
| JP3862409B2 (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000822 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070908 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |