JPH0329314B2 - - Google Patents
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- JPH0329314B2 JPH0329314B2 JP59243304A JP24330484A JPH0329314B2 JP H0329314 B2 JPH0329314 B2 JP H0329314B2 JP 59243304 A JP59243304 A JP 59243304A JP 24330484 A JP24330484 A JP 24330484A JP H0329314 B2 JPH0329314 B2 JP H0329314B2
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- Japan
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- word driver
- word
- memory cell
- memory device
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- Expired - Lifetime
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- 239000004065 semiconductor Substances 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、さらに詳しく
は、シヨツトキーバリアーダイオード（以下
SBDと称す）を負荷とするトランジスタにより
形成されたメモリセルをワード線に沿つて多数配
列して、前記メモリセルをワード線の一端よりワ
ードドライバにて駆動する半導体記憶装置に関す
るものである。
は、シヨツトキーバリアーダイオード（以下
SBDと称す）を負荷とするトランジスタにより
形成されたメモリセルをワード線に沿つて多数配
列して、前記メモリセルをワード線の一端よりワ
ードドライバにて駆動する半導体記憶装置に関す
るものである。
以上のごとき半導体記憶装置を第３図について
説明する。
説明する。
第３図において１はメモリセル、２ａ，２ｂは
ワード線、SBDはシヨツトキーバリアーダイオ
ードである。第３図において、データの保持状態
においてはトランジスタT2がオンしておりT2の
コレクタにはデータ保持電流が流れ、SBDがオ
ンしT2のコレクタはワード線よりSBDのVFだけ
電位が下り“Ｌ”となる。T1のベースはＬ電位
に接続されているためT1はオフとなり、T1のコ
レクタはワード線とほぼ同じ電位となる。このと
きビツトラインはT1，T2ともに電流の流れない
電位にしてある。
ワード線、SBDはシヨツトキーバリアーダイオ
ードである。第３図において、データの保持状態
においてはトランジスタT2がオンしておりT2の
コレクタにはデータ保持電流が流れ、SBDがオ
ンしT2のコレクタはワード線よりSBDのVFだけ
電位が下り“Ｌ”となる。T1のベースはＬ電位
に接続されているためT1はオフとなり、T1のコ
レクタはワード線とほぼ同じ電位となる。このと
きビツトラインはT1，T2ともに電流の流れない
電位にしてある。
書込み状態において、データ保持状態からT1
をオンにするにはT1のエミツタに接続されてい
るビツトラインの電位をT2のコレクタ電位より
トランジスタのVBEだけ下げ、T1に書込電流IWを
流す。するとトランジスタT1はオンになり、ト
ランジスタT1のコレクタはＬになりT2はオフに
なりT2のコレクタはＨになる。
をオンにするにはT1のエミツタに接続されてい
るビツトラインの電位をT2のコレクタ電位より
トランジスタのVBEだけ下げ、T1に書込電流IWを
流す。するとトランジスタT1はオンになり、ト
ランジスタT1のコレクタはＬになりT2はオフに
なりT2のコレクタはＨになる。
この書込状態からビツトラインの電位をデータ
保持状態にするとT1にはIWのかわりにIHが流れ書
込まれたデータを保持する。
保持状態にするとT1にはIWのかわりにIHが流れ書
込まれたデータを保持する。
実際のメモリ装置においては、多数のワード線
があり、そのうちの１本の電位を高くしてワード
線を選択する。選択されたワード線の電位と非選
択ワード線の電位差をVWとし、選択されるメモ
リセルのT1がオンであり、T2がオフであるよう
に電流IWを流し、このとき選択セルと同じビツト
線上のメモリセルの全てが選択されたセルと逆デ
ータ（なわちT4がオンの状態）であつたと仮定
する。このときT1のコレクタのSBDのVFが大で
あり、VWに近い値であると、選択セルのT1のコ
レクタと非選択セルのT3のコレクタの電位も近
づき、トランジスタT4に電流Idが流れてしまう。
１ビツト線に接続されるメモリセルの数がＮであ
るとIdは（Ｎ−１）倍となる。そして本来選択セ
ルに流れるべき電流IWが｛IW−Id（Ｎ−１）｝とな
り選択セルにデータを書込む時間が大きくなつて
しまう。
があり、そのうちの１本の電位を高くしてワード
線を選択する。選択されたワード線の電位と非選
択ワード線の電位差をVWとし、選択されるメモ
リセルのT1がオンであり、T2がオフであるよう
に電流IWを流し、このとき選択セルと同じビツト
線上のメモリセルの全てが選択されたセルと逆デ
ータ（なわちT4がオンの状態）であつたと仮定
する。このときT1のコレクタのSBDのVFが大で
あり、VWに近い値であると、選択セルのT1のコ
レクタと非選択セルのT3のコレクタの電位も近
づき、トランジスタT4に電流Idが流れてしまう。
１ビツト線に接続されるメモリセルの数がＮであ
るとIdは（Ｎ−１）倍となる。そして本来選択セ
ルに流れるべき電流IWが｛IW−Id（Ｎ−１）｝とな
り選択セルにデータを書込む時間が大きくなつて
しまう。
ところが第３図に示すごとき半導体装置の平面
および断面をとつてみると第４図ａ，ｂ，ｃのご
とくなる。第４図においてａは平面図、ｂ，ｃは
それぞれ断面図である。第４図において１２はワ
ードドライバ部、１ａ，１ｂはメモリセル、１３
は分離層を示し、ワードドライバ部１２、メモリ
セル１ａ，１ｂにおいて、Ｃはコレクタ、Ｂはベ
ース、Ｅはエミツタ、SBDはシヨツトキーバリ
アーダイオードを示す。また１４はポリシリコン
層、１５はアルミニウム配線層を示す。ここにお
いて注目すべきは、線１１を境にして左側はポリ
シリコン層を有し、右側は有しないことである。
および断面をとつてみると第４図ａ，ｂ，ｃのご
とくなる。第４図においてａは平面図、ｂ，ｃは
それぞれ断面図である。第４図において１２はワ
ードドライバ部、１ａ，１ｂはメモリセル、１３
は分離層を示し、ワードドライバ部１２、メモリ
セル１ａ，１ｂにおいて、Ｃはコレクタ、Ｂはベ
ース、Ｅはエミツタ、SBDはシヨツトキーバリ
アーダイオードを示す。また１４はポリシリコン
層、１５はアルミニウム配線層を示す。ここにお
いて注目すべきは、線１１を境にして左側はポリ
シリコン層を有し、右側は有しないことである。
ここでSBD負荷メモリセルではSBDのVFが半
導体記憶装置の特性に非常に大きな影響をあたえ
るためチツプ内で安定したVFが得られることが
望ましい。しかしながら第４図に示すようにワー
ド線ドライド１２の近傍にあるSBDはワード線
ドライバのエミツタ上にあるポリシリコンの影響
を受けVFが変動しやすい。
導体記憶装置の特性に非常に大きな影響をあたえ
るためチツプ内で安定したVFが得られることが
望ましい。しかしながら第４図に示すようにワー
ド線ドライド１２の近傍にあるSBDはワード線
ドライバのエミツタ上にあるポリシリコンの影響
を受けVFが変動しやすい。
またワードドライバの側の１列のVFが大きい
と、他のメモリセル部分より書込時間が大きくな
り、規格を満足できなくなるおそれがある。これ
を改善する方法として、VWを大きくする方法が
あるが、VWが大きいと読出し時間が大きくなる
という欠点があり、端のSBDの他のSBDのVFの
差が製造バラツキ等により100mV以上も違うこ
とがあり、最適値を設定しにくい。
と、他のメモリセル部分より書込時間が大きくな
り、規格を満足できなくなるおそれがある。これ
を改善する方法として、VWを大きくする方法が
あるが、VWが大きいと読出し時間が大きくなる
という欠点があり、端のSBDの他のSBDのVFの
差が製造バラツキ等により100mV以上も違うこ
とがあり、最適値を設定しにくい。
本発明は上記問題点を解決した安定したVFを
得ることのできる半導体記憶装置を提供すること
にあり、その手段は、シヨツトキーバリアーダイ
オード（以下SBDと称す）を負荷とするトラン
ジスタにより形成されたメモリセルをワード線に
沿つて多数配列して、前記メモリセルをワード線
の一端よりワードドライバにて駆動する半導体記
憶装置において、前記ワードドライバとそれに隣
るメモリセルとの間にダミーのSBDを形成し、
前記ワードドライバに隣るメモリセルのSBDの
正方向電圧VFが前記ワードドライバのポリシリ
コンの影響を受けないようにした半導体記憶装置
によつてなされる。
得ることのできる半導体記憶装置を提供すること
にあり、その手段は、シヨツトキーバリアーダイ
オード（以下SBDと称す）を負荷とするトラン
ジスタにより形成されたメモリセルをワード線に
沿つて多数配列して、前記メモリセルをワード線
の一端よりワードドライバにて駆動する半導体記
憶装置において、前記ワードドライバとそれに隣
るメモリセルとの間にダミーのSBDを形成し、
前記ワードドライバに隣るメモリセルのSBDの
正方向電圧VFが前記ワードドライバのポリシリ
コンの影響を受けないようにした半導体記憶装置
によつてなされる。
本発明においては、ワードドライバのトランジ
スタの隣りにメモリセルとは別にSBDを設け、
メモリセルのSBDにはワードドライバのトラン
ジスタのポリシリコンの影響を受けないようにす
ることができる。
スタの隣りにメモリセルとは別にSBDを設け、
メモリセルのSBDにはワードドライバのトラン
ジスタのポリシリコンの影響を受けないようにす
ることができる。
以下本発明の実施例を図面により詳細に説明す
る。
る。
第１図は本発明の実施例を示す回路図である。
同図に示すように本発明の特徴とするところはワ
ードドライバ１２とそれに隣るメモリセルとの間
にダミーSBD２０を挿入したことである。この
ダミーSBD２０を挿入すると、VFが大きくなる
のはこのダミーSBDだけであり、メモリセルの
SBDのVFはチツプ内で一定の値が得られる。
同図に示すように本発明の特徴とするところはワ
ードドライバ１２とそれに隣るメモリセルとの間
にダミーSBD２０を挿入したことである。この
ダミーSBD２０を挿入すると、VFが大きくなる
のはこのダミーSBDだけであり、メモリセルの
SBDのVFはチツプ内で一定の値が得られる。
第１図の回路を半導体集積回路に組んだ場合そ
の要部（発明に関連する部分）を示したのが第２
図である。第２図において、１ａ，１ｂはメモリ
セル、１２はワードドライバ、１３は分離層であ
つて、境界線１１より左側はポリシリコンの形成
される部分、右側はポリシリコンの形成されない
部分を示す。
の要部（発明に関連する部分）を示したのが第２
図である。第２図において、１ａ，１ｂはメモリ
セル、１２はワードドライバ、１３は分離層であ
つて、境界線１１より左側はポリシリコンの形成
される部分、右側はポリシリコンの形成されない
部分を示す。
第２図に示すように、ワードドライバトランジ
スタ１２の隣りにメモリセルのSBDとは別にダ
ミーセルを設けるため、トランジスタ１２のポリ
シリコン層の影響はダミーSBD１２で止まり、
メモリセルのSBDには影響を及ぼさない。した
がつてメモリセルのVFの特性は安定する。
スタ１２の隣りにメモリセルのSBDとは別にダ
ミーセルを設けるため、トランジスタ１２のポリ
シリコン層の影響はダミーSBD１２で止まり、
メモリセルのSBDには影響を及ぼさない。した
がつてメモリセルのVFの特性は安定する。
以上詳細に説明したように、本発明によればメ
モリセル内で使用するSBDのVFはチツプ内では
安定した値となり、回路の最適化をはかることで
き、製造としての歩留りも向上するという効果を
有する。
モリセル内で使用するSBDのVFはチツプ内では
安定した値となり、回路の最適化をはかることで
き、製造としての歩留りも向上するという効果を
有する。
第１図は本発明にかかる半導体記憶装置の要部
の回路図、第２図はその要部の断面図、第３図は
従来の半導体記憶装置の回路図、第４図はその平
面図および断面図を示す。 図において２０がダミーSBDである。
の回路図、第２図はその要部の断面図、第３図は
従来の半導体記憶装置の回路図、第４図はその平
面図および断面図を示す。 図において２０がダミーSBDである。
Claims (1)
- １ シヨツトキーバリアーダイオード（以下
SBDと称す）を負荷とするトランジスタにより
形成されたメモリセルをワード線に沿つて多数配
列して、前記メモリセルをワード線の一端よりワ
ードドライバにて駆動する半導体記憶装置におい
て、前記ワードドライバとそれに隣るメモリセル
との間にダミーのSBDを形成し、前記ワードド
ライバに隣るメモリセルのSBDの正方向電圧VF
が前記ワードドライバのポリシリコンの影響を受
けないようにしたことを特徴とする半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243304A JPS61123168A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
| KR8508676A KR900000633B1 (en) | 1984-11-20 | 1985-11-20 | Semiconductor memory device |
| DE8585402245T DE3583116D1 (de) | 1984-11-20 | 1985-11-20 | Halbleiterspeicheranordnung. |
| EP19850402245 EP0182718B1 (en) | 1984-11-20 | 1985-11-20 | Semiconductor memory device |
| US07/159,417 US4799089A (en) | 1984-11-20 | 1988-02-04 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243304A JPS61123168A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123168A JPS61123168A (ja) | 1986-06-11 |
| JPH0329314B2 true JPH0329314B2 (ja) | 1991-04-23 |
Family
ID=17101839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243304A Granted JPS61123168A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4799089A (ja) |
| EP (1) | EP0182718B1 (ja) |
| JP (1) | JPS61123168A (ja) |
| KR (1) | KR900000633B1 (ja) |
| DE (1) | DE3583116D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910418A (en) * | 1988-12-29 | 1990-03-20 | Gazelle Microcircuits, Inc. | Semiconductor fuse programmable array structure |
| DE69034088T2 (de) * | 1989-04-19 | 2004-02-05 | Seiko Epson Corp. | Halbleiteranordnung |
| US5267208A (en) * | 1990-02-19 | 1993-11-30 | Nec Corporation | Semiconductor memory device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3540010A (en) * | 1968-08-27 | 1970-11-10 | Bell Telephone Labor Inc | Diode-coupled semiconductive memory |
| US3686644A (en) * | 1971-04-29 | 1972-08-22 | Alton O Christensen | Gated diode memory |
| US3886531A (en) * | 1974-02-11 | 1975-05-27 | Texas Instruments Inc | Schottky loaded emitter coupled memory cell for random access memory |
| US4044341A (en) * | 1976-03-22 | 1977-08-23 | Rca Corporation | Memory array |
| DE2964943D1 (en) * | 1978-05-11 | 1983-04-07 | Nippon Telegraph & Telephone | Semiconductor integrated memory circuit |
| US4195357A (en) * | 1978-06-15 | 1980-03-25 | Texas Instruments Incorporated | Median spaced dummy cell layout for MOS random access memory |
| JPS5561063A (en) * | 1978-10-31 | 1980-05-08 | Fuji Electric Co Ltd | Schottky barrier diode built-in transistor |
| JPS58111183A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | ダイナミツクｒａｍ集積回路装置 |
| JPS6052520B2 (ja) * | 1981-12-29 | 1985-11-19 | 富士通株式会社 | 半導体記憶装置 |
-
1984
- 1984-11-20 JP JP59243304A patent/JPS61123168A/ja active Granted
-
1985
- 1985-11-20 KR KR8508676A patent/KR900000633B1/ko not_active IP Right Cessation
- 1985-11-20 DE DE8585402245T patent/DE3583116D1/de not_active Expired - Fee Related
- 1985-11-20 EP EP19850402245 patent/EP0182718B1/en not_active Expired - Lifetime
-
1988
- 1988-02-04 US US07/159,417 patent/US4799089A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4799089A (en) | 1989-01-17 |
| EP0182718A2 (en) | 1986-05-28 |
| EP0182718B1 (en) | 1991-06-05 |
| KR900000633B1 (en) | 1990-02-01 |
| DE3583116D1 (de) | 1991-07-11 |
| EP0182718A3 (en) | 1988-07-27 |
| JPS61123168A (ja) | 1986-06-11 |
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