JPH0793016B2 - プログラマブルｒｏｍ - Google Patents
プログラマブルｒｏｍInfo
- Publication number
- JPH0793016B2 JPH0793016B2 JP2618283A JP2618283A JPH0793016B2 JP H0793016 B2 JPH0793016 B2 JP H0793016B2 JP 2618283 A JP2618283 A JP 2618283A JP 2618283 A JP2618283 A JP 2618283A JP H0793016 B2 JPH0793016 B2 JP H0793016B2
- Authority
- JP
- Japan
- Prior art keywords
- common data
- data lines
- data line
- programmable rom
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、プログラマブルROM（リード・オンリー・
メモリ）に関するもので、例えば、EPROM（エレクトリ
カリ・プログラマブルROM）に有効な技術に関するもの
である。
メモリ）に関するもので、例えば、EPROM（エレクトリ
カリ・プログラマブルROM）に有効な技術に関するもの
である。
従来のプログラマブルROMにおいは、その書込み動作に
おいて、１つの書込みサイクル毎に入力端子から書込み
データを入力して行うものであった。例えば、従来のEP
ROM装置においては、１つの書込みサイクルに50msも要
するので、記憶容量が大きくなるに従って、全ビット書
込みに長時間を要するものとなってしまう。
おいて、１つの書込みサイクル毎に入力端子から書込み
データを入力して行うものであった。例えば、従来のEP
ROM装置においては、１つの書込みサイクルに50msも要
するので、記憶容量が大きくなるに従って、全ビット書
込みに長時間を要するものとなってしまう。
この発明の目的は、高速書込み動作を実現したプログラ
マブルROMを提供することにある。
マブルROMを提供することにある。
この発明の他の目的は、読み出し動作の高速化を図った
プログラマブルROMを提供することにある。
プログラマブルROMを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、メ
モリアレイのデータ線選択回路を２段階に分割するとと
もに、第１段のデータ線選択回路の出力側に複数のセン
スアンプとラッチ回路とを配置することにより、上記各
ラッチ回路に１つの端子からの書込みデータを保持させ
て１つの動作サイクルにおいて同時に複数のビットのデ
ータを書込むようにするものである。
を簡単に説明すれば、下記の通りである。すなわち、メ
モリアレイのデータ線選択回路を２段階に分割するとと
もに、第１段のデータ線選択回路の出力側に複数のセン
スアンプとラッチ回路とを配置することにより、上記各
ラッチ回路に１つの端子からの書込みデータを保持させ
て１つの動作サイクルにおいて同時に複数のビットのデ
ータを書込むようにするものである。
図面には、この発明をEPROM装置に適用した場合の一実
施例のブロック図が示されている。
施例のブロック図が示されている。
同図の各回路ブロックを構成する回路素子は、公知のMO
S（金属絶縁物半導体）集積回路の製造技術によって、
シリコンのような半導体基板上において形成される。
S（金属絶縁物半導体）集積回路の製造技術によって、
シリコンのような半導体基板上において形成される。
このEPROM装置は、図示しない外部端子から供給される
アドレス信号を受けるアドレスバッファ（図示せず）を
通して形成された相補アドレス信号がアドレスデコーダ
ーＸ−DCR,Y−DCR1、Ｙ−DCR2に入力される。
アドレス信号を受けるアドレスバッファ（図示せず）を
通して形成された相補アドレス信号がアドレスデコーダ
ーＸ−DCR,Y−DCR1、Ｙ−DCR2に入力される。
アドレスデコーダＸ−DCRは、上記相補アドレス信号に
従ったメモリアレイMARYのワード線WLの選択信号を形成
する。メモリアレイMARYは、特に制限されないが、FAMO
S（フローティングゲート・アバランシュインジェクシ
ョンMOS）トランジスタにより構成され、そのコントロ
ールゲートが対応するワード線WLに結合される。この実
施例では、特に制限されないが、８個のメモリアレイMA
RY1〜MARY8により構成される。
従ったメモリアレイMARYのワード線WLの選択信号を形成
する。メモリアレイMARYは、特に制限されないが、FAMO
S（フローティングゲート・アバランシュインジェクシ
ョンMOS）トランジスタにより構成され、そのコントロ
ールゲートが対応するワード線WLに結合される。この実
施例では、特に制限されないが、８個のメモリアレイMA
RY1〜MARY8により構成される。
第１のアドレスデコーダＹ−DCR1は、上記相補アドレス
信号に従ったメモリアレイＭ−ARYのデータ線DLの選択
信号を形成する。すなわち、代表として示された１個の
メモリアレいMARY1は、特に制限されないが、32本のデ
ータ線DLにより構成され、カラムスイッチ回路CSW1によ
って、４本が選択的に第１の共通データ線CDL1に接続さ
れる（以下、このメモリアレイMARY1を例にして説明す
る）。したがって、上記第１のアドレスデコーダＹ−DC
Rに入力されるアドレス信号は、２ビットの相補アドレ
ス信号とされ、上記第１の共通データ線CDL1は、８本設
けられるものとなる。
信号に従ったメモリアレイＭ−ARYのデータ線DLの選択
信号を形成する。すなわち、代表として示された１個の
メモリアレいMARY1は、特に制限されないが、32本のデ
ータ線DLにより構成され、カラムスイッチ回路CSW1によ
って、４本が選択的に第１の共通データ線CDL1に接続さ
れる（以下、このメモリアレイMARY1を例にして説明す
る）。したがって、上記第１のアドレスデコーダＹ−DC
Rに入力されるアドレス信号は、２ビットの相補アドレ
ス信号とされ、上記第１の共通データ線CDL1は、８本設
けられるものとなる。
上記メモリアレイMARYにおいて、同じ行に配置されたFA
MOSトランジスタのコントロールゲートは、それぞれ対
応するワード線WLに接続され、同じ列に配置されたFAMO
Sトランジスタのドレインは、それぞれ対応するデータ
線DLに接続される。上記各FAMOSトランジスタのソース
は共通化され、特に制限されないが、ディプレッション
型MOSFET等により構成された抵抗手段を通して接地され
る。
MOSトランジスタのコントロールゲートは、それぞれ対
応するワード線WLに接続され、同じ列に配置されたFAMO
Sトランジスタのドレインは、それぞれ対応するデータ
線DLに接続される。上記各FAMOSトランジスタのソース
は共通化され、特に制限されないが、ディプレッション
型MOSFET等により構成された抵抗手段を通して接地され
る。
これら８本の第１の共通データ線CDL1には、センスアン
プSA11〜SA18とフリップフロップ回路を代表とするよう
な情報記録機能を持つラッチ回路FF1〜FF8とが設けられ
る。すなわち、センスアンプSA11〜SA18は、読み出し動
作において上記共通データ線CDL1に得られた微少信号を
増幅して、ラッチ回路FF1〜FF8に伝える。また、書込み
動作においては、ラッチ回路FF1〜FF8によって保持され
た書込み信号が上記各共通データ線CDL1に伝えられる。
プSA11〜SA18とフリップフロップ回路を代表とするよう
な情報記録機能を持つラッチ回路FF1〜FF8とが設けられ
る。すなわち、センスアンプSA11〜SA18は、読み出し動
作において上記共通データ線CDL1に得られた微少信号を
増幅して、ラッチ回路FF1〜FF8に伝える。また、書込み
動作においては、ラッチ回路FF1〜FF8によって保持され
た書込み信号が上記各共通データ線CDL1に伝えられる。
この実施例では、上記第１の共通データ線CDL1の選択信
号を形成する第２のアドレスデコーダＹ−DCR2と、第２
のカラムスイッチ回路CSW2とが設けられ、１本で構成さ
れた第２の共通データ線CDL2に結合される。したがっ
て、上記８本の第１の共通データ線CDL1を選択するた
め、上記第２のアドレスデコーダＹ−DCR2には、３ビッ
トの相補アドレス信号が供給される。上記第２の共通デ
ータ線CDL2には、入出力バッファ回路IOB1が設けられ
る。この入出力バッファIOB1は、書込み用のデータ入力
バッファと読み出し用のデータ出力バッファとにより構
成され、上記第２の共通データ線CDL2は、上記データ入
力バッファの出力端子と、上記データ出力バッファの入
力端子とが接続される。そして、この入出力バッファIO
B1は、外部端子D1に接続される。以上の回路構成は、他
のメモリアレイMARY2〜MARY8についても同様であり、そ
の説明を省略する。
号を形成する第２のアドレスデコーダＹ−DCR2と、第２
のカラムスイッチ回路CSW2とが設けられ、１本で構成さ
れた第２の共通データ線CDL2に結合される。したがっ
て、上記８本の第１の共通データ線CDL1を選択するた
め、上記第２のアドレスデコーダＹ−DCR2には、３ビッ
トの相補アドレス信号が供給される。上記第２の共通デ
ータ線CDL2には、入出力バッファ回路IOB1が設けられ
る。この入出力バッファIOB1は、書込み用のデータ入力
バッファと読み出し用のデータ出力バッファとにより構
成され、上記第２の共通データ線CDL2は、上記データ入
力バッファの出力端子と、上記データ出力バッファの入
力端子とが接続される。そして、この入出力バッファIO
B1は、外部端子D1に接続される。以上の回路構成は、他
のメモリアレイMARY2〜MARY8についても同様であり、そ
の説明を省略する。
以上の構成により、この実施例のROMは、バイト（８ビ
ット）構成のメモリとされる。例えば、ワード線WLを25
6本とすると、全体で約64K（8K×８）ビットの記憶容量
を持つものとなる。
ット）構成のメモリとされる。例えば、ワード線WLを25
6本とすると、全体で約64K（8K×８）ビットの記憶容量
を持つものとなる。
なお、制御回路CONTは、外部端子からのチップイネーブ
ル信号▲▼，アウトプットイネーブル信号▲
▼，プログラム信号▲▼及び書込み高電圧VPPを
受け、次の書込み動作及び読み出し動作に必要な各種タ
イミング信号及び制御信号を形成する。
ル信号▲▼，アウトプットイネーブル信号▲
▼，プログラム信号▲▼及び書込み高電圧VPPを
受け、次の書込み動作及び読み出し動作に必要な各種タ
イミング信号及び制御信号を形成する。
この実施例のプログラマブルROMの書込み動作を次に説
明する。
明する。
第２のアドレスデコーダＹ−DCR2により、上記ラッチ回
路FF1〜FF8の選択動作を行うとともに、この選択動作に
同期させて書込みデータ信号が時系列的に入力すること
によって８ビットの書込みデータを保持させる。上記ラ
ッチ回路FF1〜FF8へのデータ入力が終了した後、アドレ
スデコーダＸ−DCRと第１のアドレスデコーダＹ−DCR1
とによるメモリセル選択動作により、上記８ビットのデ
ータを同時に書込むものである。他のメモリアレイMARY
2〜MARY8についても同様に行われるので、１書込みサイ
クルにおいて、合計８×８ビットのデータ書込みを行う
ことができる。
路FF1〜FF8の選択動作を行うとともに、この選択動作に
同期させて書込みデータ信号が時系列的に入力すること
によって８ビットの書込みデータを保持させる。上記ラ
ッチ回路FF1〜FF8へのデータ入力が終了した後、アドレ
スデコーダＸ−DCRと第１のアドレスデコーダＹ−DCR1
とによるメモリセル選択動作により、上記８ビットのデ
ータを同時に書込むものである。他のメモリアレイMARY
2〜MARY8についても同様に行われるので、１書込みサイ
クルにおいて、合計８×８ビットのデータ書込みを行う
ことができる。
したがって、ワード線WLが256本で構成される場合、256
×４回、すなわち1024回の書込み動作サイクルで全ビッ
トの書込み動作が終了する。なお、上記ラッチ回路FF1
〜FF8への時系列的なデータ入力に要する時間は数μｓ
程度で終了するので50ms程度もの長時間を要する１書込
みサイクルに比べて無視できる程度の高速に行うことが
できる。
×４回、すなわち1024回の書込み動作サイクルで全ビッ
トの書込み動作が終了する。なお、上記ラッチ回路FF1
〜FF8への時系列的なデータ入力に要する時間は数μｓ
程度で終了するので50ms程度もの長時間を要する１書込
みサイクルに比べて無視できる程度の高速に行うことが
できる。
メモリセルの記憶情報の読み出し時において、選択され
たメモリセルは、ワード線選択レベルに対して書込みデ
ータに従った、高しいしきい値電圧か又は低いしきい値
電圧を持つものである。
たメモリセルは、ワード線選択レベルに対して書込みデ
ータに従った、高しいしきい値電圧か又は低いしきい値
電圧を持つものである。
アドレスデコーダＸ−DCRとＹ−DCR1とにより選択され
たメモリセルがワード線選択レベルにかかわらずにオフ
状態にされている場合、第１の共通データ線CDL1は、対
応するセンスアンプSA11〜SA18からのバイアス電圧に従
った比較的ハイレベルにされる。一方、選択されたメモ
リセルがワード線選択レベルによってオン状態にされて
いる場合、上記共通データ線CDL1は、比較的ロウレベル
にされる。この読み出し信号をセンスアンプSA11〜SA18
が増幅して、ラッチ回路FF1〜FF8に伝えるのでここでデ
ータ保持が行われる。この場合、ラッチ回路FF1〜FF8
は、実質的にメインアンプとしの作用を行うものであ
る。
たメモリセルがワード線選択レベルにかかわらずにオフ
状態にされている場合、第１の共通データ線CDL1は、対
応するセンスアンプSA11〜SA18からのバイアス電圧に従
った比較的ハイレベルにされる。一方、選択されたメモ
リセルがワード線選択レベルによってオン状態にされて
いる場合、上記共通データ線CDL1は、比較的ロウレベル
にされる。この読み出し信号をセンスアンプSA11〜SA18
が増幅して、ラッチ回路FF1〜FF8に伝えるのでここでデ
ータ保持が行われる。この場合、ラッチ回路FF1〜FF8
は、実質的にメインアンプとしの作用を行うものであ
る。
そして、上記ラッチ回路FF1〜FF8によって保持されたデ
ータのうち、アドレスデコーダＹ−DCR2による選択動作
によって１個のラッチ回路の出力が第２の共通データ線
CDL2に伝えられ、データ出力バッファを通して外部端子
D1から送出される。他のメモリアレイMARY2〜MARY8につ
いても同様な書込み及び読み出し動作が行われる。
ータのうち、アドレスデコーダＹ−DCR2による選択動作
によって１個のラッチ回路の出力が第２の共通データ線
CDL2に伝えられ、データ出力バッファを通して外部端子
D1から送出される。他のメモリアレイMARY2〜MARY8につ
いても同様な書込み及び読み出し動作が行われる。
（１）カラム（データ線）選択経路を２段階に分割して
選択動作を行うとともに、第1,第２の選択回路の間にラ
ッチ回路を設けて複数ビットの書込みデータを保持させ
ることにより、１回の書込みサイクルにおいて上記保持
データを同時にメモリセルに書込むという動作によって
書込み動作の高速化を実現することができるという効果
が得られる。
選択動作を行うとともに、第1,第２の選択回路の間にラ
ッチ回路を設けて複数ビットの書込みデータを保持させ
ることにより、１回の書込みサイクルにおいて上記保持
データを同時にメモリセルに書込むという動作によって
書込み動作の高速化を実現することができるという効果
が得られる。
（２）カラム選択経路を２段階に分割して選択動作を行
うことにより、センスアンプに結合される第１の共通デ
ータ線CDL1の配線長及びこれに結合されるスイッチMOSF
ETの数が削減できるという作用によって、寄生容量を減
少させるこたができるのでセンスアンプの入力に現れる
メモリセルからの読み出し信号が高速となり、高速読み
出し動作を実現するという効果が得られる。
うことにより、センスアンプに結合される第１の共通デ
ータ線CDL1の配線長及びこれに結合されるスイッチMOSF
ETの数が削減できるという作用によって、寄生容量を減
少させるこたができるのでセンスアンプの入力に現れる
メモリセルからの読み出し信号が高速となり、高速読み
出し動作を実現するという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリアレイ
の構成は、上記８ビット（１バイト）を代表とする複数
ビットの同時読み出し用プログラマブルROMの他、×１
ビットのプログラマブルROMにも同様に適用することが
できる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリアレイ
の構成は、上記８ビット（１バイト）を代表とする複数
ビットの同時読み出し用プログラマブルROMの他、×１
ビットのプログラマブルROMにも同様に適用することが
できる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるEPROM装置について
説明したが、それに限定されず、本発明は、少なくとも
電気的書込みを行うプログラマブルROMに広く利用する
ことができるものである。
をその背景となった利用分野であるEPROM装置について
説明したが、それに限定されず、本発明は、少なくとも
電気的書込みを行うプログラマブルROMに広く利用する
ことができるものである。
図面は、この発明の一実施例を示すブロック図である。 Ｘ−DCR,Y−DCR1,Y−DCR2……アドレスデコーダ、MARY1
〜MARY8……メモリアレイ、SA11〜SA18……センスアン
プ、IOB……入出力バッファ、FF11〜FF18……ラッチ回
路、CSW11,CSW21カラムスイッチ回路、CONT……制御回
路
〜MARY8……メモリアレイ、SA11〜SA18……センスアン
プ、IOB……入出力バッファ、FF11〜FF18……ラッチ回
路、CSW11,CSW21カラムスイッチ回路、CONT……制御回
路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉浦 順 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭56−134390（ＪＰ，Ａ) 特開 昭56−51093（ＪＰ，Ａ) 特開 昭58−1891（ＪＰ，Ａ) 特開 昭50−109636（ＪＰ，Ａ) 特開 昭57−147196（ＪＰ，Ａ) 特開 昭54−6736（ＪＰ，Ａ)
Claims (3)
- 【請求項１】複数のデータ線と、複数のワード線と、そ
れぞれ対応するデータ線とワード線との間に接続され電
気的に書き込みができる複数の不揮発性のメモリ素子と
を備えてなるメモリアレイと、 上記メモリアレイにおける複数ずつのデータ線の組にそ
れぞれ対して設けられた複数の第１共通データ線と、 第1Yアドレス信号を解読して第１のカラム選択信号を形
成する第１のＹアドレスデコーダと、 上記メモリアレイと上記複数の第１の共通データ線との
間に設けられ、上記メモリアレイの各組のデータ線の中
の上記第１のカラム選択信号に対応するデータ線を対応
する第１共通データ線にそれぞれ接続せしめる第１のカ
ラムスイッチ回路と、 上記複数の第１共通データ線の信号をそれぞれ受ける複
数のセンスアンプと、 上記複数の第１共通データ線のそれぞれに設けられた複
数のラッチ回路と、 第２共通データ線と、 第2Yアドレス信号を解読して第２のカラム選択信号を形
成する第２のＹアドレスデコーダと、 上記複数の第１共通データ線と上記第２共通データ線と
の間に設けられ、上記複数の第１共通データ線のうちの
上記第２のカラム選択信号に従った第１共通データ線を
上記第２共通データ線に接続せしめる第２のカラムスイ
ッチ回路と、 を備えてなり、 書き込み動作において上記第２カラムスイッチ回路を介
して上記複数のラッチ回路に個別に書き込みデータを供
給せしめ、かつ上記複数のラッチ回路の書き込みデータ
を一括して上記第１カラムスイッチ回路を介して複数の
メモリセルに供給せしめ、読み出し動作において上記各
センスアンプの出力を対応する上記ラッチ回路に供給せ
しめ、かつラッチになるデータを上記第２のカラムスイ
ッチ回路を介して上記第２共通データに供給せしめるよ
うにしてなることを特徴とするプログラマブルROM。 - 【請求項２】上記メモリ素子は、フローティングゲート
とコントロールゲートを持つMOSトランジスタからなる
ことを特徴とする特許請求の範囲第１項記載のプログラ
マブルROM。 - 【請求項３】上記複数の第１共通データ線、上記第１の
カラムスイッチ回路、上記複数のセンスアンプ、上記複
数のラッチ回路、上記第２のカラムスイッチ回路、及び
上記第２共通データ線は、それぞれ複数からなることを
特徴とする特許請求の範囲第１項又は第２項記載のプロ
グラマブルROM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2618283A JPH0793016B2 (ja) | 1983-02-21 | 1983-02-21 | プログラマブルｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2618283A JPH0793016B2 (ja) | 1983-02-21 | 1983-02-21 | プログラマブルｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59152592A JPS59152592A (ja) | 1984-08-31 |
| JPH0793016B2 true JPH0793016B2 (ja) | 1995-10-09 |
Family
ID=12186368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2618283A Expired - Lifetime JPH0793016B2 (ja) | 1983-02-21 | 1983-02-21 | プログラマブルｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793016B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313420A (en) * | 1987-04-24 | 1994-05-17 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
| JPH0814990B2 (ja) * | 1987-11-18 | 1996-02-14 | 株式会社東芝 | 半導体メモリ |
| DE3855180T2 (de) * | 1988-10-24 | 1996-10-02 | Toshiba Kawasaki Kk | Programmierbarer Halbleiterspeicher |
| JP2698834B2 (ja) * | 1988-11-22 | 1998-01-19 | 株式会社日立製作所 | 不揮発性記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3895360A (en) * | 1974-01-29 | 1975-07-15 | Westinghouse Electric Corp | Block oriented random access memory |
| US4103349A (en) * | 1977-06-16 | 1978-07-25 | Rockwell International Corporation | Output address decoder with gating logic for increased speed and less chip area |
| JPS56134390A (en) * | 1980-03-21 | 1981-10-21 | Fujitsu Ltd | Rom element |
| JPS57147196A (en) * | 1981-03-06 | 1982-09-10 | Fujitsu Ltd | Read-only memory |
| JPS581891A (ja) * | 1982-04-23 | 1983-01-07 | Hitachi Ltd | モノリシツク記憶装置 |
-
1983
- 1983-02-21 JP JP2618283A patent/JPH0793016B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59152592A (ja) | 1984-08-31 |
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