JPS6292300A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6292300A JPS6292300A JP60233044A JP23304485A JPS6292300A JP S6292300 A JPS6292300 A JP S6292300A JP 60233044 A JP60233044 A JP 60233044A JP 23304485 A JP23304485 A JP 23304485A JP S6292300 A JPS6292300 A JP S6292300A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）利用分野
この発明は、フリップフロップ構成のスタテット″″”
ｏ ｉ −Ｅ ＋）−ｈ＋ｗ＊ｅ、“１ｆｆｉ゛′’４
ＣＥ、！ｉ！：″′１°“リソクス状に配列してなる半
導体記憶装置に関する。
ｏ ｉ −Ｅ ＋）−ｈ＋ｗ＊ｅ、“１ｆｆｉ゛′’４
ＣＥ、！ｉ！：″′１°“リソクス状に配列してなる半
導体記憶装置に関する。
（ロ） 従来技術
従来、前記半導体記憶装置、即ちスタテック型ランダム
・アクセス・メモリ（５ｔａｔｉｃ ＲａｎｄｕｍＡｃ
ｃｅｓｓ Ｍｅｍｏｒｙ ）には第３図に示すような回
路構成が知られている。第３図において、Ｘ方向及びＹ
方向にメモリセル１が複数個、マトリックス状に配列さ
れている。そして、Ｘ方向に配列された同一行の各メモ
リセル１は１本の共通するワード線Ｗと接続されている
。一方、Ｙ方向に配列されている同一列の各メモリセル
１には２本の共通のビット線Ｂ、Ｂに夫々接続されてい
る。前記各ビット線Ｂ、Ｂは入出力装置２に接続され、
ここに備えられた入出力制御回路により、特定行のメモ
リセル１ヘデータの読み出し又は書き込みが行なわれる
。さらに入出力装置２は特定の対のビット線Ｂ、Ｂを選
択する機能も備えられている。一方、前記各ワード線Ｗ
はワード選択回路３に接続され、ここで特定のワード線
Ｗが選択される。なオ、前記各ヒツト線Ｂ、百の一端に
はメモリセル１の読み出し／書き込み用の電流乞供給す
るプルアップ電界効果トランジスタＴｏが接続されてい
る。
・アクセス・メモリ（５ｔａｔｉｃ ＲａｎｄｕｍＡｃ
ｃｅｓｓ Ｍｅｍｏｒｙ ）には第３図に示すような回
路構成が知られている。第３図において、Ｘ方向及びＹ
方向にメモリセル１が複数個、マトリックス状に配列さ
れている。そして、Ｘ方向に配列された同一行の各メモ
リセル１は１本の共通するワード線Ｗと接続されている
。一方、Ｙ方向に配列されている同一列の各メモリセル
１には２本の共通のビット線Ｂ、Ｂに夫々接続されてい
る。前記各ビット線Ｂ、Ｂは入出力装置２に接続され、
ここに備えられた入出力制御回路により、特定行のメモ
リセル１ヘデータの読み出し又は書き込みが行なわれる
。さらに入出力装置２は特定の対のビット線Ｂ、Ｂを選
択する機能も備えられている。一方、前記各ワード線Ｗ
はワード選択回路３に接続され、ここで特定のワード線
Ｗが選択される。なオ、前記各ヒツト線Ｂ、百の一端に
はメモリセル１の読み出し／書き込み用の電流乞供給す
るプルアップ電界効果トランジスタＴｏが接続されてい
る。
第４図は第３図のメモリセル１内の回路構成を詳細に示
したものである。第２図において、メモリセルｌの半導
体基板としては高速、低消費電力の特徴７もつＧ ａ
Ａ ｓ基板が使用されている。また、メモリセル１には
、ショトキ−障壁電界効果トランジスタ（ＭＥＳＦＥＴ
’） ′ｆｆ：基本素子とするＥ／Ｄ（エンハンスメン
ト／デプレッション）構成ノフリップフロップ形式が採
用されている。第４図中破線に囲んで示すひとつのメモ
リセル１において、ＴＩ及びＴｚはエンハンスメント型
のＭＥＳＦ’ＥＴ、Ｔ３及びＴ４はデプレッション型の
負荷用のＭＥＳＦＥＴであり、Ｔ１〜Ｔ４によりフリッ
プフロップ回路が構成されている。トランスファゲート
トランジスタＴ５．Ｔ６は、そのゲートが１本のワード
線Ｗに接続されており、このワード線Ｗが選択されたと
ぎに、前記フリップフロップ回路のデータをビット線Ｂ
、Ｂに読み出したり、またはビット線Ｂ、Ｂからのデー
タ乞フリップフロップへ書き込むゲートとして機能する
。
したものである。第２図において、メモリセルｌの半導
体基板としては高速、低消費電力の特徴７もつＧ ａ
Ａ ｓ基板が使用されている。また、メモリセル１には
、ショトキ−障壁電界効果トランジスタ（ＭＥＳＦＥＴ
’） ′ｆｆ：基本素子とするＥ／Ｄ（エンハンスメン
ト／デプレッション）構成ノフリップフロップ形式が採
用されている。第４図中破線に囲んで示すひとつのメモ
リセル１において、ＴＩ及びＴｚはエンハンスメント型
のＭＥＳＦ’ＥＴ、Ｔ３及びＴ４はデプレッション型の
負荷用のＭＥＳＦＥＴであり、Ｔ１〜Ｔ４によりフリッ
プフロップ回路が構成されている。トランスファゲート
トランジスタＴ５．Ｔ６は、そのゲートが１本のワード
線Ｗに接続されており、このワード線Ｗが選択されたと
ぎに、前記フリップフロップ回路のデータをビット線Ｂ
、Ｂに読み出したり、またはビット線Ｂ、Ｂからのデー
タ乞フリップフロップへ書き込むゲートとして機能する
。
前記フリップフロップ回路はＴｌ、Ｔ２のうち一方がＯ
Ｎ、他方がＯＦＦの２つの安定状態をとる。
Ｎ、他方がＯＦＦの２つの安定状態をとる。
いま、Ｔ１がＯＮ、Ｔ２がＯＦＦ状態のときの内容をビ
ット線Ｂ、Ｂに読み出すものとする。このとき、特定の
ワード線Ｗが選択されてＴ５ 、 ’ｒ、、がＯＮとな
る。すると、ビット線已に接続されたプルアップ電界効
果トランジスタＴｏの電源Ｖｐｕｌｌから％ＴＯ→Ｔ５
→Ｔｌへと電流が流れ、Ｔ５とビット線Ｂとの接続端子
Ｂｌに、ＴＯとＴ５、Ｔ１、の電流駆動能力の比で定ま
る電圧値が読み出される。
ット線Ｂ、Ｂに読み出すものとする。このとき、特定の
ワード線Ｗが選択されてＴ５ 、 ’ｒ、、がＯＮとな
る。すると、ビット線已に接続されたプルアップ電界効
果トランジスタＴｏの電源Ｖｐｕｌｌから％ＴＯ→Ｔ５
→Ｔｌへと電流が流れ、Ｔ５とビット線Ｂとの接続端子
Ｂｌに、ＴＯとＴ５、Ｔ１、の電流駆動能力の比で定ま
る電圧値が読み出される。
このとき、Ｔ２はＯＦＦ状態にあるからＴ２へは電流は
流れず、Ｔ６とビット線百との接続端子Ｂ２の電圧はＴ
４と８２点に接続されたプルアップ負荷ＴＯにより決ま
る。
流れず、Ｔ６とビット線百との接続端子Ｂ２の電圧はＴ
４と８２点に接続されたプルアップ負荷ＴＯにより決ま
る。
（ハ）発明が解決しようとする問題点
第１図に示すようなメモリの集積度が大きくなると、プ
ルアップ電界効果トランジスタＴｏから遠く離れたメモ
リセル１と当該Ｔｏとの組み合ゎせにより読み出し／書
き込みが行なわれることになる。例えば４にビットのメ
モリであると、ＸＹ方向に夫々６．４個のメモリセルｌ
が配列される。
ルアップ電界効果トランジスタＴｏから遠く離れたメモ
リセル１と当該Ｔｏとの組み合ゎせにより読み出し／書
き込みが行なわれることになる。例えば４にビットのメ
モリであると、ＸＹ方向に夫々６．４個のメモリセルｌ
が配列される。
このメモリセルのサイズが、例えば５０μｍ角とすると
、ＴＯから最も離れたメモリセル１内のＴ１までの距離
は５０Ｘ６２＝３．１ｆｆｉである。そ、こで、回路設
計を行うには、各電界効果トランジスタの特性上の相違
を考慮し、特に前記離れた電界効果トランジスタ同志を
組み合わせろことを考慮して設計上余裕をもたせること
が一般に行なわれている。具体的には、ビット線Ｂ、ｉ
上の”ハイレベル”と６０ウレベル”の電圧レベル差を
大きくとるように回路定数が決定されている。しかしな
がら、ビット線は前述のように数咽と長く、この配線容
量を高速に充放電するには前記電圧レベル差は小さい程
都合が良い問題があった。つまり、高速動作と確実な動
作は相互する要求であった。
、ＴＯから最も離れたメモリセル１内のＴ１までの距離
は５０Ｘ６２＝３．１ｆｆｉである。そ、こで、回路設
計を行うには、各電界効果トランジスタの特性上の相違
を考慮し、特に前記離れた電界効果トランジスタ同志を
組み合わせろことを考慮して設計上余裕をもたせること
が一般に行なわれている。具体的には、ビット線Ｂ、ｉ
上の”ハイレベル”と６０ウレベル”の電圧レベル差を
大きくとるように回路定数が決定されている。しかしな
がら、ビット線は前述のように数咽と長く、この配線容
量を高速に充放電するには前記電圧レベル差は小さい程
都合が良い問題があった。つまり、高速動作と確実な動
作は相互する要求であった。
この発明は、高速動作ができ、しかも確実な動作を行な
わせることができる半導体記憶装置を提供することであ
る。
わせることができる半導体記憶装置を提供することであ
る。
（ニ）問題点乞解決するための手段
この発明は、同一のビット線に接続されたメモリセルご
とにかつ当該メモリセル近傍に設けられ、第１の端子が
当該ビット線に、第２の端子がプルアップ用電源に、第
３の端子が当該メモリセルが接続された前記ワード線に
夫々接続されたプルアップ用負荷トランジスタン備え、
前記ワード線上の信号によって当該ワード線と接続され
た前記プルアップ用負荷トランジスタ及びメモリセルが
選択されて前記ビット線にデータ′覗圧しベル乞与えろ
、構成となっている。
とにかつ当該メモリセル近傍に設けられ、第１の端子が
当該ビット線に、第２の端子がプルアップ用電源に、第
３の端子が当該メモリセルが接続された前記ワード線に
夫々接続されたプルアップ用負荷トランジスタン備え、
前記ワード線上の信号によって当該ワード線と接続され
た前記プルアップ用負荷トランジスタ及びメモリセルが
選択されて前記ビット線にデータ′覗圧しベル乞与えろ
、構成となっている。
また、この発明は、同一のビット線に接続された各メモ
リセルを近接する複数のメモリセルの組に区分すると共
に、各組ごとであって当該組のメモリセルの近傍又は当
該組のひとつのメモリセル内に設けられ、第１の端子が
当該ビット線へ、第２の端子がプルアップ用電源へ、第
３の端子がプルアップ用負荷を選択する選択手段へと夫
々接続されたプルアップ用負荷トランジスタン備え、前
記選択手段はさらに前記各ワード線が接続されて前記組
の各メモリセルに接続された各ワード線上の信号によっ
て当該組のプルアップ用負荷トランジスタを選択するも
のであり、前記選択された組のプルアップ用負荷トラン
ジスタ及び当該組の選択されたメモリセルによってビッ
ト線にデータ電圧レベルを与える、構成となっている。
リセルを近接する複数のメモリセルの組に区分すると共
に、各組ごとであって当該組のメモリセルの近傍又は当
該組のひとつのメモリセル内に設けられ、第１の端子が
当該ビット線へ、第２の端子がプルアップ用電源へ、第
３の端子がプルアップ用負荷を選択する選択手段へと夫
々接続されたプルアップ用負荷トランジスタン備え、前
記選択手段はさらに前記各ワード線が接続されて前記組
の各メモリセルに接続された各ワード線上の信号によっ
て当該組のプルアップ用負荷トランジスタを選択するも
のであり、前記選択された組のプルアップ用負荷トラン
ジスタ及び当該組の選択されたメモリセルによってビッ
ト線にデータ電圧レベルを与える、構成となっている。
（ホ）作用
データの読み出し／書き込みは選択されたメモリセル内
の素子と同一セル内又は近傍のプルアンプ用負荷トラン
ジスタの組み合せによって行なわれる。したがって、近
接した素子同志が使用されるので、しかも素子間の特性
上の相違が少なく、ビット線に印加されるデータ電圧レ
ベルの差が少ない。
の素子と同一セル内又は近傍のプルアンプ用負荷トラン
ジスタの組み合せによって行なわれる。したがって、近
接した素子同志が使用されるので、しかも素子間の特性
上の相違が少なく、ビット線に印加されるデータ電圧レ
ベルの差が少ない。
（へ）実施例
以下、この発明の実施例につき第１図及び第２図に基づ
いて説明する。第１図において、破線によって囲まれた
部分はメモリセル１１を示し、このメモリセル１１は複
数、第３図に示すようにマトリックス状に配列されてい
る。第１図に示すメモリセル１１において、第４図のメ
モリセル１と同一の構成部分は同一の符号を附して示し
、その説明は省略する。第１図に示すメモリセル１１に
はプルアップ用負荷トランジスタとしてアンプ・ンスメ
ント型の電界効果トランジスタＴ７ 、 Ｔｓが設けら
れている。ＴＶ、Ｔ８の各ソース電極は夫々対応してビ
ット線Ｂ、Ｂに接続され、その各ドレイン電極は夫々対
応してプルアップ用電源■ｐｕｌｌに、また各ゲート電
極はＴ５ 、 Ｔ６のゲート電極が接続されているワー
ド線Ｗに接続されている。このため、各ビット線Ｂ、Ｂ
には、この各ピッ）ＭＢ、Ｂに接続されているメモリセ
ル１１と同数のプルアップ電界効果トランジスタが接続
されていることになる。なお、この実施例の各ビット線
Ｂ、Ｂには第３図及び第４図に示されろプルアップ電界
効果トランジスタＴＯは接続されて無い。
いて説明する。第１図において、破線によって囲まれた
部分はメモリセル１１を示し、このメモリセル１１は複
数、第３図に示すようにマトリックス状に配列されてい
る。第１図に示すメモリセル１１において、第４図のメ
モリセル１と同一の構成部分は同一の符号を附して示し
、その説明は省略する。第１図に示すメモリセル１１に
はプルアップ用負荷トランジスタとしてアンプ・ンスメ
ント型の電界効果トランジスタＴ７ 、 Ｔｓが設けら
れている。ＴＶ、Ｔ８の各ソース電極は夫々対応してビ
ット線Ｂ、Ｂに接続され、その各ドレイン電極は夫々対
応してプルアップ用電源■ｐｕｌｌに、また各ゲート電
極はＴ５ 、 Ｔ６のゲート電極が接続されているワー
ド線Ｗに接続されている。このため、各ビット線Ｂ、Ｂ
には、この各ピッ）ＭＢ、Ｂに接続されているメモリセ
ル１１と同数のプルアップ電界効果トランジスタが接続
されていることになる。なお、この実施例の各ビット線
Ｂ、Ｂには第３図及び第４図に示されろプルアップ電界
効果トランジスタＴＯは接続されて無い。
いま、１本のワード線Ｗが選択されたとすると、このワ
ード線に接続されたメモリセル１１が選択され、そのメ
モリセル１１内のＴ５．Ｔ６．Ｔ７．Ｔ８がＯＮする。
ード線に接続されたメモリセル１１が選択され、そのメ
モリセル１１内のＴ５．Ｔ６．Ｔ７．Ｔ８がＯＮする。
このとき、選択されたメモリセル１１内のＴ１がＯＮ、
、Ｔ２がＯＦＦ状態にあるとすると、プルアップ用電源
ＶｐｕｌｌからＴ７→Ｔ５→Ｔ１へと電流が流れ、端子
Ｂ１にはＴ７とＴ５１Ｔｌで定まる電圧値が読み出され
る。このように、データの読み出し／書き込みはメモリ
セル１１内の近接した、特性上差が小さい素子同志を使
用して行う、ことができるので、ビット線Ｂ、Ｂ上のデ
ータ電圧レベルの変動は小さく抑えられる。また、プル
アップ相電源Ｖｐｕｌｌ’ａ’メモリセル１１内の７リ
ツプフロツプ用の電源Ｖ ｃｅｌｌと同一に構成すれば
、従来の第４図に示す半導体記憶装置と比較して新たな
配線交差部を作ることな〈実施できるので、歩留りが低
下することはない。
、Ｔ２がＯＦＦ状態にあるとすると、プルアップ用電源
ＶｐｕｌｌからＴ７→Ｔ５→Ｔ１へと電流が流れ、端子
Ｂ１にはＴ７とＴ５１Ｔｌで定まる電圧値が読み出され
る。このように、データの読み出し／書き込みはメモリ
セル１１内の近接した、特性上差が小さい素子同志を使
用して行う、ことができるので、ビット線Ｂ、Ｂ上のデ
ータ電圧レベルの変動は小さく抑えられる。また、プル
アップ相電源Ｖｐｕｌｌ’ａ’メモリセル１１内の７リ
ツプフロツプ用の電源Ｖ ｃｅｌｌと同一に構成すれば
、従来の第４図に示す半導体記憶装置と比較して新たな
配線交差部を作ることな〈実施できるので、歩留りが低
下することはない。
第２図はこの発明の別の実施例を示すもので、マトリッ
クス状に配列されたメモリセルのうち、各列のメモリセ
ルが順次２個ごとに一つの組を構成している。即ち、対
７なすビット線Ｂ、Ｈに接続されたメモリセルのうち、
２つ目ごとのメモリセルは第１図に示すメモリセル１１
によって、他のメモリセルは第４図に示すメモリセル１
にょって構成されている。そして同一の各行に配列され
たメモリセル内のＴ？ 、 Ｔｓの各ゲートは相互に接
続され、そのゲート線Ｇは各ワード線Ｗが接続されてい
るワード選択回路４に接続されている。このワード選択
回路４は、ひとつの組を構成するメモリセルｌとメモリ
セル１１が夫々接続されている２本のワード線Ｗのうち
いずれかが選択された際、当該組に属するゲート線Ｇも
併せて選択し、対応するメモリセル１１内のＴ？、Ｔ８
ｇＯＮするように機能する。このため、ワード線Ｗによ
り選択されたメモリセル１又はメモリセル１１と、その
メモリセルと同−組の・Ｔ？、Ｔｓとの組み合せによっ
てピント線Ｂ、Ｂにデータ電圧レベルが与えられる。こ
の実施例のように構成すると、第３図の場合と比較して
プルアップ用電界効果トランジスタＴ７．Ｔ８の数を減
少でき、しかもデータ電圧レベルを与えろために関与す
る素子間の距離も短かいので、電圧レベルの変動は少な
い。
クス状に配列されたメモリセルのうち、各列のメモリセ
ルが順次２個ごとに一つの組を構成している。即ち、対
７なすビット線Ｂ、Ｈに接続されたメモリセルのうち、
２つ目ごとのメモリセルは第１図に示すメモリセル１１
によって、他のメモリセルは第４図に示すメモリセル１
にょって構成されている。そして同一の各行に配列され
たメモリセル内のＴ？ 、 Ｔｓの各ゲートは相互に接
続され、そのゲート線Ｇは各ワード線Ｗが接続されてい
るワード選択回路４に接続されている。このワード選択
回路４は、ひとつの組を構成するメモリセルｌとメモリ
セル１１が夫々接続されている２本のワード線Ｗのうち
いずれかが選択された際、当該組に属するゲート線Ｇも
併せて選択し、対応するメモリセル１１内のＴ？、Ｔ８
ｇＯＮするように機能する。このため、ワード線Ｗによ
り選択されたメモリセル１又はメモリセル１１と、その
メモリセルと同−組の・Ｔ？、Ｔｓとの組み合せによっ
てピント線Ｂ、Ｂにデータ電圧レベルが与えられる。こ
の実施例のように構成すると、第３図の場合と比較して
プルアップ用電界効果トランジスタＴ７．Ｔ８の数を減
少でき、しかもデータ電圧レベルを与えろために関与す
る素子間の距離も短かいので、電圧レベルの変動は少な
い。
なお、上記実施例においてはプルアップ用電界効果トラ
ンジスタＴ？ 、 Ｔｇ ｙメモリセル１１に含めた構
成にしたが、必ずしも含める必要はなくメモリセルの近
傍に設ければ良い。
ンジスタＴ？ 、 Ｔｇ ｙメモリセル１１に含めた構
成にしたが、必ずしも含める必要はなくメモリセルの近
傍に設ければ良い。
また、上記実施例においては、各列の隣り合う２個のメ
モリセルによってひとつの組が構成されたが、組を構成
するメモリセルの個数は本発明の趣旨が満足されればい
くつでも良い。
モリセルによってひとつの組が構成されたが、組を構成
するメモリセルの個数は本発明の趣旨が満足されればい
くつでも良い。
また、前記実施例においてはプルアップ用負荷トランジ
スタとして電界効果トランジスタを使用したが、通常の
トランジスタでも実施でき、またスイッチ用のトランジ
スタとプルアップ負荷として抵抗、ダイオード等を組み
合せて使用しても良い０ （へ）効果 この発明の半導体記憶装置は、読み出し／書き込みの際
にビット線に生じるデータ電圧レベルは特定されたメモ
リセル内又はそのメモリセルに近接して設けられたプル
アップ用負荷トランジスタによって与えられるから、デ
ータ電圧レベルの変動が少ない。したがって、ビット線
電圧の”ハイレベル”と６０ウレペル”の差を小さく設
計しても確実に動作させることができ、このため高速動
作を達成できる。しかも、従来の装置と比較しても歩留
まりの低下は無い。
スタとして電界効果トランジスタを使用したが、通常の
トランジスタでも実施でき、またスイッチ用のトランジ
スタとプルアップ負荷として抵抗、ダイオード等を組み
合せて使用しても良い０ （へ）効果 この発明の半導体記憶装置は、読み出し／書き込みの際
にビット線に生じるデータ電圧レベルは特定されたメモ
リセル内又はそのメモリセルに近接して設けられたプル
アップ用負荷トランジスタによって与えられるから、デ
ータ電圧レベルの変動が少ない。したがって、ビット線
電圧の”ハイレベル”と６０ウレペル”の差を小さく設
計しても確実に動作させることができ、このため高速動
作を達成できる。しかも、従来の装置と比較しても歩留
まりの低下は無い。
第１図はこの発明の一実施例を示すメモリセルの構成図
、第２図はこの発明の別の実施例を示す概略回路構成図
、第３図は従来の半導体記憶装置の概略回路構成図、第
４図は第３図のメモリセルの構成の詳細乞示す図である
。 １．１１・・・メモリセル、 ４・・・ワード選択回
路、Ｗ・・・ワード線、 Ｂ、Ｂ・・・ビット線
、Ｇ・・・’ｉ ） 線、Ｔｌ 、Ｔ ２・・・エン
ハンスメント型の電界効果トランジスタ、Ｔ３．Ｔ４・
・・デプレッション型の電界効果トランジスタ、 Ｔ５．Ｔ６・・・トランスファゲートトランジスタ、Ｔ
７．ＴＢ・・・プルアップ電界効果トランジスタ。 特許出願人 住友電気工業株式会社 （外５名）
、第２図はこの発明の別の実施例を示す概略回路構成図
、第３図は従来の半導体記憶装置の概略回路構成図、第
４図は第３図のメモリセルの構成の詳細乞示す図である
。 １．１１・・・メモリセル、 ４・・・ワード選択回
路、Ｗ・・・ワード線、 Ｂ、Ｂ・・・ビット線
、Ｇ・・・’ｉ ） 線、Ｔｌ 、Ｔ ２・・・エン
ハンスメント型の電界効果トランジスタ、Ｔ３．Ｔ４・
・・デプレッション型の電界効果トランジスタ、 Ｔ５．Ｔ６・・・トランスファゲートトランジスタ、Ｔ
７．ＴＢ・・・プルアップ電界効果トランジスタ。 特許出願人 住友電気工業株式会社 （外５名）
Claims (1)
- 【特許請求の範囲】 （１）半導体基板上に行、列マトリックス状に配列され
、トランスファゲートを含みフリップフロップ構成のス
タテック型の複数個のメモリセルと、特定の前記メモリ
セルを選択してその内容の読み出し／書き込みを行うた
めのビット線及びワード線を備えた半導体記憶装置にお
いて、 同一の前記ビット線に接続されたメモリセルごとにかつ
当該メモリセル内に設けられ、第１の端子が当該ビット
線へ、第２の端子がプルアップ用電源へ、第３の端子が
当該メモリセルが接続された前記ワード線へと、夫々接
続されたプルアップ用負荷トランジスタを備え、 前記ワード線上の信号によつて当該ワード線と接続され
た前記プルアップ用負荷トランジスタ及びメモリセルが
選択されて前記ビット線にデータ電圧レベルを与える、
ことを特徴とする半導体記憶装置。 （２）前記プルアップ用負荷トランジスタは電界効果ト
ランジスタである、ことを特徴とする特許請求の範囲第
（１）項記載の半導体記載装置。（３）前記半導体基板
はＧａＡｓ基板であることを特徴とする、特許請求の範
囲第（１）項記載の半導体記憶装置。 （４）半導体基板上に行、列マトリックス状に配列され
、トランスファゲートを含みフリップフロップ構成のス
タテック型の複数個のメモリセルと、特定の前記メモリ
セルを選択してその内容の読み出し／書き込みを行うた
めのビット線及びワード線を備えた半導体記憶装置にお
いて、 同一の前記ビット線に接続された各メモリセルを近接す
る複数のメモリセルの組に区分すると共に、各組ごとで
あつて当該組のメモリセルの近傍又は当該組のひとつの
メモリセル内に設けられ、第１の端子が当該ビット線へ
、第２の端子がプルアップ用電源へ、第３の端子がプル
アップ用負荷を選択する選択手段へ、と夫々接続された
プルアップ用負荷トランジスタを備え、 前記選択手段は、さらに前記各ワード線が接続されて前
記組の各メモリセルに接続された各ワード線上の信号に
よつて当該組に所属するプルアップ用負荷トランジスタ
を選択するものであり、前記選択された組のプルアップ
用負荷トランジスタ及び当該組の選択されたメモリセル
によつて前記ビット線にデータ電圧レベルを与える、こ
とを特徴とする半導体記憶装置。 （５）前記半導体基板はＧａＡｓ基板であることを特徴
とする、特許請求の範囲第（４）項記載の半導体記憶装
置。 （６）前記プルアップ用負荷トランジスタは電界効果ト
ランジスタである、ことを特徴とする特許請求の範囲第
（４）項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233044A JPH0719472B2 (ja) | 1985-10-18 | 1985-10-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233044A JPH0719472B2 (ja) | 1985-10-18 | 1985-10-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292300A true JPS6292300A (ja) | 1987-04-27 |
| JPH0719472B2 JPH0719472B2 (ja) | 1995-03-06 |
Family
ID=16948921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60233044A Expired - Lifetime JPH0719472B2 (ja) | 1985-10-18 | 1985-10-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719472B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03122897A (ja) * | 1989-04-21 | 1991-05-24 | Motorola Inc | 分布データライン上に負荷を配置したメモリ及びその負荷配置方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60243899A (ja) * | 1984-05-18 | 1985-12-03 | Oki Electric Ind Co Ltd | メモリ装置 |
-
1985
- 1985-10-18 JP JP60233044A patent/JPH0719472B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60243899A (ja) * | 1984-05-18 | 1985-12-03 | Oki Electric Ind Co Ltd | メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03122897A (ja) * | 1989-04-21 | 1991-05-24 | Motorola Inc | 分布データライン上に負荷を配置したメモリ及びその負荷配置方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0719472B2 (ja) | 1995-03-06 |
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