JPS60200565A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60200565A JPS60200565A JP59056021A JP5602184A JPS60200565A JP S60200565 A JPS60200565 A JP S60200565A JP 59056021 A JP59056021 A JP 59056021A JP 5602184 A JP5602184 A JP 5602184A JP S60200565 A JPS60200565 A JP S60200565A
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- capacitors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は溝型容量を情報蓄積部として構成した半導体記
憶装置に好適な半導体装置に関するものである。
憶装置に好適な半導体装置に関するものである。
近年の半導体記憶装置は記憶容量の増大の要求に伴なっ
て記憶素子（メモリセル）の微細化が促進され、素子の
高集積化が図られている。例えば、情報蓄積部としての
容量（キャパシタ）と、ＭＯ８型電界効果トランジスタ
（ＭＯＳＦＥＴ）を含んでなる記憶装置においても例外
ではなく、特に占有面積が大きなものとされているキャ
パシタの微細化が試みられている。特公昭５８−１２７
３９号に記載の半導体記憶装置は、このような要求に対
応したものであり、キャパシタを溝型に形成してその占
有面積の低減を図っている。
て記憶素子（メモリセル）の微細化が促進され、素子の
高集積化が図られている。例えば、情報蓄積部としての
容量（キャパシタ）と、ＭＯ８型電界効果トランジスタ
（ＭＯＳＦＥＴ）を含んでなる記憶装置においても例外
ではなく、特に占有面積が大きなものとされているキャ
パシタの微細化が試みられている。特公昭５８−１２７
３９号に記載の半導体記憶装置は、このような要求に対
応したものであり、キャパシタを溝型に形成してその占
有面積の低減を図っている。
即ち、この装置は、第１図に示すように半導体基板１の
主表面から基板内部へ向けて溝（細孔）２を形成し、こ
の溝２０表面上に積層して形成した絶縁膜３と容量電極
４とでキャパシタ５を構成したものである。そして、こ
の例では、キャパシタ５に隣接したＭＯ８ＦＥＴ６とで
１素子型のＤ−ＲＡＭ（ダイナミンクＲＡ］’ｖ、Ｉ）
を構成し、キャパシタ５を情報蓄積部としている。した
がって、この記憶装置によれば、それまでの平面型キャ
パシタと同一容量であればその占有面積を少なくとも従
来の１１５０に縮小でき、この結果５０倍以上の集積度
を実現することができる。
主表面から基板内部へ向けて溝（細孔）２を形成し、こ
の溝２０表面上に積層して形成した絶縁膜３と容量電極
４とでキャパシタ５を構成したものである。そして、こ
の例では、キャパシタ５に隣接したＭＯ８ＦＥＴ６とで
１素子型のＤ−ＲＡＭ（ダイナミンクＲＡ］’ｖ、Ｉ）
を構成し、キャパシタ５を情報蓄積部としている。した
がって、この記憶装置によれば、それまでの平面型キャ
パシタと同一容量であればその占有面積を少なくとも従
来の１１５０に縮小でき、この結果５０倍以上の集積度
を実現することができる。
しかしながら、本発明者が前記Ｄ−ＲＡＭについて種々
の検討を行なったところ、隣接するメモリセル％ｊ −
ＣＥ Ｌ間の間隔を小さくして集積度を一層増太させよ
うとすると、夫々のキャパシタ５，５の空乏層が近接さ
れ、両キャパシタ間に所謂パンチスルー現象が生じてリ
ーク電流Ｘが発生し、キャパシタ５．５内に蓄積した信
号電荷（情報）が消失してしまうという問題の生ずるこ
とが判明した。
の検討を行なったところ、隣接するメモリセル％ｊ −
ＣＥ Ｌ間の間隔を小さくして集積度を一層増太させよ
うとすると、夫々のキャパシタ５，５の空乏層が近接さ
れ、両キャパシタ間に所謂パンチスルー現象が生じてリ
ーク電流Ｘが発生し、キャパシタ５．５内に蓄積した信
号電荷（情報）が消失してしまうという問題の生ずるこ
とが判明した。
これを防止するためには、両キャパシタ５，５間の間隔
を大きくしなければならず、これでは集積度の向上に制
限を受け、溝型に構成した意味が薄〔発明の目的〕 本発明の目的は隣接するキャパシタ間におけるリーク電
流な防止して信号電荷の消失を防止し、これにより溝型
キャパシタを有するメモリセル間の間隔の低減化を図り
、よってメモリセルの集積度の向上を達成することので
きる記憶装置に好適な半導体装置を提供することにある
。
を大きくしなければならず、これでは集積度の向上に制
限を受け、溝型に構成した意味が薄〔発明の目的〕 本発明の目的は隣接するキャパシタ間におけるリーク電
流な防止して信号電荷の消失を防止し、これにより溝型
キャパシタを有するメモリセル間の間隔の低減化を図り
、よってメモリセルの集積度の向上を達成することので
きる記憶装置に好適な半導体装置を提供することにある
。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本例ａ書の記述２よび添付図面からあきらかになるであ
ろう。
本例ａ書の記述２よび添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、溝型キャパシタは半導体基板とは絶縁された
溝内に絶縁膜を挾んで一対の導電膜を形成することによ
り構成するものであり、これにより隣接するキャパシタ
間におけるバンチスルーを防止して信号電荷の消失を防
止でき、合わせてこの溝を素子間分離領域として構成す
ることにより、各キャパシタ間の近接配置を可能とし、
これにより素子の集積度の向上を達成するものである。
溝内に絶縁膜を挾んで一対の導電膜を形成することによ
り構成するものであり、これにより隣接するキャパシタ
間におけるバンチスルーを防止して信号電荷の消失を防
止でき、合わせてこの溝を素子間分離領域として構成す
ることにより、各キャパシタ間の近接配置を可能とし、
これにより素子の集積度の向上を達成するものである。
第２図および第３図は本発明を１素子型のＤ−ＲＡＭに
適用した実施例であり、第２図は平面レイアウト図、第
３図（５）、ＣＢ＋は第２図のＡＡ、ＢＢ線断面図であ
る。これらの図において、１０はＭＯＳＦＥＳ、１１は
キャパシタであり、図の鎖線Ｃで示す平面領域が各１個
のＭＯ８ＦＦＪＴＩＯとキャパシタ１１とで１単位のメ
モリセルＭ−ＣＥＬを構成している。
適用した実施例であり、第２図は平面レイアウト図、第
３図（５）、ＣＢ＋は第２図のＡＡ、ＢＢ線断面図であ
る。これらの図において、１０はＭＯＳＦＥＳ、１１は
キャパシタであり、図の鎖線Ｃで示す平面領域が各１個
のＭＯ８ＦＦＪＴＩＯとキャパシタ１１とで１単位のメ
モリセルＭ−ＣＥＬを構成している。
即ち、半導体基板１２の主面上には平面コ字状の溝１３
を交互にかつ対向するように配置形成し、各溝１３はそ
の内面ないし境界面に形成した絶縁膜（シリコン酸化膜
）１４によって互に絶縁状態を保っている。そして、こ
の溝１３内には第１導電膜としてのポリシリコン膜１５
を形成し、かつその上面に絶縁膜（誘電膜）としてのシ
リコン酸化膜１６を形成し、更にその上層に第２導電膜
（導電体）としてのポリシリコン１７を溝１３内に充填
し、これにより所謂溝型のキャパシタ１１を構成してい
る。
を交互にかつ対向するように配置形成し、各溝１３はそ
の内面ないし境界面に形成した絶縁膜（シリコン酸化膜
）１４によって互に絶縁状態を保っている。そして、こ
の溝１３内には第１導電膜としてのポリシリコン膜１５
を形成し、かつその上面に絶縁膜（誘電膜）としてのシ
リコン酸化膜１６を形成し、更にその上層に第２導電膜
（導電体）としてのポリシリコン１７を溝１３内に充填
し、これにより所謂溝型のキャパシタ１１を構成してい
る。
一方、前記溝１３の内面に設けた絶縁膜１４で包囲され
た長方形状の領域１８上にはシリコン酸化膜からなるゲ
ート絶縁膜１９を形成し、その上を図示縦方向に延設し
たワード線２０をゲート電極として配設している。そし
て、前記領域１８の主面には不純物をドーグさせたソー
ス−ドレイン領域２１を形成し、これらソース・ドレイ
ン領域２１と前記ゲート電極（ワード線２０）とで領域
１８内に各２個のＭＯ８ＦＥＴＩＯを形成している。
た長方形状の領域１８上にはシリコン酸化膜からなるゲ
ート絶縁膜１９を形成し、その上を図示縦方向に延設し
たワード線２０をゲート電極として配設している。そし
て、前記領域１８の主面には不純物をドーグさせたソー
ス−ドレイン領域２１を形成し、これらソース・ドレイ
ン領域２１と前記ゲート電極（ワード線２０）とで領域
１８内に各２個のＭＯ８ＦＥＴＩＯを形成している。
そして、前記第１導電膜１５とソース・ドレイン領域２
１の一方とはコンタクト２２を介して接続し、第２導電
膜１７は夫々のキャパシタ１１において導通させてＧＮ
Ｄに接続する。更に、ＭＯ８ＦＥＴＩＯおよびキャパシ
タ１１上の全面にわたって設けたＰＳＧ等の層間絶縁膜
２３上には図示横方向に延設したＡＡ膜からなるデータ
［２４を設げ、コンタクト２５を介して前記ソース・ド
レイン領域２】の他方に接続している。
１の一方とはコンタクト２２を介して接続し、第２導電
膜１７は夫々のキャパシタ１１において導通させてＧＮ
Ｄに接続する。更に、ＭＯ８ＦＥＴＩＯおよびキャパシ
タ１１上の全面にわたって設けたＰＳＧ等の層間絶縁膜
２３上には図示横方向に延設したＡＡ膜からなるデータ
［２４を設げ、コンタクト２５を介して前記ソース・ド
レイン領域２】の他方に接続している。
次に以上の構成のメモリセルＭ−ＣＥＬの特にキャパシ
タ１１の製造方法を第４図囚〜（Ｆｌにより説明する。
タ１１の製造方法を第４図囚〜（Ｆｌにより説明する。
なお、これらの図は第３図（５）の断面に相当する。
先ず、第４図囚のように、キャパシタ形成付買上の半導
体基板１２の主面上にシリコン酸化膜２６をパターニン
グしたマスクを形成しかつこれをドライエツチングする
ことＫより所要深さの溝１３．１３を近接配置形成する
。図中、２７はシリコン窒化膜。そして、この状態で熱
酸化を行なうことにより溝１３．１３の各内面および両
溝の隔壁部１３ａに夫々シリコン酸化膜からなる絶縁膜
１４を同図刊のように形成する。
体基板１２の主面上にシリコン酸化膜２６をパターニン
グしたマスクを形成しかつこれをドライエツチングする
ことＫより所要深さの溝１３．１３を近接配置形成する
。図中、２７はシリコン窒化膜。そして、この状態で熱
酸化を行なうことにより溝１３．１３の各内面および両
溝の隔壁部１３ａに夫々シリコン酸化膜からなる絶縁膜
１４を同図刊のように形成する。
次いで、同図（Ｏのようにマスクとしてのシリコン酸化
１１Ｋ ２６とシリコン窒化膜２７を除去した後、基板
］２の表面に酸化膜２Ｂを形成しＣＶＤ法によって全面
に第１導電膜１５としてのポリシリコン膜を形成し１、
更にその上に絶縁膜１６としてのシリコン酸化膜を形成
する。更に、ＣＶＤ法により全面に第２導電膜１７とし
てのポリシリコンを堆積して前記溝１３．１３内に充填
し、その後これをエンチバックすることによりキャパシ
タ１１゜１１が構成できる。この第１導電膜１５の形成
に先立って、後述するコンタクト２２部位の酸化膜２８
にコンタクト用の孔２２ａを形成しておく。
１１Ｋ ２６とシリコン窒化膜２７を除去した後、基板
］２の表面に酸化膜２Ｂを形成しＣＶＤ法によって全面
に第１導電膜１５としてのポリシリコン膜を形成し１、
更にその上に絶縁膜１６としてのシリコン酸化膜を形成
する。更に、ＣＶＤ法により全面に第２導電膜１７とし
てのポリシリコンを堆積して前記溝１３．１３内に充填
し、その後これをエンチバックすることによりキャパシ
タ１１゜１１が構成できる。この第１導電膜１５の形成
に先立って、後述するコンタクト２２部位の酸化膜２８
にコンタクト用の孔２２ａを形成しておく。
しかる上で、同図の）のようにマスク２９を形成し、そ
の後ドライエツチングを行なって均一厚さの膜除去を行
なえば、同図に）のよう眞隣合うキャパシタ１１．１１
の各第１導を膜１５，１５を切離すことができる。そし
て、第２導電膜１７の一部となるポリシリコンを堆積し
これをパターニングする。この透失々の領域１８．１８
上にその一部がコンタクト２２．２２とし７て張り出さ
れることになる第１導電膜１５，１．５は第２導電膜パ
ターンをマスクとして自己整合的に形成され、同図ｆＦ
ｌのようにキャパシタ１１．１１が完成される。
の後ドライエツチングを行なって均一厚さの膜除去を行
なえば、同図に）のよう眞隣合うキャパシタ１１．１１
の各第１導を膜１５，１５を切離すことができる。そし
て、第２導電膜１７の一部となるポリシリコンを堆積し
これをパターニングする。この透失々の領域１８．１８
上にその一部がコンタクト２２．２２とし７て張り出さ
れることになる第１導電膜１５，１．５は第２導電膜パ
ターンをマスクとして自己整合的に形成され、同図ｆＦ
ｌのようにキャパシタ１１．１１が完成される。
続いて表面酸化を行うことによりキャパシタ上の酸化膜
とゲート酸化膜１９が同時に形成できる。
とゲート酸化膜１９が同時に形成できる。
その後ポリシリコンの堆積および選択エツチングにより
ゲート電極、つまりワード線２ｏを形成することができ
る。
ゲート電極、つまりワード線２ｏを形成することができ
る。
以下、常法によりＭＯ８ＦＥＴＩＯを形成しかつデータ
線２４を形成することにより、第２図、第３図のＤ−Ｒ
ＡＭを完成することができる。
線２４を形成することにより、第２図、第３図のＤ−Ｒ
ＡＭを完成することができる。
以上の構成によれば、溝型に構成したキャパシタ１１は
溝内面に設けた絶縁膜１４によって半導体基板１２とは
全く絶縁された状態とされており、しかも隣合ったキャ
パシタ１１．１１間にも絶縁［１４が存在されているた
め、キャパシタ１１゜］１相互間でのパンチスルーは確
実に防止することができ、信号電荷が消失されることは
ない。したがって、キャパシタ１１，１１の間隔を小さ
くすることが可能となりキャパシタの占有面積を低減で
きる。一方、キャパシタ上１を構成する溝１３は内面の
絶縁膜】４によって所謂溝型アイソレーションとして機
能でき、ＭＯ８ＦＥＴ］０間の絶縁分離としても作用す
る。′これにより、各ＭＯ８ＦＥＴＩＯ間における相互
干渉を防止でき、結局前述のキャパシタの占有面積の低
減と相俟ってメモリセルＭ−ＣＥＬ全体としての高集積
化を達成することができる。
溝内面に設けた絶縁膜１４によって半導体基板１２とは
全く絶縁された状態とされており、しかも隣合ったキャ
パシタ１１．１１間にも絶縁［１４が存在されているた
め、キャパシタ１１゜］１相互間でのパンチスルーは確
実に防止することができ、信号電荷が消失されることは
ない。したがって、キャパシタ１１，１１の間隔を小さ
くすることが可能となりキャパシタの占有面積を低減で
きる。一方、キャパシタ上１を構成する溝１３は内面の
絶縁膜】４によって所謂溝型アイソレーションとして機
能でき、ＭＯ８ＦＥＴ］０間の絶縁分離としても作用す
る。′これにより、各ＭＯ８ＦＥＴＩＯ間における相互
干渉を防止でき、結局前述のキャパシタの占有面積の低
減と相俟ってメモリセルＭ−ＣＥＬ全体としての高集積
化を達成することができる。
（１１キャパシタを溝型に形成しかっこの溝の内面に絶
縁膜を形成してキャパシタと半導体基板との絶縁を図っ
ているので、キャパシタを夫々近接配置してモハンチス
ルー現象が生じろことはなく、信号電荷の消失を防止し
てキャパシタの集積度を向上できる。
縁膜を形成してキャパシタと半導体基板との絶縁を図っ
ているので、キャパシタを夫々近接配置してモハンチス
ルー現象が生じろことはなく、信号電荷の消失を防止し
てキャパシタの集積度を向上できる。
（２）キャパシタを構成する溝内面に絶縁膜を形成シテ
イルので、溝自身を溝型アイソレーションとして構成で
き、その素子間分離領域の間隔の低減下と共に素子、％
ＫＭＯ８ＦＢＴ間の相互間隔の低減および相互干渉の防
止が実現できる。
イルので、溝自身を溝型アイソレーションとして構成で
き、その素子間分離領域の間隔の低減下と共に素子、％
ＫＭＯ８ＦＢＴ間の相互間隔の低減および相互干渉の防
止が実現できる。
（３）前記（１）、ｆ２１に、ｌ：す、キャパシタおよ
びＭＯＳＦＥＴの各間隔の低減を可能とし、Ｄ−ＲＡＭ
としての集積度を向上できる。
びＭＯＳＦＥＴの各間隔の低減を可能とし、Ｄ−ＲＡＭ
としての集積度を向上できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、Ｄ−ＲＡＭ
を構成するＭＯＳＦＥＴとキャパシタの平面レイアウト
は図示のものに限られず他の構成であってもよく、これ
に応じてデータ線やワード線の配列も適宜に変更するこ
とができる。また、キャパシタを構成する第１、第２導
電膜や絶縁膜の材質には他のものを用いてもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、Ｄ−ＲＡＭ
を構成するＭＯＳＦＥＴとキャパシタの平面レイアウト
は図示のものに限られず他の構成であってもよく、これ
に応じてデータ線やワード線の配列も適宜に変更するこ
とができる。また、キャパシタを構成する第１、第２導
電膜や絶縁膜の材質には他のものを用いてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である１素子型のＤ−ＲＡ
Ｍメモリセルに適用した場合について説明したが他のＤ
−ＲＡＭやスタチックＲＡＭ等のメモリセルはもちろん
のこと、ＭＯＳＦＥＴやキャパシタを使用する回路素子
であれば、全て同様に適用することができる。
をその背景となった利用分野である１素子型のＤ−ＲＡ
Ｍメモリセルに適用した場合について説明したが他のＤ
−ＲＡＭやスタチックＲＡＭ等のメモリセルはもちろん
のこと、ＭＯＳＦＥＴやキャパシタを使用する回路素子
であれば、全て同様に適用することができる。
第１図は従来構造の断面図、
第２図は本発明の一実施例の平面レイアウト図、第３図
囚、（Ｂｌは夫々第２図ＡＡ、ＢＢ縁の拡大断面図、 第４図Ａ〜「）は製造方法の一部の工程断面Ｍである。 １０・・・ＭＯＳＦＥＴ、１１・・・キャパシタ、１２
・・・半導体基板、１３・・・溝、１４・・・絶縁膜、
１５・・・第１導電膜、１６・・・絶縁膜、１７・・・
第２導電膜、１９・・・ゲート酸化膜、２０・・・ワー
ド線（ゲート電極）、２２・・・コンタクト、２４・・
・データ線、２５・・・コンタクト、２６・・・シリコ
ン酸化膜、２７・・・シリコン窒化膜、２９・・・マス
ク、Ｍ−ＣＥＬ・・・メモリセル。 第 １ 図 第 ２ 図 Ｚθ ２σ ／ リノ （、〕、、−５、ｌ 、＋＋っ ／ン） Ｌ、１
３５、８１、 ７７ ７７７ノ）（″ 一一一一１１− Ｉ −ＩＴ−ｍ−−１コー１１３＋
＋、−滉−」よ １１１Ｓ １−１−１−ＩＢ亡 Ｉｆ ｌ ＋ １１（１１、 ゛（、−＋−゛・、Ｓ′、−、パ、゛、゛１誦〜１−−
ＬＬ−Ｉ Ｉ −Ｉ」Ｊ−−に一、、Ｌ、−リ１１止是
シＣ： ＋ Ｉ２２’ ” １］１ １ ｌ’４７（ＩＩ ＋ ・７・ １、 １、〜 、、−Ｊ 、 −・ ２ −７
）ゝゝゝ ＋）ど〆″′。 “ ′ −一部 ・ ・： ・１ −− ”−“ ・ −士へ一！Ａ：ユ７ ” ・： 区
−一 １．− ＝ − 第 ３ 図 （Ａ） １ （１３）
囚、（Ｂｌは夫々第２図ＡＡ、ＢＢ縁の拡大断面図、 第４図Ａ〜「）は製造方法の一部の工程断面Ｍである。 １０・・・ＭＯＳＦＥＴ、１１・・・キャパシタ、１２
・・・半導体基板、１３・・・溝、１４・・・絶縁膜、
１５・・・第１導電膜、１６・・・絶縁膜、１７・・・
第２導電膜、１９・・・ゲート酸化膜、２０・・・ワー
ド線（ゲート電極）、２２・・・コンタクト、２４・・
・データ線、２５・・・コンタクト、２６・・・シリコ
ン酸化膜、２７・・・シリコン窒化膜、２９・・・マス
ク、Ｍ−ＣＥＬ・・・メモリセル。 第 １ 図 第 ２ 図 Ｚθ ２σ ／ リノ （、〕、、−５、ｌ 、＋＋っ ／ン） Ｌ、１
３５、８１、 ７７ ７７７ノ）（″ 一一一一１１− Ｉ −ＩＴ−ｍ−−１コー１１３＋
＋、−滉−」よ １１１Ｓ １−１−１−ＩＢ亡 Ｉｆ ｌ ＋ １１（１１、 ゛（、−＋−゛・、Ｓ′、−、パ、゛、゛１誦〜１−−
ＬＬ−Ｉ Ｉ −Ｉ」Ｊ−−に一、、Ｌ、−リ１１止是
シＣ： ＋ Ｉ２２’ ” １］１ １ ｌ’４７（ＩＩ ＋ ・７・ １、 １、〜 、、−Ｊ 、 −・ ２ −７
）ゝゝゝ ＋）ど〆″′。 “ ′ −一部 ・ ・： ・１ −− ”−“ ・ −士へ一！Ａ：ユ７ ” ・： 区
−一 １．− ＝ − 第 ３ 図 （Ａ） １ （１３）
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に溝型のキャパシタを形成してなる半
導体装置において、前記キャパシタはその内面に絶縁膜
を形成した溝内に前記半導体基板とは絶縁状態を保って
形成し、かつこの溝全体を素子間分離用の溝型アイソレ
ーションとして構成したことを特徴とする半導体装置。 ２、キャパシタは溝内面の絶縁膜上に形成した第１導電
膜と、その上に形成した絶縁膜と、その上に形成した第
２導電膜とで構成してなる特許請求の範囲第１項記載の
半導体装置。 ３、キャパシタに隣設した半導体基板上にＭＯＳＦＥＴ
を形成し、このＭＯＳＦＥＴとキャパシタとで１素子型
のメモリセルを構成してなる特許請求の範囲第１項又は
第２項記載の半導体装置。 ４、ＭＯ８ＦＥＴ相互間に溝型キャパシタをアイソレー
ションとして配設してなる特許請求の範囲第３項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056021A JPH07123158B2 (ja) | 1984-03-26 | 1984-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056021A JPH07123158B2 (ja) | 1984-03-26 | 1984-03-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60200565A true JPS60200565A (ja) | 1985-10-11 |
| JPH07123158B2 JPH07123158B2 (ja) | 1995-12-25 |
Family
ID=13015405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056021A Expired - Lifetime JPH07123158B2 (ja) | 1984-03-26 | 1984-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123158B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167954A (ja) * | 1984-09-11 | 1986-04-08 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
| WO2020025995A1 (ja) * | 2018-08-01 | 2020-02-06 | 日産自動車株式会社 | 半導体装置、パワーモジュール及び半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583260A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | 竪型埋め込みキヤパシタ |
| JPS60113460A (ja) * | 1983-11-25 | 1985-06-19 | Oki Electric Ind Co Ltd | ダイナミックメモリ素子の製造方法 |
| JPS60113461A (ja) * | 1983-11-25 | 1985-06-19 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1984
- 1984-03-26 JP JP59056021A patent/JPH07123158B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6167954A (ja) * | 1984-09-11 | 1986-04-08 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
| WO2020025995A1 (ja) * | 2018-08-01 | 2020-02-06 | 日産自動車株式会社 | 半導体装置、パワーモジュール及び半導体装置の製造方法 |
| US11664466B2 (en) | 2018-08-01 | 2023-05-30 | Nissan Motor Co., Ltd. | Semiconductor device, power module and method for manufacturing the semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07123158B2 (ja) | 1995-12-25 |
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