JP3120633B2 - 半導体記憶装置とその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置とその製
造方法に関し、特に高集積化に好適なダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）の溝積層容量型
メモリセルとその製造方法に関する。

【０００２】

【従来の技術】ＭＯＳダイナミックメモリは、１９７０
年の１ｋビット・ＤＲＡＭの発売を出発点として、以後
３年に４倍の割合で高集積化がなされ、既にメガビット
級のメモリの量産が盛んに行なわれるに至っている。

【０００３】この高集積化は、素子寸法を微細化するこ
とで達成されてきた。しかし、微細化にともなう蓄積容
量の現象のために、信号対雑音（ＳＮ）比の低下や、α
線入射による信号反転、いわゆるソフトエラーの弊害等
が顕在化し、信頼性の面で問題となっている。

【０００４】これらの問題を解決するメモリセルとして
アイ・イー・ディー・エム テクニカル ダイジェスト
１９８４（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔ１９８４）第２４０頁〜第２４３頁に発表された溝
積層容量型メモリセルがある。これは、蓄積容量部が、
スイッチングトランジスタの周囲に形成された溝内に絶
縁膜を介する形で埋め込まれた構造を有している。溝容
量を用いて大きな蓄積容量を確保するとともに、溝内の
絶縁膜で蓄積容量を覆いソフトエラー耐性をもたせるこ
とが期待されている。

【０００５】この従来の溝積層容量型メモリセルを図２
０に示す。図２０（ａ）は、セルの平面レイアウト図で
あり、図２０（ｂ）は図２０（ａ）のＡ−Ａ線断面図で
ある。

【０００６】この図を参照して従来のメモリセルについ
て説明を行う。ｐ型シリコン基板１の表面部分に、ｎ型
不純物よりなるドレイン領域２及びソース領域３が形成
され、さらにゲート酸化膜８を介して設けられた多結晶
シリコンを材料とするワード線４をゲート電極とするス
イッチングトランジスタが構成される。ドレイン領域２
にはビット線コンタクト１２を通してビット線１３が接
続される。これに対し、キャパシタ部分は、ｐ型シリコ
ン基板１に溝５を掘り、その内面に絶縁膜６を形成し、
その上に多結晶シリコンよりなる蓄積電極７を形成して
いる。さらにその上にキャパシタ絶縁膜９、セルプレー
ト１０を続けて形成して構成される。図２０（ａ）に示
されるように、スイッチングトランジスタの周囲を絶縁
膜６を介して蓄積電極７が取巻く構造になっているた
め、キャパシタとして働く実効面積を大きくとれ、小さ
なセル占有面積で大きな蓄積容量を確保することができ
る。また、絶縁膜６の存在によりα線入射にともなうソ
フトエラーの影響を低減することができる。

【０００７】

【発明が解決しようとする課題】しかし、図２０に示し
た従来例では、前述のように、蓄積電極７が絶縁膜６を
介して、スイッチングトランジスタの側面部分に存在す
る。その為、図２１に示すように、必然的にチャネルの
側面に絶縁膜６をゲート酸化膜とし、蓄積電極７をゲー
ト電極とするＭＯＳトランジスタＴ２が形成される。蓄
積電極７に情報として、高い側の電圧が書き込まれる
（情報“Ｈ”）と、この側壁寄生ＭＯＳトランジスタＴ
２がＯＮし、漏れ電流が発生する。この漏れ電流により
書き込んだ情報が失われ、メモリ動作の高安定性，高信
頼性維持に対し、重大な問題となる。

【０００８】本発明の目的は、上記の様な問題点を解決
し、超高集積ＤＲＡＭに好適な溝積層容量型メモリセル
とその製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明の半導体記憶装置
は、第１導電型半導体基板に形成された溝で区画された
島状領域の表面にゲート絶縁膜を介して設けられたゲー
ト電極および前記島状領域の表面部にそれぞれ形成され
た一対の第２導電型拡散層を有するスイッチングトラン
ジスタと、前記溝の側面および底面を被覆する絶縁膜
と、前記溝の側面のうち前記島状領域側を前記絶縁膜を
介して被覆し前記第２導電型拡散層の一方に接続する下
部電極、前記下部電極を被覆するキャパシタ絶縁膜およ
び前記キャパシタ絶縁膜を被覆する上部電極からなるキ
ャパシタとを有するメモリセルを有する半導体記憶装置
において、前記下部電極は、前記スイッチングトランジ
スタのゲート電極の下方において、前記スイッチングト
ランジスタの前記一対の第２導電型拡散層で挟まれた部
分に対向する部分が除去された下部電極除去部を有し、
前記下部電極は前記下部電極除去部以外の領域において
前記溝の側面を覆うというものである。

【００１０】また、本発明の半導体記憶装置の製造方法
は、第１導電型半導体基板の一主表面から内部にかけて
溝を形成して島状領域を区画する工程と、前記溝の側面
および底面を被覆する絶縁膜を形成する工程と、前記絶
縁膜のうち前記島状領域の表面に近い部分を局所的に除
去して接続部を形成する工程と、全面に導電膜を堆積し
前記接続部からその近傍の前記半導体基板領域に不純物
を拡散させて第２導電型接続領域を形成する工程と、前
記導電膜をパターニングする際に前記島状領域のうち前
記半導体基板の表面に近い部分を少なくとも局所的に２
個所除去して、下部電極が、スイッチングトランジスタ
のゲート電極形成予定領域の下方において、スイッチン
グトランジスタの一対の第２導電型拡散層形成予定領域
で挟まれた部分に対向する部分が除去された下部電極除
去部を有し、かつ、前記下部電極除去部以外の領域にお
いて前記溝の側面を覆うべく下部電極を形成する工程
と、前記下部電極をキャパシタ絶縁膜および上部電極で
順次に被覆してキャパシタを形成する工程と、前記島状
領域の表面にゲート絶縁膜を形成し前記導電膜を除去し
た部分の上側を通る位置にゲート電極を形成し、一方が
前記第２導電型接続領域に接続する一対の第２導電型拡
散層を形成して前記第２導電型拡散層で挟まれた前記半
導体基板領域が前記下部電極と対向していないスイッチ
ングトランジスタを形成する工程とを含むというもので
ある。

【００１１】以下、本発明の実施例について説明する
が、その前に、本発明に関連する関連技術について述べ
ておく。

【００１２】図１（ａ）は本発明の第１の関連技術のＤ
ＲＡＭセルの平面図、図１（ｂ）は図１（ａ）のＡ−Ａ
線断面図である。

【００１３】ｐ型シリコン基板１の表面部分に、ｎ型拡
散層よりなるドレイン領域２及びソース領域３が形成さ
れ、さらにゲート酸化膜８を介して設けられた多結晶シ
リコンを材料とするワード線４をゲート電極とするスイ
ッチングトランジスタが構成される。ドレイン領域２に
はビット線コンタクト１２を介してビット線１３が接続
される。これに対し、キャパシタの構成要素として、ｐ
型シリコン基板１に溝５を掘り、その内面に例えば酸化
シリコン膜よりなる絶縁膜６Ａを形成し、その上に多結
晶シリコンよりなる蓄積電極７Ａ（下部電極）を形成し
ている。この蓄積電極７Ａの上端は、前述のドレイン領
域２，ソース領域３を構成する不純物導入領域（ｎ型拡
散層）の下端より下側に形成されており、ドレイン領域
２及びソース領域３の中間部分であるチャネル部分に対
向する部分には配置されていない。従ってこのチャネル
部分の側面を寄生チャネルとし、蓄積電極７Ａを寄生ゲ
ート電極とした、寄生ＭＯＳトランジスタが存在しな
い。そのため蓄積電極７Ａに情報として、高電圧が書き
込まれても寄生ＭＯＳトランジスタの存在にともなう漏
れ電流の発生は無い。さらにこの蓄積電極７Ａの上のキ
ャパシタ絶縁膜９Ａと、その上に引き続き形成されるセ
ルプレート１０Ａ（下部電極）によりキャパシタが構成
される。

【００１４】図１に示したＤＲＡＭセルの製造方法につ
いて説明する。初めに図２に示すように、ｐ型シリコン
基板１を熱酸化し、犠牲酸化シリコン膜１５を成膜し、
続いてＣＶＤ法により窒化シリコン膜１６を形成した
後、窒化シリコン膜１６，犠牲酸化シリコン膜１５を通
してエッチングをし、ｐ型シリコン基板１に溝５（幅
０．４μｍ，深さ１μｍ）を形成して島状領域１４を区
画する。次に、熱酸化を行ない、図３に示すように、溝
の側面および底面に厚さ７０ｎｍの絶縁膜６を形成す
る。その後、溝５の側面から窒化シリコン膜１６の上面
に開口１８を有するレジスト膜１７を形成する。次い
で、ウェットエッチング法を用いて開口１８部に露出し
ている絶縁膜６をエッチング除去することにより図４に
示すように、接続部１９を有する絶縁膜６Ａとする。レ
ジスト膜１７を剥離した後ＣＶＤ法により厚さ１５０ｎ
ｍの多結晶シリコン膜２１を溝５を含む全面に堆積した
後、例えばリンを熱拡散する方法を用いて、多結晶シリ
コン膜２１に不純物を導入して導電性をもたせる。この
方法により、容量コンタクト（ｎ型接続領域２０）が形
成される。

【００１５】引き続き選択性の異方性エッチングを用い
て多結晶シリコン膜２１をエッチングして図５に示す蓄
積電極７Ａを形成する。その際、この蓄積電極７Ａの上
端が後述するスイッチングトランジスタのドレイン領域
２，ソース領域３（図８）の下端よりも低くなるよう
に、エッチング時間を選択する。この蓄積電極７Ａの上
端の位置は、現状では犠牲酸化シリコン膜１５から概ね
２００ｎｍ程度下がった位置でよい。この時、溝５の底
面の絶縁膜６Ａの上には蓄積電極７Ａが形成されず、隣
接するセル間の蓄積電極７Ａ同士は、完全に分離され
る。次に、図６に示すように蓄積電極７Ａを熱酸化し、
キャパシタ絶縁膜９Ａを形成し、続けてＣＶＤ法により
多結晶シリコン膜２１を堆積する。その後、例えば燐を
熱拡散することにより、多結晶シリコン膜２１に不純物
を導入する。この状態より多結晶シリコン膜２１を選択
性の異方性ドライエッチングすることにより、図７に示
すように、セルプレート１０Ａが形成される。

【００１６】ここでは、セルプレート１０Ａの高さが蓄
積電極７Ａの上端より低い場合を示している。さらにＣ
ＶＤ法により、図示しない酸化シリコン膜を厚く堆積
し、ドライエッチング法を用いて全面をエッチバック
し、溝５の上側部分に埋め込む形で分離用絶縁膜１１Ａ
（図７（Ａ）に斜線で表示）を形成する。素子の平坦性
を保つといった観点から図には犠牲酸化シリコン膜１５
の高さになる様に示しているが、この位置よりも高くな
っても良い。この状態でりん酸などを用いて、窒化シリ
コン膜１６のみをエッチング除去し、続いて犠牲酸化シ
リコン膜１５をフッ酸の水溶液などでエッチング除去す
る。

【００１７】その後、図８に示す様にｐ型シリコン基板
１の露出部分を熱酸化し、ゲート酸化膜８を形成する。
次いで不純物を拡散した多結晶シリコン膜などよりなる
ワード線４を形成し、この状態で、ヒ素を加速エネルギ
ー１００ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2注入し、ド
レイン領域２，ソース領域３を形成する。この条件によ
ればドレイン領域２，ソース領域３の深さは１５０ｎｍ
程度となり、図示される様にドレイン領域２，ソース領
域３及びその間のチャネル部分と蓄積電極７が対向しな
い配置となる。次に図１に示すように、ＣＶＤ法により
酸化シリコン膜よりなる層間絶縁膜２２を堆積した後、
ビット線コンタクト１２を開口し、例えばタングステン
シリサイド膜と多結晶シリコン膜とを積層したポリサイ
ドなどを用いてビット線１３の形状にすることにより、
溝積層容量型メモリセルが得られる。

【００１８】次に、本発明の実施例についてその製造工
程に沿って説明する。

【００１９】第１の関連技術では図５に示す様に蓄積電
極７Ａ全体がドレイン領域２，ソース領域３よりも深い
（下の）位置にくるように多結晶シリコン膜２１をエッ
チングしたが、本発明の実施例では、図９に示すよう
に、多結晶シリコン膜２１Ａが隣接セル間で分離でき、
犠牲酸化シリコン膜１５の下程度となるようにする。次
に、図１０に示すようにレジスト膜２３を開口２４を有
する様に塗布し、パターニングし、この状態で多結晶シ
リコン膜２１Ａの上端を第１の実施例で示した位置（図
５）までエッチングすると、図示の様に開口２４から露
出している部分のみがエッチングされる。

【００２０】レジスト膜２３を剥離した後、多結晶シリ
コン膜２１Ａを熱酸化すると、図１１に示すキャパシタ
絶縁膜９Ｂで被覆された蓄積電極７Ｂが得られる。蓄積
電極７Ｂは、島状領域の両側に下部電極除去部２５が設
けられている。この状態から第１の実施例と同様にし
て、図１２に示すように、セルプレート１０Ｂ，分離絶
縁膜１１Ｂを形成し、ワード線４を蓄積電極７Ｂの上端
が深くなっている部分（下部電極除去部２５）の上側を
通るような位置に形成する。その後第１の実施例で述べ
た条件でヒ素を注入すれば蓄積電極７Ｂとドレイン領域
２，ソース領域３は絶縁膜６Ａを介して接するが、チャ
ネル部分は蓄積電極７Ｂと対向することがなく、寄生Ｍ
ＯＳトランジスタによる漏れ電流低減に対しては第１の
関連技術と同じ効果が得られる。

【００２１】また第１の関連技術との相違は、第１の関
連技術では蓄積電極全体の高さが低くなっているが、こ
の蓄積電極の低くなった分は蓄積容量の減少として表わ
れる。しかし、本発明の実施例では、蓄積電極の存在し
ない領域が、ドレイン領域とソース領域の間の部分と小
さいので、それによる蓄積容量の減少は、第１の関連技
術よりも小さいという利点がある。同様に蓄積電極形成
時のエッチング量の変動が蓄積容量の変動につながる
が、本発明の実施例では、蓄積容量全体に対してエッチ
ングによる下部電極除去部が小さいので、このエッチン
グ量の変動から生じる蓄積容量の変動分も小さくなる。
即ち、このメモリセルの製造の面からは、蓄積容量なら
びにエッチング停止の制御に対し余裕が生じるといった
利点も有る。

【００２２】次に、本発明の第２の関連技術について説
明する。

【００２３】第１の関連技術における図６に対応する工
程の後に、図１３に示すように、全面にレジスト膜２６
を塗布する。次に、レジスト膜２６を選択的にエッチン
グすることにより、図１４に示すように、溝部のみにレ
ジスト膜２６Ａ（図１４（ａ）に斜線で表示）として残
す。次に、多結晶シリコン膜２１をエッチングし、図１
５に示すように、島状領域の周囲にのみ多結晶シリコン
膜２１Ａとして残す。次に、レジスト膜２６Ａを除去
し、窒化シリコン膜１６をマスクとして熱酸化を行な
い、図１６に示すように、分離用絶縁膜１１Ｃを形成す
る。このとき、酸化されずに残った多結晶シリコン膜２
１Ａがセルプレート１０Ｃとなる。続いてゲート酸化膜
８，ゲート電極（４），ドレイン領域２，ソース領域３
等を形成する。

【００２４】この第２の関連技術は、第１の関連技術，
本発明の実施例の様に分離用絶縁膜を溝５内に埋め込む
為のＣＶＤ法による酸化シリコン膜の形成およびエッチ
ングの代りに、多結晶シリコン膜の堆積と酸化により素
子分離とセルプレートの形成が可能となり、工程を簡略
化できるという利点を有する。

【００２５】次に本発明の第３の関連技術について説明
する。この第３の関連技術では、第１の関連技術の図６
に対応する工程において比較的薄い多結晶シリコン膜２
１を堆積する代りに図１７に示すように厚さ６００ｎｍ
の多結晶シリコン膜２７を堆積し、リンを熱拡散する方
法などで不純物を導入し、その後、選択性の異方性ドラ
イエッチング法により多結晶シリコン膜２７をエッチン
グし、犠牲酸化シリコン膜１５の高さ程度まで多結晶シ
リコン膜２７が減ったところでエッチングを停止する。
続いて、第１の関連技術でも示した様に窒化シリコン膜
１６，犠牲酸化シリコン膜１５を順次エッチング除去す
ることにより図１８に示したようにセルプレート１０Ｃ
を得る。この状態から第１の関連技術と同様にして、図
１９に示すように、ゲート酸化膜８（このとき、セルプ
レート１０Ｃの表面に酸化シリコン膜２８が形成され
る）、ワード線４，ドレイン領域２，ソース領域３を形
成する。この構造ではセルプレート１０Ｃが絶縁膜２８
を介してドレイン領域２，ソース領域３，チャネル部分
と接している。セルプレート１０Ｃはメモリセルの動作
時、０電位もしくは、情報として記憶する高電位の１／
２電位に固定されている為、蓄積電極７Ａが接している
場合に比べ小さな漏れ電流を抑えることができる。この
第３の関連技術においては、第１、２の関連技術及び本
発明の実施例に比較してこの漏れ電流の低減効果は小さ
いが、従来のセル構造に比べ漏れ電流は少なく、製造に
必要な工程数が他の関連技術及び本発明の実施例に比べ
少ないといった有利な点を有する。

【００２６】従来のメモリセル構造で、６４ＭビットＤ
ＲＡＭの場合基板電圧が−１Ｖの時、漏れ電流は１０^-6
Ａ程度であるのに対し、本発明の第１，第２，第３の実
施例においては、１０^-12 Ａ以下となり、第４の実施例
においても、セルプレートの電位を０Ｖとすると他の実
施例のように、１０^-12 Ａ以下となり、電源電圧の１／
２の電位、例えば１．５Ｖを使用した場合でも、１０^-8
Ａ程度の漏れ電流に低減できる。

【００２７】

【発明の効果】本発明によれば、スイッチングトランジ
スタの周囲に形成された溝内に絶縁膜を介する形でキャ
パシタを埋め込む構造の溝積層容量型メモリセルにおい
てソース領域とドレイン領域とで挟まれた半導体基板領
域に対向する部分とその近傍を避けて下部電極（蓄積電
極）を設けることにより、従来例で問題となる、側壁寄
生ＭＯＳトランジスタの発生を抑えることができる。そ
の為この寄生ＭＯＳトランジスタに起因する漏れ電流を
抑制できる。

【００２８】これにより保持特性、メモリ動作の安定
性、信頼性において従来構造よりも有利に成る。また基
本的に溝積層容量型メモリセルの構成をとっていること
から、小さなセル占有面積内で所望の大きな蓄積容量を
確保するとともに、高いα線耐性を有する特徴を維持
し、高集積ＤＲＡＭに好適なメモリセルとなっている。

【図面の簡単な説明】

【図１】本発明の第１の関連技術を示す平面図（図１
（ａ））および断面図（図１（ｂ））である。

【図２】第１の関連技術の製造方法の説明のための平面
図（図２（ａ））および断面図（図２（ｂ））である。

【図３】図２に対応する工程の次工程の説明のための平
面図（図３（ａ））および断面図（図３（ｂ））であ
る。

【図４】図３に対応する工程の次工程の説明のための平
面図（図４（ａ））および断面図（図４（ｂ））であ
る。

【図５】図４に対応する工程の次工程の説明のための平
面図（図５（ａ））および断面図（図５（ｂ））であ
る。

【図６】図５に対応する工程の次工程の説明のための平
面図（図６（ａ））および断面図（図６（ｂ））であ
る。

【図７】図６に対応する工程の次工程の説明のための平
面図（図７（ａ））および断面図（図７（ｂ））であ
る。

【図８】図７に対応する工程の次工程の説明のための平
面図（図８（ａ））および断面図（図８（ｂ））であ
る。

【図９】本発明の実施例についてその製造工程に沿って
説明するための平面図（図９（ａ））および断面図（図
９（ｂ））である。

【図１０】図９に対応する工程の次工程の説明のための
平面図（図１０（ａ））および断面図（図１０（ｂ））
である。

【図１１】図１０に対応する工程の次工程の説明のため
の平面図（図１１（ａ））および断面図（図１１
（ｂ））である。

【図１２】図１１に対応する工程の次工程の説明のため
の平面図（図１２（ａ））および断面図（図１２
（ｂ））である。

【図１３】本発明の第２の関連技術実施例についてその
製造工程に沿って説明するための平面図（図１３
（ａ））および断面図（図１３（ｂ））である。

【図１４】図１３に対応する工程の次工程の説明のため
の平面図（図１４（ａ））および断面図（図１４
（ｂ））である。

【図１５】図１４に対応する工程の次工程の説明のため
の平面図（図１５（ａ））および断面図（図１５
（ｂ））である。

【図１６】図１５に対応する工程の次工程の説明のため
の平面図（図１６（ａ））および断面図（図１６
（ｂ））である。

【図１７】本発明の第３の関連技術についてその製造工
程に沿って説明するための平面図（図１７（ａ））およ
び断面図（図１７（ｂ））である。

【図１８】図１７に対応する工程の次工程の説明のため
の平面図（図１８（ａ））および断面図（図１８
（ｂ））である。

【図１９】図１８に対応する工程の次工程の説明のため
の平面図（図１９（ａ））および断面図（図１９
（ｂ））である。

【図２０】従来のＤＲＡＭセルを示す平面図（図２０
（ａ））および断面図（図２０（ｂ））である。

【図２１】図２０に示した従来例の問題点の説明のため
簡略化して示す斜視図（図２１（ａ））および等価回路
図（図２１（ｂ））である。

【符号の説明】

１ ｐ型シリコン基板 ２ ドレイン領域 ３ ソース領域 ４ ワード線 ５ 溝 ６，６Ａ 絶縁膜 ７，７Ａ，７Ｂ 蓄積電極 ８ ゲート酸化膜 ９，９Ａ，９Ｂ キャパシタ絶縁膜 １０，１０Ａ，１０Ｂ，１０Ｃ セルプレート １，１１Ａ，１１Ｂ，１１Ｃ 分離絶縁膜 １２ ビット線コンタクト １３ ビット線 １４ 島状領域 １５ 犠牲酸化シリコン膜 １６ 窒化シリコン膜 １７ レジスト膜 １８ 開口 １９ 接続部 ２０ ｎ型接続領域 ２１，２１Ａ 多結晶シリコン膜 ２２ 層間絶縁膜 ２３ レジスト膜 ２４ 開口 ２５ 下部電極除去部 ２６，２６Ａ レジスト膜 ２７ 多結晶シリコン膜 ２８ 酸化シリコン膜

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−248158（ＪＰ，Ａ) 特開 平１−296658（ＪＰ，Ａ) 特開 平２−54575（ＪＰ，Ａ) 特開 平２−275666（ＪＰ，Ａ) 特開 昭63−207171（ＪＰ，Ａ) 特開 昭63−241961（ＪＰ，Ａ) 特開 平２−28367（ＪＰ，Ａ) 特開 昭61−144058（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/76 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型半導体基板に形成された溝で
   区画された島状領域の表面にゲート絶縁膜を介して設け
   られたゲート電極および前記島状領域の表面部にそれぞ
   れ形成された一対の第２導電型拡散層を有するスイッチ
   ングトランジスタと、前記溝の側面および底面を被覆す
   る絶縁膜と、前記溝の側面のうち前記島状領域側を前記
   絶縁膜を介して被覆し前記第２導電型拡散層の一方に接
   続する下部電極、前記下部電極を被覆するキャパシタ絶
   縁膜および前記キャパシタ絶縁膜を被覆する上部電極か
   らなるキャパシタとを有するメモリセルを有する半導体
   記憶装置において、前記下部電極は、前記スイッチング
   トランジスタのゲート電極の下方において、前記スイッ
   チングトランジスタの前記一対の第２導電型拡散層で挟
   まれた部分に対向する部分が除去された下部電極除去部
   を有し、前記下部電極は前記下部電極除去部以外の領域
   において前記溝の側面を覆うことを特徴とする半導体記
   憶装置。
2. 【請求項２】 第１導電型半導体基板の一主表面から内
   部にかけて溝を形成して島状領域を区画する工程と、前
   記溝の側面および底面を被覆する絶縁膜を形成する工程
   と、前記絶縁膜のうち前記島状領域の表面に近い部分を
   局所的に除去して接続部を形成する工程と、全面に導電
   膜を堆積し前記接続部からその近傍の前記半導体基板領
   域に不純物を拡散させて第２導電型接続領域を形成する
   工程と、前記導電膜をパターニングする際に前記島状領
   域のうち前記半導体基板の表面に近い部分を少なくとも
   局所的に２個所除去して、下部電極が、スイッチングト
   ランジスタのゲート電極形成予定領域の下方において、
   スイッチングトランジスタの一対の第２導電型拡散層形
   成予定領域で挟まれた部分に対向する部分が除去された
   下部電極除去部を有し、かつ、前記下部電極除去部以外
   の領域において前記溝の側面を覆うべく下部電極を形成
   する工程と、前記下部電極をキャパシタ絶縁膜および上
   部電極で順次に被覆してキャパシタを形成する工程と、
   前記島状領域の表面にゲート絶縁膜を形成し前記導電膜
   を除去した部分の上側を通る位置にゲート電極を形成
   し、一方が前記第２導電型接続領域に接続する一対の第
   ２導電型拡散層を形成して前記第２導電型拡散層で挟ま
   れた前記半導体基板領域が前記下部電極と対向していな
   いスイッチングトランジスタを形成する工程とを含むこ
   とを特徴とする半導体記憶装置の製造方法。