JPH04307968A - 半導体メモリー - Google Patents
半導体メモリーInfo
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- JPH04307968A JPH04307968A JP3072689A JP7268991A JPH04307968A JP H04307968 A JPH04307968 A JP H04307968A JP 3072689 A JP3072689 A JP 3072689A JP 7268991 A JP7268991 A JP 7268991A JP H04307968 A JPH04307968 A JP H04307968A
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリーセルおよ
びその製造方法に関し、特にスタックド型セルを有する
ダイナミック・ランダム・アクセス・メモリー（ＤＲＡ
Ｍ）およびその製造方法に関する。
びその製造方法に関し、特にスタックド型セルを有する
ダイナミック・ランダム・アクセス・メモリー（ＤＲＡ
Ｍ）およびその製造方法に関する。
【０００２】
【従来の技術】１チップ上に形成されるＤＲＡＭの記憶
容量は、３年に４倍の割合で向上してきており、今後も
同様な向上が期待される。記憶容量の増大は、微細加工
技術の進歩に伴なう集積度の向上によって画られてきた
。ところで、ＤＲＡＭのメモリーセルは１つの絶縁ゲー
ト電界効果トランジスタと１つの蓄積容量とから構成さ
れており、メモリーセルの占有面積は記憶容量の向上と
ともに小さくする必要がある。しかし、記憶を保持する
蓄積電荷量は信頼性を保つためにある一定の値以上にす
る必要があり、狭い面積で大きな蓄積容量を得る工夫が
必要である。蓄積容量の増大は、容量絶縁膜の実効的な
厚さを薄くすることと実効的な容量面積を増大させるこ
とによって可能になる。後者の方法の１つとして蓄積容
量を上部に積み重ねて形成するスタックド型メモリーセ
ルがある。この構造を用いれば、容量電極の形状を３次
元的に工夫することで単位面積当りの容量電極の表面積
が増加する。また、スタックド型メモリーセルを構成す
るトランジスタのゲート電極（ワード線），その両側の
ビット拡散層，ノード拡散層，ビット線，蓄積容量部の
形成順序、即ち空間的な配置は、メモリーセルの占有面
積を小さくする上で重要である。スタックド型蓄積容量
のストレージ・ノード電極を形状を自由に変化させるた
めには、蓄積容量部が一番上段にあることがのぞましい
。ただし、一番下段にあうトランジスタとノード拡散層
と一番上段にあるストレージ・ノード電極とを結合する
配線は、ワード線およびビット線との接触をさけて通る
必要がある。
容量は、３年に４倍の割合で向上してきており、今後も
同様な向上が期待される。記憶容量の増大は、微細加工
技術の進歩に伴なう集積度の向上によって画られてきた
。ところで、ＤＲＡＭのメモリーセルは１つの絶縁ゲー
ト電界効果トランジスタと１つの蓄積容量とから構成さ
れており、メモリーセルの占有面積は記憶容量の向上と
ともに小さくする必要がある。しかし、記憶を保持する
蓄積電荷量は信頼性を保つためにある一定の値以上にす
る必要があり、狭い面積で大きな蓄積容量を得る工夫が
必要である。蓄積容量の増大は、容量絶縁膜の実効的な
厚さを薄くすることと実効的な容量面積を増大させるこ
とによって可能になる。後者の方法の１つとして蓄積容
量を上部に積み重ねて形成するスタックド型メモリーセ
ルがある。この構造を用いれば、容量電極の形状を３次
元的に工夫することで単位面積当りの容量電極の表面積
が増加する。また、スタックド型メモリーセルを構成す
るトランジスタのゲート電極（ワード線），その両側の
ビット拡散層，ノード拡散層，ビット線，蓄積容量部の
形成順序、即ち空間的な配置は、メモリーセルの占有面
積を小さくする上で重要である。スタックド型蓄積容量
のストレージ・ノード電極を形状を自由に変化させるた
めには、蓄積容量部が一番上段にあることがのぞましい
。ただし、一番下段にあうトランジスタとノード拡散層
と一番上段にあるストレージ・ノード電極とを結合する
配線は、ワード線およびビット線との接触をさけて通る
必要がある。
【０００３】このような構造を得るための半導体メモリ
ーセルとその製造方法が、平成２年５月２３日に寺田に
よって提出された特願平２−１３３１４６号明細書にあ
る。蓄積容量がビット線の上部に形成される構造におい
て、一対のビット線と一対のワード線とにより囲まれた
領域，特に一対のビット線に起因する絶縁膜の激しい窪
みのある領域においてストレージ・ノード電極とノード
拡散層との接続を行なう場合、この領域直下にノード拡
散層が存在して直接この領域にノード・コンタクト孔を
設けるとすると、フォトリソグラフィ技術，エッチング
技術の困難さからビット線の間隔を大きくしなければな
らない。ここでは、ノード拡散層とストレージ・ノード
電極との間に導電体層を介在させ、さらに１つのノード
・コンタクト孔ではなく第１，第２の２つのノード・コ
ンタクト孔を設けるている。これにより、ストレージ・
ノード電極とノード拡散層との接続を容易にし、さらに
ビット線間隔の縮小を実現している。
ーセルとその製造方法が、平成２年５月２３日に寺田に
よって提出された特願平２−１３３１４６号明細書にあ
る。蓄積容量がビット線の上部に形成される構造におい
て、一対のビット線と一対のワード線とにより囲まれた
領域，特に一対のビット線に起因する絶縁膜の激しい窪
みのある領域においてストレージ・ノード電極とノード
拡散層との接続を行なう場合、この領域直下にノード拡
散層が存在して直接この領域にノード・コンタクト孔を
設けるとすると、フォトリソグラフィ技術，エッチング
技術の困難さからビット線の間隔を大きくしなければな
らない。ここでは、ノード拡散層とストレージ・ノード
電極との間に導電体層を介在させ、さらに１つのノード
・コンタクト孔ではなく第１，第２の２つのノード・コ
ンタクト孔を設けるている。これにより、ストレージ・
ノード電極とノード拡散層との接続を容易にし、さらに
ビット線間隔の縮小を実現している。
【０００４】図５の平面図と、図５に示されたＡ−Ａ’
線，およびＢ−Ｂ’線における断面を示す図６（ａ），
（ｂ）の断面図により説明する。
線，およびＢ−Ｂ’線における断面を示す図６（ａ），
（ｂ）の断面図により説明する。
【０００５】活性領域２０２上を走る隣合うビット線２
１６ａ，２１６ｂが対となる折り返しビット線構造で蓄
積容量２２３がビット線の上部に形成されている。ｐ型
のシリコン基板２０１表面は、素子分離酸化膜２０３に
より、活性領域２０２および素子分離領域とに分割され
る。活性領域２０２は、ｎ型のノード拡散層２０７，ビ
ット拡散層２０８が設けられ、これらはゲート電極を兼
るワード線２０４ａ，２０４ｂ，２０４ｃ等により分離
されている。活性領域２０２とワード線２０４との間に
は、ゲート絶縁膜２２４が介在し、ワード線２０４，ゲ
ート絶縁膜２２４，ノード拡散層２０７，ビット拡散層
２０８によりトランジスタが構成される。蓄積容量２２
３は、ストレージ・ノード電極２２０，容量絶縁膜２２
１，セル・プレート電極２２２とから構成される。上面
，側面がＣＶＤシリコン酸化膜２０５，２０６により覆
われたワード線２０４並びにノード拡散層２０７並びに
ビット拡散層２０８並びに素子分離酸化膜２０３とビッ
ト線２１６との間には、第１の層間絶縁膜２１３ａおよ
び第２の層間絶縁膜２１３ｂが設けられている。ビット
線２１６と蓄積容量２２３との間には、第３の層間絶縁
膜２１７が設けられている。ビット線２１６ａ，２１６
ｂ等は、第２，第１の層間絶縁膜に設けられたビット拡
散層２０８に達するビット・コンタクト孔２１４を介し
て、ビット拡散層２０８と接続する。
１６ａ，２１６ｂが対となる折り返しビット線構造で蓄
積容量２２３がビット線の上部に形成されている。ｐ型
のシリコン基板２０１表面は、素子分離酸化膜２０３に
より、活性領域２０２および素子分離領域とに分割され
る。活性領域２０２は、ｎ型のノード拡散層２０７，ビ
ット拡散層２０８が設けられ、これらはゲート電極を兼
るワード線２０４ａ，２０４ｂ，２０４ｃ等により分離
されている。活性領域２０２とワード線２０４との間に
は、ゲート絶縁膜２２４が介在し、ワード線２０４，ゲ
ート絶縁膜２２４，ノード拡散層２０７，ビット拡散層
２０８によりトランジスタが構成される。蓄積容量２２
３は、ストレージ・ノード電極２２０，容量絶縁膜２２
１，セル・プレート電極２２２とから構成される。上面
，側面がＣＶＤシリコン酸化膜２０５，２０６により覆
われたワード線２０４並びにノード拡散層２０７並びに
ビット拡散層２０８並びに素子分離酸化膜２０３とビッ
ト線２１６との間には、第１の層間絶縁膜２１３ａおよ
び第２の層間絶縁膜２１３ｂが設けられている。ビット
線２１６と蓄積容量２２３との間には、第３の層間絶縁
膜２１７が設けられている。ビット線２１６ａ，２１６
ｂ等は、第２，第１の層間絶縁膜に設けられたビット拡
散層２０８に達するビット・コンタクト孔２１４を介し
て、ビット拡散層２０８と接続する。
【０００６】ストレージ・ノード電極２２０とノード拡
散層２０７との接続には、導電体層２１２が介在する。 導電体層２１２の一端は、第１の層間絶縁膜２１３ａに
設けられたノード拡散層２０７に達する第１のノード・
コンタクト孔２０９を介して、ノード拡散層２０７と接
続する。例えば、ビット線２１６ｂと接続する活性領域
２０２に一端が接続する場合、導電体層２１２の他端は
、ビット線２１６ａ，２１６ｂとワード線２０４ａ，２
０４ｂとにより囲まれた領域において、素子分離酸化膜
２０３上に形成された第１の層間絶縁膜２１３ａ上に設
けられている。ストレージ・ノード電極２２０は、第３
の層間絶縁膜２１７，第２の層間絶縁膜２１３ｂに設け
られた導電体層２１２の他端に達する第２のノード・コ
ンタクト孔２１８を介して、導電体層２１２の他端と接
続する。この導電体層２１２を介した接続により、セル
面積が小さくなる。
散層２０７との接続には、導電体層２１２が介在する。 導電体層２１２の一端は、第１の層間絶縁膜２１３ａに
設けられたノード拡散層２０７に達する第１のノード・
コンタクト孔２０９を介して、ノード拡散層２０７と接
続する。例えば、ビット線２１６ｂと接続する活性領域
２０２に一端が接続する場合、導電体層２１２の他端は
、ビット線２１６ａ，２１６ｂとワード線２０４ａ，２
０４ｂとにより囲まれた領域において、素子分離酸化膜
２０３上に形成された第１の層間絶縁膜２１３ａ上に設
けられている。ストレージ・ノード電極２２０は、第３
の層間絶縁膜２１７，第２の層間絶縁膜２１３ｂに設け
られた導電体層２１２の他端に達する第２のノード・コ
ンタクト孔２１８を介して、導電体層２１２の他端と接
続する。この導電体層２１２を介した接続により、セル
面積が小さくなる。
【０００７】以下に製造方法の説明をする。通常の製造
方法により、ｐ型のシリコン基板２０１表面に素子分離
酸化膜２０３，活性領域２０２，ゲート絶縁膜２２４を
形成した後、全面にｎ型の多結晶シリコン膜を形成し、
この表面にパターニングされたＣＶＤシリコン酸化膜２
０５を形成する。ＣＶＤシリコン酸化膜２０５をマスク
にしたエッチングにより、ワード線２０４ａ，２０４ｂ
，２０４ｃ等を形成する。ワード線２０４をマスクにし
たｎ型不純物の導入により、活性領域２０２表面にノー
ド拡散層２０７，ビット拡散層２０８を形成する。通常
のエッチバック技術を用いて、ワード線２０４の側面に
スペーサとなるＣＶＤシリコン酸化膜２０６を形成する
。このときのエッチバックにより、拡散層上のゲート絶
縁膜は除去される。
方法により、ｐ型のシリコン基板２０１表面に素子分離
酸化膜２０３，活性領域２０２，ゲート絶縁膜２２４を
形成した後、全面にｎ型の多結晶シリコン膜を形成し、
この表面にパターニングされたＣＶＤシリコン酸化膜２
０５を形成する。ＣＶＤシリコン酸化膜２０５をマスク
にしたエッチングにより、ワード線２０４ａ，２０４ｂ
，２０４ｃ等を形成する。ワード線２０４をマスクにし
たｎ型不純物の導入により、活性領域２０２表面にノー
ド拡散層２０７，ビット拡散層２０８を形成する。通常
のエッチバック技術を用いて、ワード線２０４の側面に
スペーサとなるＣＶＤシリコン酸化膜２０６を形成する
。このときのエッチバックにより、拡散層上のゲート絶
縁膜は除去される。
【０００８】全面に第１の層間絶縁膜２１３ａを堆積し
、ノード拡散層２０７上の第１の層間絶縁膜２１３ａを
エッチング除去し、第１のノード・コンタクト孔２０９
を形成する。次に、前述の位置に一端，他端が位置する
導電体層２１２を形成する。全面に第２の層間絶縁膜２
１３ｂを堆積し、ビット拡散層２０８上の第２の層間絶
縁膜２１３ｂ，第１の層間絶縁膜２１３ａを順次エッチ
ング除去し、ビット・コンタクト孔２１４を形成する。 ビット・コンタクト孔２１４を介してビット拡散層２０
８と接続するビット線２１６ａ，２１６ｂ等を形成する
。全面に第３の層間絶縁膜を堆積し、導電体層２１２の
他端上の第３の層間絶縁膜，第２の層間絶縁膜２１３ｂ
を順次エッチング除去し、第２のノード・コンタクト孔
２１８を形成する。次に、第２のノード・コンタクト孔
２１８を介して導電体層２１２と接続するストレージ・
ノード電極２２０を形成する。続いて、全面に容量絶縁
膜２２１，セル・プレート電極２２２を堆積形成し、蓄
積容量２２を形成する。
、ノード拡散層２０７上の第１の層間絶縁膜２１３ａを
エッチング除去し、第１のノード・コンタクト孔２０９
を形成する。次に、前述の位置に一端，他端が位置する
導電体層２１２を形成する。全面に第２の層間絶縁膜２
１３ｂを堆積し、ビット拡散層２０８上の第２の層間絶
縁膜２１３ｂ，第１の層間絶縁膜２１３ａを順次エッチ
ング除去し、ビット・コンタクト孔２１４を形成する。 ビット・コンタクト孔２１４を介してビット拡散層２０
８と接続するビット線２１６ａ，２１６ｂ等を形成する
。全面に第３の層間絶縁膜を堆積し、導電体層２１２の
他端上の第３の層間絶縁膜，第２の層間絶縁膜２１３ｂ
を順次エッチング除去し、第２のノード・コンタクト孔
２１８を形成する。次に、第２のノード・コンタクト孔
２１８を介して導電体層２１２と接続するストレージ・
ノード電極２２０を形成する。続いて、全面に容量絶縁
膜２２１，セル・プレート電極２２２を堆積形成し、蓄
積容量２２を形成する。
【０００９】
【発明が解決しようとする課題】上述の半導体メモリー
セルは、ビット線間隔を縮小するという点での有効性は
ある。この有効性を発揮するために、第２のノード・コ
ントクト孔を設ける導電体層の端部を第１の層間絶縁膜
上に設ける必要がある。このため、第１の層間絶縁膜を
形成してからノード拡散層に達する第１のノード・コン
タクト孔を設けなければならない。この第１のノード・
コンタクト孔は、２本のワード線の間に設けられるため
、ワード線の間隔を縮小することは困難である。これに
より、セル面積の縮小は制約されることになる。
セルは、ビット線間隔を縮小するという点での有効性は
ある。この有効性を発揮するために、第２のノード・コ
ントクト孔を設ける導電体層の端部を第１の層間絶縁膜
上に設ける必要がある。このため、第１の層間絶縁膜を
形成してからノード拡散層に達する第１のノード・コン
タクト孔を設けなければならない。この第１のノード・
コンタクト孔は、２本のワード線の間に設けられるため
、ワード線の間隔を縮小することは困難である。これに
より、セル面積の縮小は制約されることになる。
【００１０】本発明の目的は、ワード線の間隔を縮小し
、セル面積の縮小をはかることにある。
、セル面積の縮小をはかることにある。
【００１１】
【課題を解決するための手段】本発明の半導体メモリー
セルは、シリコン基板表面に設けられた絶縁膜からなる
素子分離領域に囲まれてシリコン基板に形成された活性
領域に設けられたノード拡散層およびビット拡散層並び
にゲート電極を有して形成された１つのトランジスタと
、ゲート電極を兼るワード線と、ビット拡散層に接続す
るビット線と、ワード線およびビット線の上部に形成さ
れかつノード拡散層にストレージ・ノード電極が接続す
る１つのスタックド型容量と、からなる半導体メモリー
セルにおいて、表面が絶縁膜に覆われたワード線と、ビ
ット拡散層と接続し、かつビット拡散層を覆う第１導電
体層と、一端が第１導電体層と接続し、他端がビット線
と接続する第１縦配線と、一端がノード拡散層と接続し
てかつノード拡散層を覆い、他端が素子分離領域上にお
けるビット線並びにこのビット線の隣接ビット線および
ワード線並びにこのワード線とノード拡散層を介して隣
接する隣接ワード線に囲まれた領域に設けられた第２導
電体層と、一端が第２導電体層の他端と接続し、他端が
ストレージ・ノード電極と接続する第２縦配線と、を有
している。
セルは、シリコン基板表面に設けられた絶縁膜からなる
素子分離領域に囲まれてシリコン基板に形成された活性
領域に設けられたノード拡散層およびビット拡散層並び
にゲート電極を有して形成された１つのトランジスタと
、ゲート電極を兼るワード線と、ビット拡散層に接続す
るビット線と、ワード線およびビット線の上部に形成さ
れかつノード拡散層にストレージ・ノード電極が接続す
る１つのスタックド型容量と、からなる半導体メモリー
セルにおいて、表面が絶縁膜に覆われたワード線と、ビ
ット拡散層と接続し、かつビット拡散層を覆う第１導電
体層と、一端が第１導電体層と接続し、他端がビット線
と接続する第１縦配線と、一端がノード拡散層と接続し
てかつノード拡散層を覆い、他端が素子分離領域上にお
けるビット線並びにこのビット線の隣接ビット線および
ワード線並びにこのワード線とノード拡散層を介して隣
接する隣接ワード線に囲まれた領域に設けられた第２導
電体層と、一端が第２導電体層の他端と接続し、他端が
ストレージ・ノード電極と接続する第２縦配線と、を有
している。
【００１２】本発明の半導体メモリーセルの製造方法は
、シリコン基板表面の所定部分に素子分離絶縁膜を形成
して素子分離領域および活性領域を形成する工程と、活
性領域表面にゲート絶縁膜を形成し、上面に絶縁膜を有
したゲート電極を兼るワード線を形成し、ワード線をマ
スクにして活性領域にノード拡散層およびビット拡散層
を形成する工程と、ワード電極の側面に選択的に絶縁膜
を形成するとともに、ノード拡散層およびビット拡散層
に自己整合的な第１のノード・コンタクト孔および第１
のビット・コンタクト孔を形成する工程と、ビット拡散
層と接続してかつビット拡散層を覆う第１導電体層と、
一端がノード拡散層と接続してかつノード拡散層を覆い
他端が素子分離絶縁膜上におけるビット拡散層と接続さ
れるビット線の形成予定領域並びにこのビット線形成予
定領域と隣接する隣接ビット線の形成予定領域およびワ
ード線並びにこのワード線とノード拡散層を介して隣接
する隣接ワード線に囲まれた領域に設けられた第２導電
体層と、を同時に形成する工程と、第１の層間絶縁膜を
形成し、第１導電体層に達する第２のビット・コンタク
ト孔を形成し、第２のビット・コンタクト孔に第１縦配
線を形成する工程と、第１縦配線と接続するビット線を
形成する工程と、第２の層間絶縁膜を形成し、第２導電
体層の他端に達する第２のノード・コンタクト孔を形成
し、第２のノード・コンタクト孔に第２縦配線を形成す
る工程と、第２縦配線と接続するストレージ・ノード電
極を形成し、容量絶縁膜を形成し、セル・プレート電極
を形成する工程と、を有している。
、シリコン基板表面の所定部分に素子分離絶縁膜を形成
して素子分離領域および活性領域を形成する工程と、活
性領域表面にゲート絶縁膜を形成し、上面に絶縁膜を有
したゲート電極を兼るワード線を形成し、ワード線をマ
スクにして活性領域にノード拡散層およびビット拡散層
を形成する工程と、ワード電極の側面に選択的に絶縁膜
を形成するとともに、ノード拡散層およびビット拡散層
に自己整合的な第１のノード・コンタクト孔および第１
のビット・コンタクト孔を形成する工程と、ビット拡散
層と接続してかつビット拡散層を覆う第１導電体層と、
一端がノード拡散層と接続してかつノード拡散層を覆い
他端が素子分離絶縁膜上におけるビット拡散層と接続さ
れるビット線の形成予定領域並びにこのビット線形成予
定領域と隣接する隣接ビット線の形成予定領域およびワ
ード線並びにこのワード線とノード拡散層を介して隣接
する隣接ワード線に囲まれた領域に設けられた第２導電
体層と、を同時に形成する工程と、第１の層間絶縁膜を
形成し、第１導電体層に達する第２のビット・コンタク
ト孔を形成し、第２のビット・コンタクト孔に第１縦配
線を形成する工程と、第１縦配線と接続するビット線を
形成する工程と、第２の層間絶縁膜を形成し、第２導電
体層の他端に達する第２のノード・コンタクト孔を形成
し、第２のノード・コンタクト孔に第２縦配線を形成す
る工程と、第２縦配線と接続するストレージ・ノード電
極を形成し、容量絶縁膜を形成し、セル・プレート電極
を形成する工程と、を有している。
【００１３】
【実施例】次に本発明について図面を参照して説明する
。図１〜図４は本発明の一実施例を説明するための図で
ある。図１，図２は本実施例に係わる半導体メモリーセ
ルを説明するための図であり、図１は平面図、図２（ａ
），（ｂ）は図１に示されたＡ−Ａ’線，Ｂ−Ｂ’線に
おける断面図である。図３，図４は本実施例に係わる半
導体メモリーセルの製造方法を説明するための図であり
、図１に示されたＡ−Ａ’線，Ｂ−Ｂ’線における断面
図である。ここで、図１は、煩雑さを避けるため、図１
（ａ）と図１（ｂ）とに分割してある。図１（ａ）は、
活性領域，ワード線，第１のビット・コンタクト孔，第
１のノード・コンタクト孔，第１の導電体層，および第
２の導電体層の位置関係を図示し、図１（ｂ）は、第１
の導電体層，第２の導電体層，第２のビット・コンタク
ト孔，第２のノード・コンタクト孔，ビット線，および
蓄積容量の位置関係を図示してある。
。図１〜図４は本発明の一実施例を説明するための図で
ある。図１，図２は本実施例に係わる半導体メモリーセ
ルを説明するための図であり、図１は平面図、図２（ａ
），（ｂ）は図１に示されたＡ−Ａ’線，Ｂ−Ｂ’線に
おける断面図である。図３，図４は本実施例に係わる半
導体メモリーセルの製造方法を説明するための図であり
、図１に示されたＡ−Ａ’線，Ｂ−Ｂ’線における断面
図である。ここで、図１は、煩雑さを避けるため、図１
（ａ）と図１（ｂ）とに分割してある。図１（ａ）は、
活性領域，ワード線，第１のビット・コンタクト孔，第
１のノード・コンタクト孔，第１の導電体層，および第
２の導電体層の位置関係を図示し、図１（ｂ）は、第１
の導電体層，第２の導電体層，第２のビット・コンタク
ト孔，第２のノード・コンタクト孔，ビット線，および
蓄積容量の位置関係を図示してある。
【００１４】まず、図１，図２を参照して、本実施例に
係わる半導体メモリーセルを説明する。
係わる半導体メモリーセルを説明する。
【００１５】活性領域１０２上を走る隣合うビット線１
１６ａ，１１６ｂ等が対となる折り返しビット線構造で
蓄積容量１２３がビット線の上部に形成されている。ｐ
型のシリコン基板１０１表面は、素子分離酸化膜１０３
により、活性領域１０２および素子分離領域とに分割さ
れる。活性領域１０２は、ｎ型のノード拡散層１０７，
ビット拡散層１０８が設けられ、これらはゲート電極を
兼るワード線１０４ａ，１０４ｂ，１０４ｃ等により分
離されている。活性領域１０２とワード線１０４との間
には、ゲート絶縁膜が介在し、ワード線１０４，ゲート
絶縁膜，ノード拡散層１０７，ビット拡散層１０８によ
りトランジスタが構成される。蓄積容量１２３は、スト
レージ・ノード電極１２０，容量絶縁膜１２１，セル・
プレート電極１２２とから構成される。上面，側面がそ
れぞれＣＶＤシリコン酸化膜により覆われたワード線１
０４並びにノード拡散層１０７並びにビット拡散層１０
８並びに素子分離酸化膜１０３とビット線１１６との間
には、第１の層間絶縁膜１１３が設けられている。ビッ
ト線１１６と蓄積容量１２３との間には、第２の層間絶
縁膜１１７が設けられている。
１６ａ，１１６ｂ等が対となる折り返しビット線構造で
蓄積容量１２３がビット線の上部に形成されている。ｐ
型のシリコン基板１０１表面は、素子分離酸化膜１０３
により、活性領域１０２および素子分離領域とに分割さ
れる。活性領域１０２は、ｎ型のノード拡散層１０７，
ビット拡散層１０８が設けられ、これらはゲート電極を
兼るワード線１０４ａ，１０４ｂ，１０４ｃ等により分
離されている。活性領域１０２とワード線１０４との間
には、ゲート絶縁膜が介在し、ワード線１０４，ゲート
絶縁膜，ノード拡散層１０７，ビット拡散層１０８によ
りトランジスタが構成される。蓄積容量１２３は、スト
レージ・ノード電極１２０，容量絶縁膜１２１，セル・
プレート電極１２２とから構成される。上面，側面がそ
れぞれＣＶＤシリコン酸化膜により覆われたワード線１
０４並びにノード拡散層１０７並びにビット拡散層１０
８並びに素子分離酸化膜１０３とビット線１１６との間
には、第１の層間絶縁膜１１３が設けられている。ビッ
ト線１１６と蓄積容量１２３との間には、第２の層間絶
縁膜１１７が設けられている。
【００１６】ビット線１１６ａ，１１６ｂ，１１６ｃ等
とビット拡散層１０８との接続は、第１の縦配線１１５
，および第１の導電体層１１１を介して行なわれる。 第１の導電体層１１１は、第１のビット・コンタクト孔
１１０を介して、ビット拡散層１０８と接続し、かつビ
ット拡散層１０８を覆っている。さらに第１の導電体層
１１１は、ワード線１０４を覆うＣＶＤシリコン酸化膜
を介して、ワード線１０４の上部に設けることが可能と
なる。第１のビット・コンタクト孔１１０は、ビット拡
散層１０８に対して、自己整合的な構造である。第１の
縦配線１１５は、その上端が直接ビット線１１６と接続
し、その下端が第１の導電体層１１１の上端と接続し、
第１の層間絶縁膜１１３に設けられた第２のビット・コ
ンタクト孔１１４内に埋め込まれている。
とビット拡散層１０８との接続は、第１の縦配線１１５
，および第１の導電体層１１１を介して行なわれる。 第１の導電体層１１１は、第１のビット・コンタクト孔
１１０を介して、ビット拡散層１０８と接続し、かつビ
ット拡散層１０８を覆っている。さらに第１の導電体層
１１１は、ワード線１０４を覆うＣＶＤシリコン酸化膜
を介して、ワード線１０４の上部に設けることが可能と
なる。第１のビット・コンタクト孔１１０は、ビット拡
散層１０８に対して、自己整合的な構造である。第１の
縦配線１１５は、その上端が直接ビット線１１６と接続
し、その下端が第１の導電体層１１１の上端と接続し、
第１の層間絶縁膜１１３に設けられた第２のビット・コ
ンタクト孔１１４内に埋め込まれている。
【００１７】蓄積容量１２３におけるストレージ・ノー
ド電極１２０とノード拡散層１０７との接続は、第２の
縦配線１１９，および第２の導電体層１１２を介して行
なわれる。第２の導電体層１１２の一端は、第１のノー
ド・コンタクト孔１０９を介して、ノード拡散層１０７
と接続し、かつノード拡散層１０７を覆っている。さら
に第２の導電体層１１２は、ワード線１０４を覆うＣＶ
Ｄシリコン酸化膜を介して、ワード線１０４の上部に設
けることが可能となる。例えば、ビット線１１６ａと接
続する活性領域１０２に一端が接続する場合、第２の導
電体層１１２の他端は、ビット線１１６ａ，１１６ｂと
ワード線１０４ａ，１０４ｂとにより囲まれた領域にお
いて、素子分離酸化膜１０３上に設けられている。第１
のノード・コンタクト孔１０９は、ノード拡散層１０７
に対して、自己整合的な構造である。第２の縦配線１１
９は、その上端が直接ストレージ・ノード電極１２０と
接続し、その下端が第２の導電体層１１２の他端と接続
し、第２の層間絶縁膜１１７，第１の層間絶縁膜１１３
に設けられた第２のノード・コンタクト孔１１８内に埋
め込まれている。
ド電極１２０とノード拡散層１０７との接続は、第２の
縦配線１１９，および第２の導電体層１１２を介して行
なわれる。第２の導電体層１１２の一端は、第１のノー
ド・コンタクト孔１０９を介して、ノード拡散層１０７
と接続し、かつノード拡散層１０７を覆っている。さら
に第２の導電体層１１２は、ワード線１０４を覆うＣＶ
Ｄシリコン酸化膜を介して、ワード線１０４の上部に設
けることが可能となる。例えば、ビット線１１６ａと接
続する活性領域１０２に一端が接続する場合、第２の導
電体層１１２の他端は、ビット線１１６ａ，１１６ｂと
ワード線１０４ａ，１０４ｂとにより囲まれた領域にお
いて、素子分離酸化膜１０３上に設けられている。第１
のノード・コンタクト孔１０９は、ノード拡散層１０７
に対して、自己整合的な構造である。第２の縦配線１１
９は、その上端が直接ストレージ・ノード電極１２０と
接続し、その下端が第２の導電体層１１２の他端と接続
し、第２の層間絶縁膜１１７，第１の層間絶縁膜１１３
に設けられた第２のノード・コンタクト孔１１８内に埋
め込まれている。
【００１８】本実施例においては、第１のノード・コン
タクト孔１１８，第１のビット・コンタクト孔１１０が
それぞれノード拡散層１０７，ビット拡散層１０８に対
して自己整合的な構造であり、これらのコンタクト孔を
介してこれらの拡散層と接続する第２の導電体層１１２
，第１の導電体層１１１がＣＶＤシリコン酸化膜で覆わ
れたワード線１０４の上部に設けることが可能となるこ
とにより、ワード線１０４の間隔を縮小することが可能
となる。また、第２のビット・コンタクト孔１１４，第
１の縦配線１１５，第２のノード・コンタクト孔１１８
，第２の縦配線１１９を設けることにより、従来よりビ
ット線１１６の間隔も縮小することができる。従来と同
じ設計ルールを用いた場合、本実施例によりメモリーセ
ルの面積は１０％〜２０％縮小され、第２のビット・コ
ンタクト孔１１４の深さも従来の半導体メモリーセルの
ビット・コンタクト孔より３０％〜５０％低減される。
タクト孔１１８，第１のビット・コンタクト孔１１０が
それぞれノード拡散層１０７，ビット拡散層１０８に対
して自己整合的な構造であり、これらのコンタクト孔を
介してこれらの拡散層と接続する第２の導電体層１１２
，第１の導電体層１１１がＣＶＤシリコン酸化膜で覆わ
れたワード線１０４の上部に設けることが可能となるこ
とにより、ワード線１０４の間隔を縮小することが可能
となる。また、第２のビット・コンタクト孔１１４，第
１の縦配線１１５，第２のノード・コンタクト孔１１８
，第２の縦配線１１９を設けることにより、従来よりビ
ット線１１６の間隔も縮小することができる。従来と同
じ設計ルールを用いた場合、本実施例によりメモリーセ
ルの面積は１０％〜２０％縮小され、第２のビット・コ
ンタクト孔１１４の深さも従来の半導体メモリーセルの
ビット・コンタクト孔より３０％〜５０％低減される。
【００１９】次に、図３，図４をを参照して、本実施例
に係わる半導体メモリーセルの製造方法を説明する。
に係わる半導体メモリーセルの製造方法を説明する。
【００２０】通常の製造方法により、ｐ型のシリコン基
板１０１表面に素子分離酸化膜１０３，活性領域１０２
（図１（ａ）参照），ゲート絶縁膜１２４を形成した後
、全面にｎ型の多結晶シリコン膜を形成し、この表面に
パターニングされたＣＶＤシリコン酸化膜１０５を形成
する。ＣＶＤシリコン酸化膜１０５をマスクにしたエッ
チングにより、ワード線１０４ａ，１０４ｂ，１０４ｃ
等を形成する。ワード線１０４をマスクにしたｎ型不純
物の導入により、活性領域１０２表面にノード拡散層１
０７，ビット拡散層１０８を形成する〔図３（ａ）〕。
板１０１表面に素子分離酸化膜１０３，活性領域１０２
（図１（ａ）参照），ゲート絶縁膜１２４を形成した後
、全面にｎ型の多結晶シリコン膜を形成し、この表面に
パターニングされたＣＶＤシリコン酸化膜１０５を形成
する。ＣＶＤシリコン酸化膜１０５をマスクにしたエッ
チングにより、ワード線１０４ａ，１０４ｂ，１０４ｃ
等を形成する。ワード線１０４をマスクにしたｎ型不純
物の導入により、活性領域１０２表面にノード拡散層１
０７，ビット拡散層１０８を形成する〔図３（ａ）〕。
【００２１】通常のエッチバック技術を用いて、ワード
線１０４の側面にスペーサとなるＣＶＤシリコン酸化膜
１０６を形成する。このときのエッチバックにより、拡
散層上のゲート絶縁膜は除去されると同時に、ノード拡
散層１０７，ビット拡散層１０８と自己整合的な第１の
ノード・コンタクト孔１０９，第１のビット・コンタク
ト孔１１０が形成される。次に、全面にｎ型の多結晶シ
リコン膜を堆積し、これをパターニングし、第１の導電
体層１１１，おおび前述の位置に一端，他端が位置する
第２の導電体層１１２を形成する〔図３（ｂ）〕。
線１０４の側面にスペーサとなるＣＶＤシリコン酸化膜
１０６を形成する。このときのエッチバックにより、拡
散層上のゲート絶縁膜は除去されると同時に、ノード拡
散層１０７，ビット拡散層１０８と自己整合的な第１の
ノード・コンタクト孔１０９，第１のビット・コンタク
ト孔１１０が形成される。次に、全面にｎ型の多結晶シ
リコン膜を堆積し、これをパターニングし、第１の導電
体層１１１，おおび前述の位置に一端，他端が位置する
第２の導電体層１１２を形成する〔図３（ｂ）〕。
【００２２】第１の層間絶縁膜１１３を全面に堆積し、
表面を平坦化する。次に、第１の導電体層１１１に達す
る第２のビットコンタクト孔１１４を、第１の層間絶縁
膜１１３に開口する。第２のビットコンタクト孔１１４
内に、多結晶シリコン，あるいはタングステンを埋め込
み、第１の縦配線１１５を形成する。次に、例えば、タ
ングステン・シリサイドにより、ビット線１１６ａ等を
形成する〔図３（ｃ），図４（ａ）〕。
表面を平坦化する。次に、第１の導電体層１１１に達す
る第２のビットコンタクト孔１１４を、第１の層間絶縁
膜１１３に開口する。第２のビットコンタクト孔１１４
内に、多結晶シリコン，あるいはタングステンを埋め込
み、第１の縦配線１１５を形成する。次に、例えば、タ
ングステン・シリサイドにより、ビット線１１６ａ等を
形成する〔図３（ｃ），図４（ａ）〕。
【００２３】全面に第２の層間絶縁膜１１７を堆積し、
表面を平坦化する。次に、第２の層間絶縁膜１１７，第
１の層間絶縁膜１１３を順次エッチングして、第２の導
電体層１１０に達する第２のノード・コンタクト孔１１
８を設ける。第２のノード・コンタクト孔１１８内に、
多結晶シリコン，あるいはタングステンを埋め込み、第
２の縦配線１１９を形成する。続いて、多結晶シリコン
からなるストレージ・ノード電極１２０を形成する〔図
４（ｂ）〕。さらに、ストレージ・ノード電極１２０の
表面に容量絶縁膜１２１を形成し、全面に多結晶シリコ
ンからなるセル・プレート電極１２２を形成し、図１，
図２に示した構造の半導体メモリーセルを得る。
表面を平坦化する。次に、第２の層間絶縁膜１１７，第
１の層間絶縁膜１１３を順次エッチングして、第２の導
電体層１１０に達する第２のノード・コンタクト孔１１
８を設ける。第２のノード・コンタクト孔１１８内に、
多結晶シリコン，あるいはタングステンを埋め込み、第
２の縦配線１１９を形成する。続いて、多結晶シリコン
からなるストレージ・ノード電極１２０を形成する〔図
４（ｂ）〕。さらに、ストレージ・ノード電極１２０の
表面に容量絶縁膜１２１を形成し、全面に多結晶シリコ
ンからなるセル・プレート電極１２２を形成し、図１，
図２に示した構造の半導体メモリーセルを得る。
【００２４】
【発明の効果】以上説明したように本発明は、蓄積容量
がビット線の上部にあるスタック型のＤＲＡＭにおいて
、第１の縦配線を介してビット線とビット拡散層とを接
続する第１の導電体層と、ビット拡散層に対して自己整
合的な構造を有してビット拡散層と第１の導電体層とを
接続させる第１のビット・コンタクト孔と、第２の縦配
線を介してストレージ・ノード電極とノード拡散層とを
接続する第２の導電体層と、ノード拡散層に対して自己
整合的な構造を有してノード拡散層と第２の導電体層と
を接続させる第１のノード・コンタクト孔と、が形成さ
れている。これらの存在により、ノード線の間隔の縮小
が可能となり、これにより半導体メモリーセルのセル面
積を縮小することができる。
がビット線の上部にあるスタック型のＤＲＡＭにおいて
、第１の縦配線を介してビット線とビット拡散層とを接
続する第１の導電体層と、ビット拡散層に対して自己整
合的な構造を有してビット拡散層と第１の導電体層とを
接続させる第１のビット・コンタクト孔と、第２の縦配
線を介してストレージ・ノード電極とノード拡散層とを
接続する第２の導電体層と、ノード拡散層に対して自己
整合的な構造を有してノード拡散層と第２の導電体層と
を接続させる第１のノード・コンタクト孔と、が形成さ
れている。これらの存在により、ノード線の間隔の縮小
が可能となり、これにより半導体メモリーセルのセル面
積を縮小することができる。
【図１】本発明の一実施例に係わる半導体メモリーセル
を説明するための略平面図である。
を説明するための略平面図である。
【図２】本発明の一実施例に係わる半導体メモリーセル
を説明するための略断面図であり、分図（ａ），（ｂ）
は図１に示されたＡ−Ａ’線，Ｂ−Ｂ’線における略断
面図である。
を説明するための略断面図であり、分図（ａ），（ｂ）
は図１に示されたＡ−Ａ’線，Ｂ−Ｂ’線における略断
面図である。
【図３】本発明の一実施例に係わる半導体メモリーセル
の製造方法を説明するための略断面図であり、図１に示
されたＡ−Ａ’線，における略断面図である。
の製造方法を説明するための略断面図であり、図１に示
されたＡ−Ａ’線，における略断面図である。
【図４】本発明の一実施例に係わる半導体メモリーセル
の製造方法を説明するための略断面図であり、図１に示
されたＢ−Ｂ’線，における略断面図である。
の製造方法を説明するための略断面図であり、図１に示
されたＢ−Ｂ’線，における略断面図である。
【図５】従来の半導体メモリーセルおよびその製造方法
を説明するための平面模式図である。
を説明するための平面模式図である。
【図６】従来の半導体メモリーセルおよびその製造方法
を説明するための略断面図であり、分図（ａ），（ｂ）
は図５に示されたＡ−Ａ’線，Ｂ−Ｂ’線における略断
面図である。
を説明するための略断面図であり、分図（ａ），（ｂ）
は図５に示されたＡ−Ａ’線，Ｂ−Ｂ’線における略断
面図である。
１０１，２０１ シリコン基板
１０２，２０２ 活性領域
１０３，２０３ 素子分離酸化膜１０４，２０４
ワード線 １０５，１０６，２０５，２０６ ＣＶＤシリコ
ン酸化膜 １０７，２０７ ノード拡散層 １０８，２０８ ビット拡散層 １０９，１１８，２０９，２１８ ノード・コン
タクト孔 １１０，１１４，２１４ ビット・コンタクト孔
１１１，１１２，２１２ 導電体層１１３，１１
７，２１３ａ，２１３ｂ，２１７ 層間絶縁膜 １１５，１１９ 縦配線 １１６，２１６ ビット線 １２０，２２０ ストレージ・ノード電極１２１
，２２１ 容量絶縁膜 １２２，２２２ セル・プレート電極１２３，２
２３ 蓄積容量 １２４，２２４ ゲート絶縁膜
ワード線 １０５，１０６，２０５，２０６ ＣＶＤシリコ
ン酸化膜 １０７，２０７ ノード拡散層 １０８，２０８ ビット拡散層 １０９，１１８，２０９，２１８ ノード・コン
タクト孔 １１０，１１４，２１４ ビット・コンタクト孔
１１１，１１２，２１２ 導電体層１１３，１１
７，２１３ａ，２１３ｂ，２１７ 層間絶縁膜 １１５，１１９ 縦配線 １１６，２１６ ビット線 １２０，２２０ ストレージ・ノード電極１２１
，２２１ 容量絶縁膜 １２２，２２２ セル・プレート電極１２３，２
２３ 蓄積容量 １２４，２２４ ゲート絶縁膜
Claims (2)
- 【請求項１】 シリコン基板表面に設けられた絶縁膜
からなる素子分離領域に囲まれて前記シリコン基板に形
成された活性領域に設けられたノード拡散層およびビッ
ト拡散層並びにゲート電極を有して形成された１つのト
ランジスタと、前記ゲート電極を兼るワード線と、前記
ビット拡散層に接続するビット線と、前記ワード線およ
び前記ビット線の上部に形成されかつ前記ノード拡散層
にストレージ・ノード電極が接続する１つのスタックド
型容量と、からなる半導体メモリーセルにおいて、表面
が絶縁膜に覆われた前記ワード線と、前記ビット拡散層
と接続し、かつ前記ビット拡散層を覆う第１導電体層と
、一端が前記第１導電体層と接続し、他端が前記ビット
線と接続する第１縦配線と、一端が前記ノード拡散層と
接続してかつ前記ノード拡散層を覆い、他端が前記素子
分離領域上における前記ビット線並びに前記ビット線の
隣接ビット線および前記ワード線並びに前記ワード線と
前記ノード拡散層を介して隣接する隣接ワード線に囲ま
れた領域に設けられた第２導電体層と、一端が前記第２
導電体層の前記他端と接続し、他端が前記ストレージ・
ノード電極と接続する第２縦配線と、を有することを特
徴とする半導体メモリーセル。 - 【請求項２】 シリコン基板表面の所定部分に素子分
離絶縁膜を形成して素子分離領域および活性領域を形成
する工程と、前記活性領域表面にゲート絶縁膜を形成し
、上面に絶縁膜を有したゲート電極を兼るワード線を形
成し、前記ワード線をマスクにして前記活性領域にノー
ド拡散層およびビット拡散層を形成する工程と、前記ワ
ード電極の側面に選択的に絶縁膜を形成するとともに、
前記ノード拡散層および前記ビット拡散層に自己整合的
な第１のノード・コンタクト孔および第１のビット・コ
ンタクト孔を形成する工程と、前記ビット拡散層と接続
してかつ前記ビット拡散層を覆う第１導電体層と、一端
が前記ノード拡散層と接続してかつ前記ノード拡散層を
覆い他端が前記素子分離絶縁膜上における前記ビット拡
散層と接続されるビット線の形成予定領域並びに前記ビ
ット線形成予定領域と隣接する隣接ビット線の形成予定
領域および前記ワード線並びに前記ワード線と前記ノー
ド拡散層を介して隣接する隣接ワード線に囲まれた領域
に設けられた第２導電体層と、を同時に形成する工程と
、第１の層間絶縁膜を形成し、前記第１導電体層に達す
る第２のビット・コンタクト孔を形成し、前記第２のビ
ット・コンタクト孔に第１縦配線を形成する工程と、前
記第１縦配線と接続するビット線を形成する工程と、第
２の層間絶縁膜を形成し、前記第２導電体層の前記他端
に達する第２のノード・コンタクト孔を形成し、前記第
２のノード・コンタクト孔に第２縦配線を形成する工程
と、前記第２縦配線と接続するストレージ・ノード電極
を形成し、容量絶縁膜を形成し、セル・プレート電極を
形成する工程と、を有することを特徴とする半導体メモ
リーセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072689A JP2830496B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体メモリー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072689A JP2830496B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体メモリー |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10110622A Division JP2965024B2 (ja) | 1998-04-21 | 1998-04-21 | 半導体メモリーセルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04307968A true JPH04307968A (ja) | 1992-10-30 |
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-
1991
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| Publication number | Publication date |
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