JPH04267558A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明は、半導体装置に係り、特
にＭＯＳＦＥＴとＭＯＳキャパシタによりメモリセルを
構成するダイナミック型ＲＡＭ（ＤＲＡＭ）の構造に関
する。

【０００３】

【従来の技術】近年、半導体記憶装置は高集積化、大容
量化の一途を辿っており、特に１個のＭＯＳＦＥＴと１
個のＭＯＳキャパシタから構成されるＭＯＳダイナミッ
クＲＡＭ（ＤＲＡＭ）においては、そのメモリセルの微
細化への研究が進んでいる。

【０００４】このようなメモリセルの微細化に伴い、情
報（電荷）を蓄積するキャパシタの面積は減少し、この
結果メモリ内容が誤って読み出されたり、あるいはα線
等によりメモリ内容が破壊されるソフトエラ−などが問
題になっている。

【０００５】このような問題を解決し、高集積化、大容
量化をはかるための方法の１つとして、占有面積を増大
することなく、実質的にキャパシタの占有面積を拡大し
、キャパシタ容量を増やし、蓄積電荷量を増大させるた
めにいろいろな方法が提案されている。

【０００６】その１つに、次のような半導体記憶装置が
提案されている。この半導体記憶装置は図１９に断面構
造を示すように、半導体基板１０１の表面に溝（トレン
チ）１０３を形成し、このトレンチ１０３の側壁に沿っ
てキャパシタを形成し素子寸法を増大させることなく、
キャパシタ面積を増大するようにしたトレンチキャパシ
タセル構造とよばれているものがある。

【０００７】この構造では、ｐ型シリコン基板表面に形
成された素子分離用のフィ−ルド酸化膜１０２によって
分離された素子領域内に、ｎ型層からなるソ―スまたは
ドレイン領域１１０，１１４と、これらの間にゲ−ト絶
縁膜１０８を介して形成されたゲ−ト電極１０９とから
なるＭＯＳＦＥＴを形成すると共に、このｎ型層からな
るソ―スまたはドレイン領域１０３に連設されトレンチ
の周囲に形成されたｎ−　型層からなるストレ−ジノ−
ド１０５と、このストレ−ジノ−ド１０５の表面に形成
されたキャパシタ絶縁膜１０４と、このトレンチ内に埋
め込まれプレ−ト電極を構成するキャパシタ電極１０６
とからなるＭＯＳキャパシタを形成するものである。こ
こで１０７は基板１０１とストレージノード電極とを絶
縁するための絶縁膜である。１２１は層間絶縁膜である
。

【０００８】このような構成では、溝の内壁をＭＯＳキ
ャパシタとして利用するため、キャパシタ容量をプレ−
ナ構造の数倍に高めることができる。従って、かかる構
成により、メモリセルの占有面積を縮小しても蓄積電荷
量の減少を防止することが可能となる。

【０００９】ところで、このようなトレンチ型メモリセ
ル構造のＤＲＡＭにおけるプレート電極は、その配線抵
抗を１００Ω〜２００Ωに保つ必要があるため、膜厚を
余り薄くすることはできない。しかしながら通常このプ
レート電極上をワード線が走る構造となるため、プレー
ト電極を厚く形成すると表面の凹凸が激しくなり、ワー
ド線の加工が困難となるという問題があった。

【００１０】

【発明が解決しようとする課題】このように従来のトレ
ンチ型キャパシタ構造においては、プレート電極の上に
ワード線が通る領域があるため、配線抵抗を小さくする
目的でプレート電極を厚くしようとすると表面の凹凸が
激しくなり、ワード線の加工が困難となるという問題が
あった。

【００１１】本発明は、前記実情に鑑みてなされたもの
で、メモリセル占有面積のさらなる縮小化に際しても、
ワード線の加工が容易で信頼性の高いメモリセル構造を
提供することを目的とする。

【００１２】［発明の構成］

【００１３】

【課題を解決するための手段】そこで本発明のＤＲＡＭ
では、トレンチ型キャパシタ構造を構成するトレンチキ
ャパシタのプレート電極を、ワード線の上層に形成され
る第１のプレート電極と下層に形成される第２のプレー
ト電極との２層構造で形成し、両者を互いに電気的接続
するようにしている。

【００１４】

【作用】上記構成によれば、ワード線の下層に位置する
第１のプレート電極を、ワード線のパターン加工に支障
をきたさない程度に薄く形成しておき、これによる配線
抵抗の増大分を第２のプレート電極によって補うように
しているため、プレート電極の配線抵抗を増大すること
もない。

【００１５】また、従来の構造では、ゲート絶縁膜がプ
レート電極の形成後に形成されるため、ゲート絶縁膜中
への不純物の混入のために絶縁破壊が生じるという問題
があり、プレート電極にシリサイドを用いることはでき
なかったが、本発明の構造では第２のプレート電極は、
ゲート絶縁膜の形成後に形成することができるため、ゲ
ート絶縁膜中への不純物の拡散のおそれはないため、シ
リサイドを用いることもでき低抵抗化をはかることがで
きる。

【００１６】

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。

【００１７】本発明の半導体記憶装置の第１の実施例と
して、図１（ａ）　および図１（ｂ）　にトレンチ構造
のＤＲＡＭの平面図およびそのＡ−Ａ断面図を示す。

【００１８】このＤＲＡＭは、キャパシタを構成するト
レンチの溝内に形成される第１のプレート電極６を５０
〜１００ｎｍと薄く形成し、さらにワード線９を介して
上層にポリサイド構造の第２のプレート電極６ｓを形成
したことを特徴とするものである。すなわち、この第２
のプレート電極６ｓは多結晶シリコン膜６ｓａとタング
ステンシリサイド６ｓｂとから構成されている。他の部
分については従来例のＤＲＡＭと同様に形成されている
。

【００１９】このＤＲＡＭでは、ｐ型シリコン基板１表
面の素子分離絶縁膜２で分離されたメモリセル領域内に
トレンチ３が形成され、このトレンチ３の内壁面に酸化
シリコン膜からなる絶縁膜７を介して全体に形成された
多結晶シリコン膜からなるストレージノード電極５が形
成され、さらにこの上層に窒化シリコン膜／酸化シリコ
ン膜の２層膜からなるキャパシタ絶縁膜４と、多結晶シ
リコン膜からなるプレート電極６とが埋め込まれて、キ
ャパシタ領域を構成している。そして、トレンチ上から
平面部にかけて、このキャパシタ絶縁膜の上層にはワー
ド線９と第１のプレート電極との絶縁のための酸化シリ
コン膜１１が形成され、この上層にメモリセルマトリッ
クスの一方向に連続的に配列されたワード線が形成され
ている。そして、この素子分離絶縁膜２によって分離さ
れた素子領域内に、キャパシタ領域と隣接して、ゲート
絶縁膜８を介して配設されたゲート電極９と、各ゲート
電極９に自己整合するように形成されたソ−ス・ドレイ
ン領域としてのｎ型層１４が形成されＭＯＳＦＥＴを構
成している。そしてこのゲート電極９は、ワード線を構
成している。

【００２０】また、このようにして形成された素子領域
の上層はＣＶＤ法によって形成された酸化シリコン膜１
２で被覆され、さらにこの上層にコンタクトホールを介
してｎ型層１０に接続されるビット線１３が配設されて
いる。ビット線１３は多結晶シリコン膜１３ａとタング
ステンシリサイド１３ｂとから構成されている。

【００２１】次に、このＤＲＡＭの製造工程について説
明する。

【００２２】先ず、図２に示すように比抵抗５Ωｃｍ程
度のｐ型シリコン基板１表面をＬＯＣＯＳ法により窒化
シリコン膜からなるマスクを形成した後、フィ−ルド酸
化を行い膜厚７００ｎｍの酸化シリコン膜からなる素子
分離絶縁膜２を形成する。ついで、このマスクを除去し
たのち、新たにトレンチマスクを形成して反応性イオン
エッチング法によりエッチングして各メモリセル領域内
にトレンチ３を形成する。ここでこのトレンチの深さは
５μｍ程度とする。そしてトレンチ形成後のエッチング
面に後処理をした後、酸化を行い、酸化シリコン膜７を
形成した後、さらにマスクとしての窒化シリコン膜を形
成し、ストレージノードコンタクト部の酸化シリコン膜
７をフッ化アンモニウム溶液によって選択的に除去する
。 そしてさらに３０ｎｍ程度の薄い酸化シリコン膜を形成
し、このマスクとしての窒化シリコン膜を除去する。そ
してストレージノード電極５となる多結晶シリコン膜を
堆積し側壁残し法によりパターン形成を行う。

【００２３】この後さらに窒化シリコン膜を全面に堆積
し、さらに窒化シリコン膜からなるキャパシタ絶縁膜４
を形成する。５Ｄはストレージノード電極からの不純物
拡散によって形成された拡散層である。そして、全面に
リン・ド−プの多結晶シリコン膜を約５０〜１００ｎｍ
堆積し、これをフォトリソ法によりレジストＲで被覆し
たのちＣＦ４　ガスを含むＣＤＥ法によりエッチングし
て、パターニングし、トレンチ内に多結晶シリコン膜か
らなるセルプレートとなる第１のプレート電極６を形成
する（図３）。なお、キャパシタ絶縁膜としては、窒化
シリコンと酸化シリコンの積層構造の他、酸化シリコン
膜、Ｔａ２Ｏ５　等の金属酸化物膜や窒化シリコン膜あ
るいはこれらの組み合わせを用いることもできる。

【００２４】さらに図４に示すように、第１のプレート
電極６の表面を酸化して膜厚１００ｎｍ程度の酸化シリ
コン膜６１を形成し、さらに多結晶シリコン膜を堆積し
異方性エッチングでエッチングし残りの穴をこの多結晶
シリコン膜６２で埋め込む。この後酸化シリコン膜１１
を堆積し、ゲート酸化膜８を形成し、この上層に多結晶
シリコン膜を堆積しワード線９を形成する。この後、イ
オン注入によりソースドレイン領域１０，１４を形成し
、酸化シリコン膜６３を堆積し側壁残しによりワード線
の側壁に酸化シリコン膜６３を形成する一方、通過ワー
ド線の間から露呈する第１のプレート電極６上の酸化シ
リコン膜１１を除去する。

【００２５】この後図５に示すように、表面酸化を行い
レジストＲをマスクとしてフッ化アンモニウム溶液によ
り選択的にエッチングし、第１のプレート電極６上のみ
露出させる。

【００２６】この後さらに図６に示すように、再びＣＶ
Ｄ法によりリンドープの多結晶シリコン膜６ｓａおよび
タングステンシリサイド膜６ｓｂを堆積する。

【００２７】この後、図７に示すように、ＣＤＥ法によ
りリンドープの多結晶シリコン膜６ｓａおよびタングス
テンシリサイド膜６ｓｂをパターニングする。

【００２８】そして、図８に示すように、層間絶縁膜１
２を形成しさらに自己整合的にビット線コンタクトを開
口して、ビット線１３の配線を行い図１に示したような
ＤＲＡＭが完成する。

【００２９】上記構造によれば、プレート電極を薄く形
成してワード線の加工を行いその上層にさらにプレート
電極を形成するようにしているため、ワード線の加工が
容易でかつプレート電極の配線抵抗を増大することもな
い。

【００３０】次に本発明の第２の実施例について説明す
る。

【００３１】この方法では、ワード線の形成までは実施
例１と同様に形成し第１のプレート電極表面を露呈せし
めた後、図９に示すように、ＣＶＤ法によりリンドープ
の多結晶シリコン膜６ｓａを堆積する。

【００３２】そして図１０に示すように異方性エッチン
グによりこれをエッチバックし、多結晶シリコン膜６ｓ
ａを平坦化したのちさらに、ＣＶＤ法によりリンドープ
の多結晶シリコン膜６ｓａを堆積し、タングステンシリ
サイド膜６ｓｂを堆積する。この後、図１１に示すよう
に、ＣＤＥ法によりリンドープの多結晶シリコン膜６ｓ
ａおよびタングステンシリサイド膜６ｓｂをパターニン
グする。

【００３３】そして、図１２に示すように、窒化シリコ
ン膜３１を堆積し、ＣＶＤ法により酸化シリコン膜３２
を堆積し、さらにフッ化アンモニウム溶液により酸化シ
リコン膜３２を選択的に除去すると共にＲＩＥにより窒
化シリコン膜３１を除去しビット線コンタクトを開口し
て、多結晶シリコン膜１３ａとシリサイド膜１３ｂとか
らなるビット線１３の配線を行いＤＲＡＭが完成する。

【００３４】上記方法によれば、実施例１の効果に加え
、メモリセルの平坦化をはかる事が可能となる。

【００３５】次に本発明の第３の実施例について説明す
る。

【００３６】この方法では、第２のプレート電極を多結
晶シリコン層のみで形成したことを特徴とするものであ
る。

【００３７】すなわち、ワード線の形成までは実施例１
と同様に形成し第１のプレート電極表面を露呈せしめた
後、図１３に示すように、ＣＶＤ法によりリンドープの
多結晶シリコン膜６ｓａを堆積する。

【００３８】そして図１４に示すようにレジストＲをマ
スクとして異方性エッチングにより、多結晶シリコン膜
６ｓａをパターニングする。

【００３９】この後、図１５に示すように、実施例２と
同様にして、ＰＳＧ膜からなる層間絶縁膜１２を形成し
さらにこの層間絶縁膜にビット線コンタクトを開口して
、多結晶シリコン膜１３からなるビット線１３の配線を
行いＤＲＡＭが完成する。

【００４０】次に本発明の第４の実施例について説明す
る。

【００４１】この方法では、第２のプレート電極を用い
てビット線ダイレクトコンタクトを自己整合的に形成す
るようにしたことを特徴とするものである。

【００４２】すなわち、実施例３と同様に形成し第１の
プレート電極表面を露呈せしめた後、図１６に示すよう
に、ＣＶＤ法によりリンドープの多結晶シリコン膜６ｓ
ａを堆積し、リンガラスからなる層間絶縁膜４２を堆積
する。

【００４３】そして図１７に示すようにレジストＲをマ
スクとして、多結晶シリコン膜６ｓａをエッチングスト
ッパとしてもちいてビット線コンタクト領域の層間絶縁
膜４２を選択的に除去する。

【００４４】そして図１８に示すようにＣＤＥ法により
多結晶シリコン膜６ｓａを選択的に除去し、酸化シリコ
ン膜を堆積して側壁残し行い側壁絶縁膜４３を形成し、
この後、ＣＶＤ法により多結晶シリコン１３を成長せし
め、ビット線を形成する。

【００４５】

【発明の効果】以上説明してきたように、本発明によれ
ば、プレート電極をワード線を挟んで２層構造で構成し
ているため、ワード線のパターン加工に支障をきたすこ
となく、配線抵抗を小さくすることができるため、微細
化に際しても信頼性の高いＤＲＡＭを提供することが可
能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＤＲＡＭを示す説明図
。

【図２】本発明の第１の実施例のＤＲＡＭの製造工程図
。

【図３】本発明の第１の実施例のＤＲＡＭの製造工程図
。

【図４】本発明の第１の実施例のＤＲＡＭの製造工程図
。

【図５】本発明の第１の実施例のＤＲＡＭの製造工程図
。

【図６】本発明の第１の実施例のＤＲＡＭの製造工程図
。

【図７】本発明の第１の実施例のＤＲＡＭの製造工程図
。

【図８】本発明の第１の実施例のＤＲＡＭの製造工程図
。

【図９】本発明の第２の実施例のＤＲＡＭの製造工程図
。

【図１０】本発明の第２の実施例のＤＲＡＭの製造工程
図。

【図１１】本発明の第２の実施例のＤＲＡＭの製造工程
図。

【図１２】本発明の第２の実施例のＤＲＡＭの製造工程
図。

【図１３】本発明の第３の実施例のＤＲＡＭの製造工程
図。

【図１４】本発明の第３の実施例のＤＲＡＭの製造工程
図。

【図１５】本発明の第３の実施例のＤＲＡＭの製造工程
図。

【図１６】本発明の第４の実施例のＤＲＡＭの製造工程
図。

【図１７】本発明の第４の実施例のＤＲＡＭの製造工程
図。

【図１８】本発明の第４の実施例のＤＲＡＭの製造工程
図。

【図１９】従来例のＤＲＡＭを示す図。

【符号の説明】

１　　ｐ型のシリコン基板 ２　　素子分離絶縁膜 ３　　トレンチ、 ４　　キャパシタ絶縁膜 ５　　ストレージノード電極 ６　　第１のプレート電極 ６ｓ　　第２のプレート電極 ６ｓａ　　多結晶シリコン膜 ６ｓｂ　　タングステンシリサイド膜 ７　　絶縁膜 ８　　ゲート絶縁膜 ９　　ゲート電極 １０　　ソ−ス・ドレイン層 １１　　酸化シリコン膜 １２　　層間絶縁膜 １３　　ビット線。 １０１　　ｐ型のシリコン基板 １０２　　素子分離絶縁膜 １０３　　トレンチ、 １０４　　キャパシタ絶縁膜 １０５　　ストレージノード電極 １０６　　プレート電極 １０７　　絶縁膜 １０８　　ゲート絶縁膜 １０９　　ゲート電極 １１０　　ソ−ス・ドレイン層 １１１　　酸化シリコン膜 １１２　　層間絶縁膜 １１３　　ビット線。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　一導電型の基板表面に形成されたＭＯ
   ＳＦＥＴと、前記領域内に形成されたトレンチと、前記
   ＭＯＳＦＥＴのソ−スまたはドレイン領域の一方に接続
   するように前記トレンチの内壁に順次積層されたストレ
   ージノード電極、キャパシタ絶縁膜およびプレ−ト電極
   とを具備してなるキャパシタとによって、メモリセルを
   形成し、前記トレンチ上には前記メモリセルとは異なる
   メモリセルのワード線が配線されてなる半導体記憶装置
   において、前記プレート電極が、前記ワード線の下側の
   トレンチ内に位置する第１のプレート電極と前記ワード
   線の上側に位置する第２のプレート電極との２層構造で
   構成され、両プレート電極は互いに電気的に接続されて
   いることを特徴とする半導体装置。