JPS61234067A - 高密度型ｄｒａｍセル - Google Patents
高密度型ｄｒａｍセルInfo
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- JPS61234067A JPS61234067A JP60074492A JP7449285A JPS61234067A JP S61234067 A JPS61234067 A JP S61234067A JP 60074492 A JP60074492 A JP 60074492A JP 7449285 A JP7449285 A JP 7449285A JP S61234067 A JPS61234067 A JP S61234067A
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- Japan
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- trench
- substrate
- film
- epitaxial layer
- oxide film
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、高密度用ＤＲＡＭにおいて、トレンチの深
い部分でのパンチスルーによるリーク電流を防止し、か
つ高密度化を可能にした高密度型ＤＲＡＭセルに関する
。
い部分でのパンチスルーによるリーク電流を防止し、か
つ高密度化を可能にした高密度型ＤＲＡＭセルに関する
。
（従来の技術）
従来のこの棟のＤＲＡＭセルの構造ｔ−８ｙｍｐｏａ−
ｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ １
９８４ 、Ｐ、 Ｐ １８（以下、第１公知文献という
］のＦｉｇ、１およびＩＥＤＭ １９８４ Ｐ、Ｐ ２
４８ （以下、ｗＪ２公知文献という）のＦｉｇ、１に
示されている。
ｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ １
９８４ 、Ｐ、 Ｐ １８（以下、第１公知文献という
］のＦｉｇ、１およびＩＥＤＭ １９８４ Ｐ、Ｐ ２
４８ （以下、ｗＪ２公知文献という）のＦｉｇ、１に
示されている。
この第１公知文献１および第２公知文献２の両ｆｉｇｌ
のセル容量はともにトレンチ型キャパシタの内側面（横
面および底面）にすへてｎ領域を形成し、１個のセルで
使用している。
のセル容量はともにトレンチ型キャパシタの内側面（横
面および底面）にすへてｎ領域を形成し、１個のセルで
使用している。
第１公知文献のセル容量はＴａｂｌｅ ２の（Ｄ）項に
示されているように、 ＣＯＸ＋ΔＣｏｘ 十ＣＪ ・・・・・・・・・
１１１となる。
示されているように、 ＣＯＸ＋ΔＣｏｘ 十ＣＪ ・・・・・・・・・
１１１となる。
ここでＣｏｘはトレンチ外のＳｔ平坦部ゲート酸化膜容
量、ΔＣｏｘはトレンチ部でのゲート酸化膜容量％ Ｃ
Ｊはエピタキシャル部でのＮ＋Ｐ−接合容量およびトレ
ンチ底辺部でのＮ”Ｐ＋接合容量の和である。
量、ΔＣｏｘはトレンチ部でのゲート酸化膜容量％ Ｃ
Ｊはエピタキシャル部でのＮ＋Ｐ−接合容量およびトレ
ンチ底辺部でのＮ”Ｐ＋接合容量の和である。
また、第２公知文献のセル容量は第１公知文献の’ｌ’
ａｂｌｅ ２の（Ｃ）項に相当するセル構造であシ、Ｃ
ＯＸ＋ΔＣｏｘ ・・・・・・・・
・（２）に相当する容量となり、第１公知文献のセルよ
ｐＣＪ分の容量は小さいが、基本的に１トランジスタセ
ルとしての動作機能は同様である。
ａｂｌｅ ２の（Ｃ）項に相当するセル構造であシ、Ｃ
ＯＸ＋ΔＣｏｘ ・・・・・・・・
・（２）に相当する容量となり、第１公知文献のセルよ
ｐＣＪ分の容量は小さいが、基本的に１トランジスタセ
ルとしての動作機能は同様である。
（発明が解決しようとする問題点）
しかし、上記構造では次の工うな欠点が共通しである。
＋１１．２個のキャパシタを考えた場合、第１公知文献
のＦｉｇ、１のようになる。このような構造の欠点とし
てＦｉｇ、３に示されているようにトレンチの深い領域
ではチャネルストップでイオン注入された不純物が入っ
ていないので、互いのトレンチ側面からの９層の拡大が
大きく、パンチスルー現象によるリーク電流が発生し易
い。
のＦｉｇ、１のようになる。このような構造の欠点とし
てＦｉｇ、３に示されているようにトレンチの深い領域
ではチャネルストップでイオン注入された不純物が入っ
ていないので、互いのトレンチ側面からの９層の拡大が
大きく、パンチスルー現象によるリーク電流が発生し易
い。
そのため、今後１メガビットＤＲＡＭ以降のサブミクロ
ンレベルを考えた場合、このキャパシタ間隔を狭くでき
なくなシ、高密度化に不適となる。
ンレベルを考えた場合、このキャパシタ間隔を狭くでき
なくなシ、高密度化に不適となる。
（２）、これらの構造では１個のトレンチを１個のキャ
パシタで専有しているので、底面部モ薄イケート膜でキ
ャパシタに使用している。
パシタで専有しているので、底面部モ薄イケート膜でキ
ャパシタに使用している。
今後、小さいトレンチをエツチング形成する場合、トレ
ンチの底面は三角形にすり凸部に形成されるために、電
極集中や活染物が残シ易い部分となル、ゲート膜破壊が
この部分で起こシ、問題となる。
ンチの底面は三角形にすり凸部に形成されるために、電
極集中や活染物が残シ易い部分となル、ゲート膜破壊が
この部分で起こシ、問題となる。
この発明は、前記従来技術がもっている問題点のうち、
パンチスルー現象によるリーク電流が発生し易く、高密
度化ができない点と、ゲート膜破壊がトレンチ底辺部分
で起こり易いという点について解決した高密度型ＤＲＡ
Ｍセルｔ−提供するものである。
パンチスルー現象によるリーク電流が発生し易く、高密
度化ができない点と、ゲート膜破壊がトレンチ底辺部分
で起こり易いという点について解決した高密度型ＤＲＡ
Ｍセルｔ−提供するものである。
（問題点を解決するための手段）
この発明は、高密度型ＤＲＡＭセルにおいて、高濃度基
板上にトレンチの底部中央部にセル間分離のための厚い
酸化膜を形成したものである。
板上にトレンチの底部中央部にセル間分離のための厚い
酸化膜を形成したものである。
（作 用）
この発明によれば、以上のように高密度型ＤＲＡＭセル
を構成したので、トレンチの深い部分でのパンチスルー
がなくなシ、リーク電流を防止するように作用するとと
もに、フィールド部となシかつトレンチの両側を異なる
セルで使用可能となジ、したがって前記問題点を除去で
きる。
を構成したので、トレンチの深い部分でのパンチスルー
がなくなシ、リーク電流を防止するように作用するとと
もに、フィールド部となシかつトレンチの両側を異なる
セルで使用可能となジ、したがって前記問題点を除去で
きる。
（実施例）
以下、この発明の高密度型ＤＲＡＭセルの実施例につい
て図面に基づき説明する。第１図はその一実施例の構成
を示す断面図であシ、第２図は第１図のＡ−Ａ’線に沿
って切断して示す拡大斜視図である。
て図面に基づき説明する。第１図はその一実施例の構成
を示す断面図であシ、第２図は第１図のＡ−Ａ’線に沿
って切断して示す拡大斜視図である。
この第１図および第２図の両図において、１はＰ型Ｓｔ
基板であＱ、後述するｎ型拡散層４の不純物濃度より５
倍以上濃度の高いボロンを含む１９ ２Ｇ
−３ （１０１０ｃＷｌ 以上）ものである。
基板であＱ、後述するｎ型拡散層４の不純物濃度より５
倍以上濃度の高いボロンを含む１９ ２Ｇ
−３ （１０１０ｃＷｌ 以上）ものである。
コＯＰ Ｗ Ｓ ｉ基板１上にＰ−エピタキシャル層２
が成長されている。このＰ−エピタキシャル層２〜４μ
ｍの低濃度ボロンを含む（１ｏ１５ １０１６鍔−３）
んでいる。
が成長されている。このＰ−エピタキシャル層２〜４μ
ｍの低濃度ボロンを含む（１ｏ１５ １０１６鍔−３）
んでいる。
このＰ−エピタキシャル層２をこのＰ−エピタキシャル
層２さ以上の深さにトレンチがエツチングによシ形成さ
れている。すなわち、トレンチはＰ型Ｓｔ基板１の上面
よ）やや深く形成されている。
層２さ以上の深さにトレンチがエツチングによシ形成さ
れている。すなわち、トレンチはＰ型Ｓｔ基板１の上面
よ）やや深く形成されている。
このトレンチの底部にはＰ型Ｓ１基板１の上面よフやや
高くなるように厚い絶縁膜として厚い酸化膜３が形成さ
れている。この鳳い酸化膜３とＰ型Ｓｔ基板１と不純物
濃度とによＱ第１図のＡ−Ａ’線面で叱ルを別にして、
セル間分離を行うようにしている。
高くなるように厚い絶縁膜として厚い酸化膜３が形成さ
れている。この鳳い酸化膜３とＰ型Ｓｔ基板１と不純物
濃度とによＱ第１図のＡ−Ａ’線面で叱ルを別にして、
セル間分離を行うようにしている。
また、第２因に示すように、トレンチのキャパシタに使
用する面はＢ面、０面、Ｄ面、Ｅ面になっている。
用する面はＢ面、０面、Ｄ面、Ｅ面になっている。
さらに、トレンチの内面にはｎ型拡散層４が形成されて
いる。このｎ型拡散層４（セルプレートをＶｃｅ方式の
場合はなくてもよい）が形成されておシ、その外面には
キャパシタ酸化膜５が形成されている。このキャパシタ
酸化膜５の内面が第２図のＢ面となシ、上面が＠２図の
０面となる。ｎ型領域４とキャパシタ酸化膜５の上面は
Ｐ″″エピタキシャル層２上に形成されている。
いる。このｎ型拡散層４（セルプレートをＶｃｅ方式の
場合はなくてもよい）が形成されておシ、その外面には
キャパシタ酸化膜５が形成されている。このキャパシタ
酸化膜５の内面が第２図のＢ面となシ、上面が＠２図の
０面となる。ｎ型領域４とキャパシタ酸化膜５の上面は
Ｐ″″エピタキシャル層２上に形成されている。
さらに、トレンチには、ポリシリコンロが形成され、こ
のポリシリコンロにょシ、トレンチを埋め込んでいる。
のポリシリコンロにょシ、トレンチを埋め込んでいる。
Ｐ−エピタキシャル層２上には、ｎ十拡散層７．とビッ
トラインのＮ＋拡散層１０が形成されているとともに、
このＮ拡散層７と１０間において、Ｐ−エピタキシャル
層２上には、トランスファゲートトランジスタのゲート
膜８が形成され、その上にトランスファゲート膜９が形
成されている。
トラインのＮ＋拡散層１０が形成されているとともに、
このＮ拡散層７と１０間において、Ｐ−エピタキシャル
層２上には、トランスファゲートトランジスタのゲート
膜８が形成され、その上にトランスファゲート膜９が形
成されている。
かくして、第１図におけるＡ −Ａ’線の左側と右側と
でそれぞれ１トランジスタ（ＩＴｒ）が形成され、厚い
酸化膜３とＰ型Ｓｉ基板１の高濃度不純物とによシ、素
子分離が一行われている。
でそれぞれ１トランジスタ（ＩＴｒ）が形成され、厚い
酸化膜３とＰ型Ｓｉ基板１の高濃度不純物とによシ、素
子分離が一行われている。
第３図（Ａ）ないし第３図（Ｇ）は上述のように構成さ
れているこの発明の高密度型ＤＲＡＭセルの製造工程を
示す図である。まず、第３図（Ａ）に示すように、ｎ型
拡散層４の不純物濃度よシ５倍以上濃度の高いボロンを
含む（Ｉ Ｑ１９−１０２０ｃｍ−”以上］Ｐ型Ｓｌ基
板１上に２−４μｍの低濃度ボロンを含む（１０１５１
０１６ｃｍ−３） Ｐ−エピタキシャル層２を成長させ
る。次に、選択的にトレンチ３ａをエツチングでＰ−エ
ピタキシャル層２の厚さ以上の深さを形成する。
れているこの発明の高密度型ＤＲＡＭセルの製造工程を
示す図である。まず、第３図（Ａ）に示すように、ｎ型
拡散層４の不純物濃度よシ５倍以上濃度の高いボロンを
含む（Ｉ Ｑ１９−１０２０ｃｍ−”以上］Ｐ型Ｓｌ基
板１上に２−４μｍの低濃度ボロンを含む（１０１５１
０１６ｃｍ−３） Ｐ−エピタキシャル層２を成長させ
る。次に、選択的にトレンチ３ａをエツチングでＰ−エ
ピタキシャル層２の厚さ以上の深さを形成する。
次に、第３図（Ｂ）に示すように、ＰＳＧ膜１膜上１面
に堆積させ、その上にレジスト１２を塗布して、このレ
ジスト１２をマスクにして、トレンチ３ａ上にパターン
を残し、ＰＳＧ膜１膜上１拡散によシ違択的にｎ型拡散
層４（リン濃度１０１７２Ｘ１０ ａｎ を含む）
を形成する。
に堆積させ、その上にレジスト１２を塗布して、このレ
ジスト１２をマスクにして、トレンチ３ａ上にパターン
を残し、ＰＳＧ膜１膜上１拡散によシ違択的にｎ型拡散
層４（リン濃度１０１７２Ｘ１０ ａｎ を含む）
を形成する。
この時、ｎ型拡散層４のリン濃度よりＰ型Ｓｌ基板１の
ボロン濃度が高いので、底面部にはｎ型拡散層４が形成
されない構造となる。
ボロン濃度が高いので、底面部にはｎ型拡散層４が形成
されない構造となる。
続いて、第３図（Ｃ）に示すように、エツチング法で底
辺部のＰＳＧ膜１膜上１３〜１．０μｍ残し、フィール
ド酸化膜として使用するために、厚い酸化膜３を形成す
る。
辺部のＰＳＧ膜１膜上１３〜１．０μｍ残し、フィール
ド酸化膜として使用するために、厚い酸化膜３を形成す
る。
もし、ｎ型拡散層４ｔ−必要としない場合には（セルプ
レートをＶｃｃで使用し、ｎ型拡散層４、Ｐ−エピタキ
シャル層２合容量をキャハシタ容量として利用しない場
合）、ＰＳＧ膜１膜上１ンドープＳＬＯ雪膜にすれば同
様に可能である。
レートをＶｃｃで使用し、ｎ型拡散層４、Ｐ−エピタキ
シャル層２合容量をキャハシタ容量として利用しない場
合）、ＰＳＧ膜１膜上１ンドープＳＬＯ雪膜にすれば同
様に可能である。
次に、ＰＳＧ膜１膜上１ジスト１２を除去し、第３図（
Ｃ）に示すように、＠ｌゲート膜１３（Ｓｉｎｓ膜１０
０Ａまたは５ｉｆｔ ５０ Ａ ＋ ５ｉｓＮ４１００
Ａ）を全面に形成し、その上にリンを含む第１ポリシリ
コン１４をトレンチ３ａ上める厚さ以上に堆積する。
Ｃ）に示すように、＠ｌゲート膜１３（Ｓｉｎｓ膜１０
０Ａまたは５ｉｆｔ ５０ Ａ ＋ ５ｉｓＮ４１００
Ａ）を全面に形成し、その上にリンを含む第１ポリシリ
コン１４をトレンチ３ａ上める厚さ以上に堆積する。
その後、通常の方法でパターニングし、第３図（Ｄ）に
示すようにキャパシタ酸化膜５およびポリシリコンロに
よるキャパシタ部を形成する。このとき、このパターン
はｎ型拡散層４よシも内側に入るように形成する必要が
ある。
示すようにキャパシタ酸化膜５およびポリシリコンロに
よるキャパシタ部を形成する。このとき、このパターン
はｎ型拡散層４よシも内側に入るように形成する必要が
ある。
次に、第３図（Ｅ）に示すように、第２ゲート酸化膜１
５の５ｔＯ２膜２００Ａおよびリンを含む第２ポリシリ
コン１６ｔ−３００ＯＡ全面に形成する。
５の５ｔＯ２膜２００Ａおよびリンを含む第２ポリシリ
コン１６ｔ−３００ＯＡ全面に形成する。
次に、通常の方法で第３図（Ｆ）に示すように、トラン
スファゲートおよび周辺回路を形成するトランジスタの
ゲート部、すなわち、ゲート膜８、トランス７アゲート
９をパターン形成し、Ａｓイオン注入法でｎ拡散層７の
ンース・ドレイン領域およびビットラインのＮ＋拡散層
１０ｔ？形成する。この時ソース・ドレイン領域の不純
物濃度の方がｎ型拡散層４の濃度工！１１１０２−１０
３倍高いのでオーバラップ部（Ｂ部）はｎ土層となる。
スファゲートおよび周辺回路を形成するトランジスタの
ゲート部、すなわち、ゲート膜８、トランス７アゲート
９をパターン形成し、Ａｓイオン注入法でｎ拡散層７の
ンース・ドレイン領域およびビットラインのＮ＋拡散層
１０ｔ？形成する。この時ソース・ドレイン領域の不純
物濃度の方がｎ型拡散層４の濃度工！１１１０２−１０
３倍高いのでオーバラップ部（Ｂ部）はｎ土層となる。
以後はｍ３図（Ｇ）に示すように、通常の中間絶縁Ｂｌ
＆１７を全面に堆積し、コンタクト部１ｓｔ−開け、Ａ
ｔ配線層１９のパターン形成を行なう。
＆１７を全面に堆積し、コンタクト部１ｓｔ−開け、Ａ
ｔ配線層１９のパターン形成を行なう。
（発明の効果］
以上詳細に説明したように、この発明によれば、以下に
列挙するごとき効果がある。
列挙するごとき効果がある。
ｉｌ＋、トレンチの底面部でセル間の分ｍｉしているの
で、トレンチキャパシタの欠点であったトレンチの深い
部分でのパンチスルーによるリーク電流を防ぐことがで
きる。
で、トレンチキャパシタの欠点であったトレンチの深い
部分でのパンチスルーによるリーク電流を防ぐことがで
きる。
＋２１、１個のトレンチの両側を異なるセルで使用する
ので、高密度化が可能となる。
ので、高密度化が可能となる。
（３ン、トレンチの底辺部はフィールド部に使用してい
るので、トレンチキャパシタの欠点である底辺部のゲー
ト絶縁膜破壊電界が低いことが解決できるとともに、ト
レンチ型アイソレーションにも使用することができる。
るので、トレンチキャパシタの欠点である底辺部のゲー
ト絶縁膜破壊電界が低いことが解決できるとともに、ト
レンチ型アイソレーションにも使用することができる。
＋４１、トレンチ底辺部のＰ＋基板濃度をチャンネルス
トップ濃度として使用するので、通常必要であるチャン
ストインプラ工程を削除することが可能となる。
トップ濃度として使用するので、通常必要であるチャン
ストインプラ工程を削除することが可能となる。
（５）、Ｐｓｉ基板上のＰ−千ビタキシャル層を有する
構造であるので、第１公知文献に示す構造がもつ、（ａ
）ン７トエラーに強いこと、Φ）Ｐ−エピタキシャル層
晶性がよいこと、（ｃ）ゲート膜の絶縁耐圧がよいこと
、（ｄ）ホールドタイム不良が少ないこと、などの利点
をもつ。
構造であるので、第１公知文献に示す構造がもつ、（ａ
）ン７トエラーに強いこと、Φ）Ｐ−エピタキシャル層
晶性がよいこと、（ｃ）ゲート膜の絶縁耐圧がよいこと
、（ｄ）ホールドタイム不良が少ないこと、などの利点
をもつ。
第１図はこの発明の高密度型ＤＲＡＭセルの一実施例の
構成を示す断面図、第２図は第１図のＡ−に線に沿って
切断して示す拡大斜視図、第３図（Ａ）ないし第３図（
Ｇ）はこの発明の高密度型ＤＲＡＭセルの製造方法の工
程説明図である。 １・・・Ｐ型Ｓ１基板、２・・・Ｐ−エピタキシャル層
、３・・・厚い酸化膜、４・・・ｎ型拡散層、５・・・
キャパシタ酸化膜、６・・・ポリシリコン、７．ｌＯ・
・・Ｎ”拡散／ｉ、８・・・ゲート膜、９・・・トラン
ス７アゲート。
構成を示す断面図、第２図は第１図のＡ−に線に沿って
切断して示す拡大斜視図、第３図（Ａ）ないし第３図（
Ｇ）はこの発明の高密度型ＤＲＡＭセルの製造方法の工
程説明図である。 １・・・Ｐ型Ｓ１基板、２・・・Ｐ−エピタキシャル層
、３・・・厚い酸化膜、４・・・ｎ型拡散層、５・・・
キャパシタ酸化膜、６・・・ポリシリコン、７．ｌＯ・
・・Ｎ”拡散／ｉ、８・・・ゲート膜、９・・・トラン
ス７アゲート。
Claims (1)
- 高濃度基板上に形成されこの高濃度基板との不純物と同
導電型の不純物の低濃度のエピタキシャル層と、このエ
ピタキシャル層の厚さ以上の厚さに形成されたトレンチ
の底辺部においてキャパシタ素子分離として使用される
厚い絶縁膜と、上記トレンチに形成されたキャパシタ部
と、上記Ｐ＾−エピタキシャル層上に形成されたトラン
スファゲートおよびフーズドレイン領域とを具備する高
密度型ＤＲＡＭセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074492A JPS61234067A (ja) | 1985-04-10 | 1985-04-10 | 高密度型ｄｒａｍセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074492A JPS61234067A (ja) | 1985-04-10 | 1985-04-10 | 高密度型ｄｒａｍセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234067A true JPS61234067A (ja) | 1986-10-18 |
Family
ID=13548849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074492A Pending JPS61234067A (ja) | 1985-04-10 | 1985-04-10 | 高密度型ｄｒａｍセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234067A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104372A (ja) * | 1986-10-20 | 1988-05-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4897702A (en) * | 1987-02-24 | 1990-01-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method for the same |
| US4985368A (en) * | 1987-03-23 | 1991-01-15 | Mitsubishi Denki Kabushiki Kaisha | Method for making semiconductor device with no stress generated at the trench corner portion |
| US5089868A (en) * | 1989-05-22 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved groove capacitor |
-
1985
- 1985-04-10 JP JP60074492A patent/JPS61234067A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104372A (ja) * | 1986-10-20 | 1988-05-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4897702A (en) * | 1987-02-24 | 1990-01-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method for the same |
| US4985368A (en) * | 1987-03-23 | 1991-01-15 | Mitsubishi Denki Kabushiki Kaisha | Method for making semiconductor device with no stress generated at the trench corner portion |
| US5089868A (en) * | 1989-05-22 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved groove capacitor |
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