JP2890716B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置、特に例えばDRAM（ダイナミッ
ク・ランダム・アクセス・メモリ）等の半導体メモリ装
置の製法に係わる。
ク・ランダム・アクセス・メモリ）等の半導体メモリ装
置の製法に係わる。
本発明は、半導体装置の製法に係わり、ゲート絶縁層
を形成し、第１の多結晶半導体層によるゲート電極形成
した後、このゲート電極をマスクとして低濃度ソース／
ドレイン領域を形成して、ゲート電極の側面に絶縁層よ
り成る第１のサイドウォールを形成し、ゲート電極と第
１のサイドウォールとをマスクとしてソース／ドレイン
領域を形成する。そして、ゲート電極と第１のサイドウ
ォール上に全面的に第１の絶縁層を形成して、この第１
の絶縁層上に全面的に第２の多結晶半導体層を形成し、
更にこの第２の多結晶半導体層上に全面的に第２の絶縁
層を形成し、第２の絶縁層上に全面的に第３の多結晶半
導体層を形成した後、第３の多結晶半導体層及び第２の
絶縁層とに第１のキャパシタコンタクト窓を穿設する。
そしてこの第１のキャパシタコンタクト窓の内周に絶縁
層より成る第２のサイドウォールを形成し、この第２の
サイドウォールを有する第１のキャパシタコンタクト窓
内の第２の多結晶半導体層とこれの下の第１の絶縁層と
に、第１のキャパシタコンタクト窓に連通する第２のキ
ャパシタコンタクト窓を穿設して、第１及び第２のキャ
パシタコンタクト窓内を含んで全面的に第４の多結晶半
導体層を形成する。その後第４の多結晶半導体層を所要
のパターンにパターニングして、第２の絶縁層及び第２
のサイドウォールを除去した後、第２の多結晶半導体層
を所要のパターンにパターニングして、これとパターニ
ングした第４の多結晶半導体層とより成るキャパシタ電
極層を形成する。そして、このキャパシタ電極層の表面
に誘電体層を形成し、この誘電体層を介して全面的に第
５の多結晶半導体層を形成してこれをパターニングして
対向電極を形成することにより、半導体装置の大容量化
と歩留りの向上をはかる。
を形成し、第１の多結晶半導体層によるゲート電極形成
した後、このゲート電極をマスクとして低濃度ソース／
ドレイン領域を形成して、ゲート電極の側面に絶縁層よ
り成る第１のサイドウォールを形成し、ゲート電極と第
１のサイドウォールとをマスクとしてソース／ドレイン
領域を形成する。そして、ゲート電極と第１のサイドウ
ォール上に全面的に第１の絶縁層を形成して、この第１
の絶縁層上に全面的に第２の多結晶半導体層を形成し、
更にこの第２の多結晶半導体層上に全面的に第２の絶縁
層を形成し、第２の絶縁層上に全面的に第３の多結晶半
導体層を形成した後、第３の多結晶半導体層及び第２の
絶縁層とに第１のキャパシタコンタクト窓を穿設する。
そしてこの第１のキャパシタコンタクト窓の内周に絶縁
層より成る第２のサイドウォールを形成し、この第２の
サイドウォールを有する第１のキャパシタコンタクト窓
内の第２の多結晶半導体層とこれの下の第１の絶縁層と
に、第１のキャパシタコンタクト窓に連通する第２のキ
ャパシタコンタクト窓を穿設して、第１及び第２のキャ
パシタコンタクト窓内を含んで全面的に第４の多結晶半
導体層を形成する。その後第４の多結晶半導体層を所要
のパターンにパターニングして、第２の絶縁層及び第２
のサイドウォールを除去した後、第２の多結晶半導体層
を所要のパターンにパターニングして、これとパターニ
ングした第４の多結晶半導体層とより成るキャパシタ電
極層を形成する。そして、このキャパシタ電極層の表面
に誘電体層を形成し、この誘電体層を介して全面的に第
５の多結晶半導体層を形成してこれをパターニングして
対向電極を形成することにより、半導体装置の大容量化
と歩留りの向上をはかる。
半導体装置のDRAMは、スイッチング・トランジスタい
わゆるトランスファ・ゲートを構成するMOS（絶縁ゲー
ト型電界効果トランジスタ）と容量とより成るメモリセ
ルが配列されて成る。
わゆるトランスファ・ゲートを構成するMOS（絶縁ゲー
ト型電界効果トランジスタ）と容量とより成るメモリセ
ルが配列されて成る。
近年、このような半導体装置の大メモリ容量化がはか
られ、これに伴ってメモリセル面積の縮小化が益々要求
されている。例えば16MビットDRAMや64MビットDRAMを実
現するためには、１メモリセルの面積を４μm2以下とす
る必要があり、この様な極めて小さい面積内で、各メモ
リセル内に構成される各キャパシタやコンタクト窓を確
実に形成し、かつキャパシタの電気容量を充分に保持す
るために、様々な製造方法及び構造の提案がなされてい
る。
られ、これに伴ってメモリセル面積の縮小化が益々要求
されている。例えば16MビットDRAMや64MビットDRAMを実
現するためには、１メモリセルの面積を４μm2以下とす
る必要があり、この様な極めて小さい面積内で、各メモ
リセル内に構成される各キャパシタやコンタクト窓を確
実に形成し、かつキャパシタの電気容量を充分に保持す
るために、様々な製造方法及び構造の提案がなされてい
る。
このような従来の半導体装置DRAMの一例の製法を第２
図Ａ〜Ｇの工程図を参照して説明する。
図Ａ〜Ｇの工程図を参照して説明する。
この例では、キャパシタを構成する電極層の表面積を
大とするために、電極層を積層して構成する、いわゆる
スタックト・キャパシタ型のDRAMを得る場合で、上述し
たような微細なメモリセルを得るために、マスク合わせ
裕度を軽減するSAC（セルフ・アライメント・コンタク
ト）法を採用した場合を示す。
大とするために、電極層を積層して構成する、いわゆる
スタックト・キャパシタ型のDRAMを得る場合で、上述し
たような微細なメモリセルを得るために、マスク合わせ
裕度を軽減するSAC（セルフ・アライメント・コンタク
ト）法を採用した場合を示す。
先ず第２図Ａに示すように、Si等より成る基体（１）
上に、例えば熱酸化等によって厚いSiO2等より成る素子
分離層（２）いわゆるLOCOSを形成し、更に熱酸化等に
より薄いゲート絶縁層（３）を形成する。
上に、例えば熱酸化等によって厚いSiO2等より成る素子
分離層（２）いわゆるLOCOSを形成し、更に熱酸化等に
より薄いゲート絶縁層（３）を形成する。
そして第２図Ｂに示すように、例えば低比抵抗多結晶
Si層及びSiO2層を積層してこれを所要のパターンにパタ
ーニングして、例えば対のトランスファ・ゲート・トラ
ンジスタを構成する対のゲート電極（４）及び絶縁層
（35a）を形成する。次にこのゲート電極（４）と絶縁
層（35A）とをマスクとして第１導電型例えばｎ型のAs
等の不純物を低濃度に注入して、対のメモリセルのトラ
ンスファ・ゲート・トランジスタの各一方の第１の低濃
度ソース／ドレイン領域（5A）と、共通の第２の低濃度
ソース／ドレイン領域（5B）を形成する。
Si層及びSiO2層を積層してこれを所要のパターンにパタ
ーニングして、例えば対のトランスファ・ゲート・トラ
ンジスタを構成する対のゲート電極（４）及び絶縁層
（35a）を形成する。次にこのゲート電極（４）と絶縁
層（35A）とをマスクとして第１導電型例えばｎ型のAs
等の不純物を低濃度に注入して、対のメモリセルのトラ
ンスファ・ゲート・トランジスタの各一方の第１の低濃
度ソース／ドレイン領域（5A）と、共通の第２の低濃度
ソース／ドレイン領域（5B）を形成する。
そして第２図Ｃに示すように、全面的にSiO2等より成
る絶縁層（35B）を被着する。
る絶縁層（35B）を被着する。
この後第２図Ｄに示すように、基体（１）の表面が露
出するまでRIE（反応性イオンエッチング）等の異方性
エッチングを行う。このとき、ゲート電極（４）及び絶
縁層（35A）の側面では、絶縁層の厚さが実質的に大と
なっているためにエッチング除去されず、サイドウォー
ル（35S）が形成され、同図において、対のゲート電極
（４）間のサイドウォール（35S）間に開口（35C）を形
成すると共に、両ゲート電極（４）の外側のサイドウォ
ール（35S）と厚い素子分離層（２）との開に開口（35
D）が形成される。この場合、両開口（35C）及び（35
D）内に絶縁層（35B）が残ることがないようにオーバー
・エッチングされる。
出するまでRIE（反応性イオンエッチング）等の異方性
エッチングを行う。このとき、ゲート電極（４）及び絶
縁層（35A）の側面では、絶縁層の厚さが実質的に大と
なっているためにエッチング除去されず、サイドウォー
ル（35S）が形成され、同図において、対のゲート電極
（４）間のサイドウォール（35S）間に開口（35C）を形
成すると共に、両ゲート電極（４）の外側のサイドウォ
ール（35S）と厚い素子分離層（２）との開に開口（35
D）が形成される。この場合、両開口（35C）及び（35
D）内に絶縁層（35B）が残ることがないようにオーバー
・エッチングされる。
そしてこれら開口（35C）及び（35D）を通じてAs等の
不純物を注入して第１及び第２のソース／ドレイン領域
（7A）及び（7B）を形成する。
不純物を注入して第１及び第２のソース／ドレイン領域
（7A）及び（7B）を形成する。
その後、第２図Ｅに示すように、サイドウォール（35
S）を通じて、キャパシタを接続形成すべき所定のソー
ス／ドレイン領域（7A）上を含んで、全面的に例えば低
比抵抗多結晶Si層を被着し、これをフォトリソグラフィ
等の適用により所要のパターンにパターニングしてキャ
パシタ電極（14）を得る。
S）を通じて、キャパシタを接続形成すべき所定のソー
ス／ドレイン領域（7A）上を含んで、全面的に例えば低
比抵抗多結晶Si層を被着し、これをフォトリソグラフィ
等の適用により所要のパターンにパターニングしてキャ
パシタ電極（14）を得る。
そして第２図Ｆに示すように、例えばSiO2−SiN−SiO
2より成る誘電体層（15）を全面的に被着し、更にこの
誘電体層（15）を介いて例えば低比抵抗多結晶Si層を被
着した後、これを所要のパターンにパターニングして、
対向電極（16）を形成する。
2より成る誘電体層（15）を全面的に被着し、更にこの
誘電体層（15）を介いて例えば低比抵抗多結晶Si層を被
着した後、これを所要のパターンにパターニングして、
対向電極（16）を形成する。
次に第２図Ｇに示すように、全面的に例えば厚膜SiO2
より成る絶縁層（17）をCVD（化学的気相成長）法等に
よって被着形成し、第２のソース／ドレイン領域（7B）
上に、この絶縁層（17）及び誘電体層（15）を貫通して
ビットコンタクト窓（18）を穿設する。そしてこのビッ
トコンタクト窓（18）内を含んで全面的にAl等より成る
配線層（19）即ちビット線を形成して、半導体装置（3
0）を得る。
より成る絶縁層（17）をCVD（化学的気相成長）法等に
よって被着形成し、第２のソース／ドレイン領域（7B）
上に、この絶縁層（17）及び誘電体層（15）を貫通して
ビットコンタクト窓（18）を穿設する。そしてこのビッ
トコンタクト窓（18）内を含んで全面的にAl等より成る
配線層（19）即ちビット線を形成して、半導体装置（3
0）を得る。
このようなSAC法による半導体装置では、上述した第
２図Ｄにおける開口（35D）の幅Ｌを比較的小とするこ
とができるが、前述したように開口（35C）及び（35D）
を確実に形成するオーバー・エッチングを必要とするの
で、このときのRIEによってサイドウォール（35S）の耐
圧特性が低下する恐れがあり、これにより歩留りの低下
を来していた。
２図Ｄにおける開口（35D）の幅Ｌを比較的小とするこ
とができるが、前述したように開口（35C）及び（35D）
を確実に形成するオーバー・エッチングを必要とするの
で、このときのRIEによってサイドウォール（35S）の耐
圧特性が低下する恐れがあり、これにより歩留りの低下
を来していた。
また、上述したような、開口（35C）及び（35D）の幅
がサイドウォール（35S）間或いはサイドウォール（35
S）と素子分離層（２）との間隔によって自己整合的に
規制されるSAC法によらず、開口（35C）及び（35D）を
フォトリソグラフィの適用によってサイドウォール（35
S）と開口（35C）又は（35D）との間に所要の間隔を保
持させて形成するいわゆるベリッドコンタクト法による
場合は、サイドウォール（35S）と開口（35C）及び（35
D）との間に所要の間隔が保持されていることによっ
て、耐圧の向上ははかられるもの、この場合は、フォト
リソグラフィ技術の例えばマスク合わせ裕度等の必要性
から生じる限界によって、開口（35D）の幅Ｌを約0.6μ
ｍ以下とすることができず、メモリセルの専有面積の縮
小化を阻害する。
がサイドウォール（35S）間或いはサイドウォール（35
S）と素子分離層（２）との間隔によって自己整合的に
規制されるSAC法によらず、開口（35C）及び（35D）を
フォトリソグラフィの適用によってサイドウォール（35
S）と開口（35C）又は（35D）との間に所要の間隔を保
持させて形成するいわゆるベリッドコンタクト法による
場合は、サイドウォール（35S）と開口（35C）及び（35
D）との間に所要の間隔が保持されていることによっ
て、耐圧の向上ははかられるもの、この場合は、フォト
リソグラフィ技術の例えばマスク合わせ裕度等の必要性
から生じる限界によって、開口（35D）の幅Ｌを約0.6μ
ｍ以下とすることができず、メモリセルの専有面積の縮
小化を阻害する。
更にまた、スタックト・キャパシタ型のDRAMにおい
て、キャパシタ電極を複数のフィン（ひれ）を有する構
造としてその表面積を大とし、１メモリ素子当りの占め
る面積を小とするも、キャパシタの電気容量を充分に得
る構造が提案されている。このようなフィン構造のDRAM
の製法において、複数のフィンの間の絶縁層を除去する
際に、下地層例えば基体（１）または素子分離層（２）
等がダメージを受けることを回避するために、例えばSi
Nより成る絶縁層を設けている。しかしながらこのSiN層
による歪みや応力によって、フィン構造のキャパシタ電
極が折れ易くなり、歩留りの低下及び生産性の低下を来
していた。
て、キャパシタ電極を複数のフィン（ひれ）を有する構
造としてその表面積を大とし、１メモリ素子当りの占め
る面積を小とするも、キャパシタの電気容量を充分に得
る構造が提案されている。このようなフィン構造のDRAM
の製法において、複数のフィンの間の絶縁層を除去する
際に、下地層例えば基体（１）または素子分離層（２）
等がダメージを受けることを回避するために、例えばSi
Nより成る絶縁層を設けている。しかしながらこのSiN層
による歪みや応力によって、フィン構造のキャパシタ電
極が折れ易くなり、歩留りの低下及び生産性の低下を来
していた。
本発明は、上述した問題を解決して、半導体装置の特
性の低下を回避するとともに、上述したような１メモリ
素子当りの面積の縮小化即ち半導体装置の大容量化をは
かり、歩留り及び生産性の向上をはかる。
性の低下を回避するとともに、上述したような１メモリ
素子当りの面積の縮小化即ち半導体装置の大容量化をは
かり、歩留り及び生産性の向上をはかる。
本発明による半導体装置の製法の一例を、第１図Ａ〜
Ｇの工程図に示す。
Ｇの工程図に示す。
本発明は、第１図Ａに示すように、半導体基体（１）
上に、ゲート絶縁層（３）を形成する工程と、第１の多
結晶半導体層によるゲート電極（４）の形成工程と、こ
のゲート電極（４）をマスクとして低濃度ソース／ドレ
イン領域（5A）及び（5B）を形成する工程と、第１図Ｂ
に示すように、ゲート電極（４）の側面に絶縁層より成
る第１のサイドウォール（6S）を形成する工程と、主と
してゲート電極（４）と第１のサイドウォール（6S）と
をマスクとしてソース／ドレイン領域（7A）及び（7B）
を形成する工程と、第１図Ｃに示すように、ゲート電極
（４）と第１のサイドウォール（6S）上に全面的に第１
の絶縁層（８）を形成する工程と、この第１の絶縁層
（８）上に全面的に第２の多結晶半導体層（９）を形成
する工程と、第１図Ｄに示すように、第２の多結晶半導
体層（９）上に全面的に第２の絶縁層（10）を形成する
工程と、第２の絶縁層（10）上に全面的に第３の多結晶
半導体層（11）を形成する工程と、第３の多結晶半導体
層（11）及び第２の絶縁層（10）とに第１のキャパシタ
コンタクト窓（12A）を穿設する工程と、第１のキャパ
シタコンタクト窓（12A）の内周に絶縁層より成る第２
のサイドウォール（12S）を形成する工程と、第１図
（Ｅ）に示すように、この第２のサイドウォールを有す
る第１のキャパシタコンタクト窓（12A）内の第２の多
結晶半導体層（９）とこれの下の第１の絶縁層（８）と
に、第１のキャパシタコンタクト窓（12A）に連通する
第２のキャパシタコンタクト窓（12B）を穿設する工程
と、第１及び第２のキャパシタコンタクト窓（12A）及
び（12B）内を含んで全面的に第４の多結晶半導体層（1
3）を形成する工程と、第１図Ｆに示すように、第４の
多結晶半導体層（13）を所要のパターンにパターニング
する工程と、第２の絶縁層（10）及び第２のサイドウォ
ール（12S）を除去する工程と、第２の多結晶半導体層
（９）を所要のパターンにパターニングして、これとパ
ターニングした第４の多結晶半導体層（13）とより成る
キャパシタ電極層（14）を形成する工程と、第１図Ｇに
示すように、このキャパシタ電極層（14）の表面に誘電
体層（15）を形成する工程と、誘電体層を介して全面的
に第５の多結晶半導体層を形成してこれをパターニング
して対向電極（16）を形成する工程とをとる。
上に、ゲート絶縁層（３）を形成する工程と、第１の多
結晶半導体層によるゲート電極（４）の形成工程と、こ
のゲート電極（４）をマスクとして低濃度ソース／ドレ
イン領域（5A）及び（5B）を形成する工程と、第１図Ｂ
に示すように、ゲート電極（４）の側面に絶縁層より成
る第１のサイドウォール（6S）を形成する工程と、主と
してゲート電極（４）と第１のサイドウォール（6S）と
をマスクとしてソース／ドレイン領域（7A）及び（7B）
を形成する工程と、第１図Ｃに示すように、ゲート電極
（４）と第１のサイドウォール（6S）上に全面的に第１
の絶縁層（８）を形成する工程と、この第１の絶縁層
（８）上に全面的に第２の多結晶半導体層（９）を形成
する工程と、第１図Ｄに示すように、第２の多結晶半導
体層（９）上に全面的に第２の絶縁層（10）を形成する
工程と、第２の絶縁層（10）上に全面的に第３の多結晶
半導体層（11）を形成する工程と、第３の多結晶半導体
層（11）及び第２の絶縁層（10）とに第１のキャパシタ
コンタクト窓（12A）を穿設する工程と、第１のキャパ
シタコンタクト窓（12A）の内周に絶縁層より成る第２
のサイドウォール（12S）を形成する工程と、第１図
（Ｅ）に示すように、この第２のサイドウォールを有す
る第１のキャパシタコンタクト窓（12A）内の第２の多
結晶半導体層（９）とこれの下の第１の絶縁層（８）と
に、第１のキャパシタコンタクト窓（12A）に連通する
第２のキャパシタコンタクト窓（12B）を穿設する工程
と、第１及び第２のキャパシタコンタクト窓（12A）及
び（12B）内を含んで全面的に第４の多結晶半導体層（1
3）を形成する工程と、第１図Ｆに示すように、第４の
多結晶半導体層（13）を所要のパターンにパターニング
する工程と、第２の絶縁層（10）及び第２のサイドウォ
ール（12S）を除去する工程と、第２の多結晶半導体層
（９）を所要のパターンにパターニングして、これとパ
ターニングした第４の多結晶半導体層（13）とより成る
キャパシタ電極層（14）を形成する工程と、第１図Ｇに
示すように、このキャパシタ電極層（14）の表面に誘電
体層（15）を形成する工程と、誘電体層を介して全面的
に第５の多結晶半導体層を形成してこれをパターニング
して対向電極（16）を形成する工程とをとる。
〔作用〕 上述したように、本発明半導体装置の製法によれば、
ゲート電極（４）の側面に形成される第１のサイドウォ
ール（6S）に対してはその形成時に必ずしも開口即ちキ
ャパシタコンタクト窓を穿設するためのオーバー・エッ
チングを必要としないことから、その耐圧性の向上がは
かられると共に、第２のサイドウォール（12S）を形成
してから第２のキャパシタコンタクト窓（12B）の穿設
がなされることから、第１のサイドウォール（6S）は充
分な耐圧を保持することができる。
ゲート電極（４）の側面に形成される第１のサイドウォ
ール（6S）に対してはその形成時に必ずしも開口即ちキ
ャパシタコンタクト窓を穿設するためのオーバー・エッ
チングを必要としないことから、その耐圧性の向上がは
かられると共に、第２のサイドウォール（12S）を形成
してから第２のキャパシタコンタクト窓（12B）の穿設
がなされることから、第１のサイドウォール（6S）は充
分な耐圧を保持することができる。
更に、キャパシタ電極（14）と第１のソース／ドレイ
ン領域（7A）とのコンタクト窓（12B）は、第１のサイ
ドウォール（6S）上に設けられる第２のサイドウォール
（12S）をマスクとして、いわゆるSAC法によって形成さ
れるため、例えばフォトリソグラフィ技術の限界以下の
間隔をもってコンタクト窓を形成することができ、これ
によって１メモリ素子の面積を縮小化することができ、
半導体装置の大容量化をはかることができる。
ン領域（7A）とのコンタクト窓（12B）は、第１のサイ
ドウォール（6S）上に設けられる第２のサイドウォール
（12S）をマスクとして、いわゆるSAC法によって形成さ
れるため、例えばフォトリソグラフィ技術の限界以下の
間隔をもってコンタクト窓を形成することができ、これ
によって１メモリ素子の面積を縮小化することができ、
半導体装置の大容量化をはかることができる。
更にこのキャパシタコンタクト窓（12S）の形成に当
ってオーバー・エッチングを行っても第１のサイドウォ
ール（6S）は第２のサイドウォール（12S）によって保
護されているので、その耐圧特性が低下することなく、
前述したベリッド・コンタクト法による場合の特徴をも
兼備して成る。
ってオーバー・エッチングを行っても第１のサイドウォ
ール（6S）は第２のサイドウォール（12S）によって保
護されているので、その耐圧特性が低下することなく、
前述したベリッド・コンタクト法による場合の特徴をも
兼備して成る。
更にまた上述の本発明製法によれば、キャパシタ電極
（14）は第２及び第４の多結晶半導体層（９）及び（1
3）による複数のフィン構造をとるため、１メモリ素子
当りのキャパシタの電気容量の増大化をはかることがで
きる。
（14）は第２及び第４の多結晶半導体層（９）及び（1
3）による複数のフィン構造をとるため、１メモリ素子
当りのキャパシタの電気容量の増大化をはかることがで
きる。
またこのようなフィン構造のキャパシタ電極（14）を
形成するに当って、第２の絶縁層（10）及び第２のサイ
ドウォール（12S）を除去する際に、第２の多結晶半導
体層（９）が下地層や基体（１）を全面的に覆っている
ため、下地層即ち第１の絶縁層（８）、素子分離層
（２）等をSiN等の他の絶縁層によって保護する必要が
ない。このため、このような絶縁層によって生じていた
応力等による影響を受けることがなく、安定したキャパ
シタ電極を形成することができ、生産性の向上をはかる
ことができる。
形成するに当って、第２の絶縁層（10）及び第２のサイ
ドウォール（12S）を除去する際に、第２の多結晶半導
体層（９）が下地層や基体（１）を全面的に覆っている
ため、下地層即ち第１の絶縁層（８）、素子分離層
（２）等をSiN等の他の絶縁層によって保護する必要が
ない。このため、このような絶縁層によって生じていた
応力等による影響を受けることがなく、安定したキャパ
シタ電極を形成することができ、生産性の向上をはかる
ことができる。
以下第１図Ａ〜Ｇの製造工程図を参照して、本発明に
よる半導体装置特にDRAMの製法の一例を詳細に説明す
る。
よる半導体装置特にDRAMの製法の一例を詳細に説明す
る。
この例においては、第１図Ａに示すように、例えばSi
単結晶より成る基体（１）の第１導電型例えばｐ型の基
体領域上に、対のメモリセルを構成する第２導電型例え
ばｎチャンネルMOSの一方のソース／ドレイン領域を共
通に形成した場合を示す。（２）は例えば熱酸化によっ
て形成したSiO2より成り、各メモリセル間を分離する素
子分離層いわゆるLOCOS、（３）は同様に例えば熱酸化
によって形成した薄膜SiO2より成るゲート絶縁層、
（４）は例えば低比抵抗多結晶Si層を所要のパターンに
パターニングして形成したゲート電極で、このゲート電
極（４）をマスクとして、ｎ型不純物例えばAsをイオン
注入して第１及び第２の低濃度ソース／ドレイン領域
（5A）及び（5B）を形成する。
単結晶より成る基体（１）の第１導電型例えばｐ型の基
体領域上に、対のメモリセルを構成する第２導電型例え
ばｎチャンネルMOSの一方のソース／ドレイン領域を共
通に形成した場合を示す。（２）は例えば熱酸化によっ
て形成したSiO2より成り、各メモリセル間を分離する素
子分離層いわゆるLOCOS、（３）は同様に例えば熱酸化
によって形成した薄膜SiO2より成るゲート絶縁層、
（４）は例えば低比抵抗多結晶Si層を所要のパターンに
パターニングして形成したゲート電極で、このゲート電
極（４）をマスクとして、ｎ型不純物例えばAsをイオン
注入して第１及び第２の低濃度ソース／ドレイン領域
（5A）及び（5B）を形成する。
次に第１図Ｂに示すように、ゲート電極（４）上を覆
って全面的に例えばSiO2より成る厚い絶縁層をCVD法等
により形成した後、RIE等の異方性エッチングを行って
ゲート電極（４）の側面に第１のサイドウォール（6S）
を形成する。この場合各ソース／ドレイン領域（5A）及
び（5B）上に多少の絶縁層が残存してもよいことから、
第１のサイドウォール（6S）の形成には、オーバー・エ
ッチングを必要としない。そしてこの第１のサイドウォ
ール（6S）、ゲート電極（４）及び素子分離層（２）を
マスクとしてｎ型不純物例えばＰをイオン注入して第１
及び第２のソース／ドレイン領域（7A）及び（7B）を形
成する。
って全面的に例えばSiO2より成る厚い絶縁層をCVD法等
により形成した後、RIE等の異方性エッチングを行って
ゲート電極（４）の側面に第１のサイドウォール（6S）
を形成する。この場合各ソース／ドレイン領域（5A）及
び（5B）上に多少の絶縁層が残存してもよいことから、
第１のサイドウォール（6S）の形成には、オーバー・エ
ッチングを必要としない。そしてこの第１のサイドウォ
ール（6S）、ゲート電極（４）及び素子分離層（２）を
マスクとしてｎ型不純物例えばＰをイオン注入して第１
及び第２のソース／ドレイン領域（7A）及び（7B）を形
成する。
第１図Ｃに示すように、全面的に例えばSiO2薄膜より
成る第１の絶縁層（８）を例えばTEOS（テトラエチル・
オルソシリケート）による緻密性に優れたSiO2層として
形成した後、全面的に例えば低比抵抗多結晶Si層より成
る第２の多結晶半導体層（９）を被着する。
成る第１の絶縁層（８）を例えばTEOS（テトラエチル・
オルソシリケート）による緻密性に優れたSiO2層として
形成した後、全面的に例えば低比抵抗多結晶Si層より成
る第２の多結晶半導体層（９）を被着する。
次に第１図Ｄに示すように、この第２の多結晶半導体
層（９）上に全面的にSiO2等より成る第２の絶縁層（1
0）を形成し、更に例えば低比抵抗多結晶Si層より成る
第３の多結晶半導体層（11）を形成した後、例えばフォ
トリソグラフィの適用によって、この第２の絶縁層（1
0）及び第３の多結晶半導体層（11）を所要のパターン
にパターニングして第１のキャパシタコンタクト窓（12
A）を形成する。そして第１のキャパシタコンタクト窓
（12A）内に絶縁層例えばSiO2より成る第２のサイドウ
ォール（12S）を形成する。この第２のサイドウォール
（12S）は、例えば第１のキャパシタコンタクト窓（12
A）内を含んで全面的にSiO2層をCVD法等により被着した
後、第３の多結晶半導体層（11）の表面が露出するまで
RIE等の異方性エッチングを行って形成する。
層（９）上に全面的にSiO2等より成る第２の絶縁層（1
0）を形成し、更に例えば低比抵抗多結晶Si層より成る
第３の多結晶半導体層（11）を形成した後、例えばフォ
トリソグラフィの適用によって、この第２の絶縁層（1
0）及び第３の多結晶半導体層（11）を所要のパターン
にパターニングして第１のキャパシタコンタクト窓（12
A）を形成する。そして第１のキャパシタコンタクト窓
（12A）内に絶縁層例えばSiO2より成る第２のサイドウ
ォール（12S）を形成する。この第２のサイドウォール
（12S）は、例えば第１のキャパシタコンタクト窓（12
A）内を含んで全面的にSiO2層をCVD法等により被着した
後、第３の多結晶半導体層（11）の表面が露出するまで
RIE等の異方性エッチングを行って形成する。
そして第１図Ｅに示すように、この第２のサイドウォ
ール（12S）をマスクとして例えばRIE等の異方性エッチ
ングを行って、第１のキャパシタコンタクト窓（12A）
内の第２の多結晶半導体層（９）を除去した後、続いて
第１の絶縁層（８）に対するライトエッチングを行っ
て、第２のキャパシタコンタクト窓（12B）を穿設す
る。このエッチングによって第３の多結晶半導体層（1
1）は除去される。そしてこの第２のキャパシタコンタ
クト窓（12B）内を含んで全面的に低比抵抗多結晶Si等
より成る第４の多結晶半導体層（13）を被着する。
ール（12S）をマスクとして例えばRIE等の異方性エッチ
ングを行って、第１のキャパシタコンタクト窓（12A）
内の第２の多結晶半導体層（９）を除去した後、続いて
第１の絶縁層（８）に対するライトエッチングを行っ
て、第２のキャパシタコンタクト窓（12B）を穿設す
る。このエッチングによって第３の多結晶半導体層（1
1）は除去される。そしてこの第２のキャパシタコンタ
クト窓（12B）内を含んで全面的に低比抵抗多結晶Si等
より成る第４の多結晶半導体層（13）を被着する。
このとき、第２のキャパシタコンタクト窓（12B）
は、その幅ｌが第１のサイドウォール（6S）の幅より小
となるように設計する。
は、その幅ｌが第１のサイドウォール（6S）の幅より小
となるように設計する。
そして第１図Ｆに示すように、第４の多結晶半導体層
（13）をフォトリソグラフィの適用によって所要のパタ
ーンにパターニングし、更に第２の絶縁層（10）及び第
２のサイドウォール（12S）を等方性エッチングにより
除去した後、第２の多結晶半導体層（９）を第４の多結
晶半導体層（13）と同様のパターンをもってパターニン
グして、第４の多結晶半導体層（13）と第２の多結晶半
導体層（10）とより成る、いわゆる２重フィン構造のキ
ャパシタ電極（14）を形成する。
（13）をフォトリソグラフィの適用によって所要のパタ
ーンにパターニングし、更に第２の絶縁層（10）及び第
２のサイドウォール（12S）を等方性エッチングにより
除去した後、第２の多結晶半導体層（９）を第４の多結
晶半導体層（13）と同様のパターンをもってパターニン
グして、第４の多結晶半導体層（13）と第２の多結晶半
導体層（10）とより成る、いわゆる２重フィン構造のキ
ャパシタ電極（14）を形成する。
次に第１図Ｇに示すように、例えばSiN−SiO2より成
る誘電体層（15）を全面的に被着した後、低比抵抗多結
晶Si層よりなる第５の多結晶半導体層（16A）を全面的
に被着した後これを所要のパターンにパターニングして
対向電極（16）を形成する。そして全面的に例えばAsド
ープの低融点ガラスより成る絶縁層（17）を被着形成し
た後、第２のソース／ドレイン領域（7B）上にビット線
を接続するビットコンタクト窓（18）をRIE等の異方性
エッチングにより穿設する。更に絶縁層（17）に対する
低温溶融化を行ってそのビットコンタクト窓（18）の角
部をなだらかにした後、スパッタ等によりビットコンタ
クト窓（18）内を埋め込むようにAl等より成る配線層
（19）を形成して、半導体装置（30）を得る。
る誘電体層（15）を全面的に被着した後、低比抵抗多結
晶Si層よりなる第５の多結晶半導体層（16A）を全面的
に被着した後これを所要のパターンにパターニングして
対向電極（16）を形成する。そして全面的に例えばAsド
ープの低融点ガラスより成る絶縁層（17）を被着形成し
た後、第２のソース／ドレイン領域（7B）上にビット線
を接続するビットコンタクト窓（18）をRIE等の異方性
エッチングにより穿設する。更に絶縁層（17）に対する
低温溶融化を行ってそのビットコンタクト窓（18）の角
部をなだらかにした後、スパッタ等によりビットコンタ
クト窓（18）内を埋め込むようにAl等より成る配線層
（19）を形成して、半導体装置（30）を得る。
このようにして形成した半導体装置（30）は、第１の
サイドウォール（6S）がRIEによるオーバー・エッチン
グを受けないため、充分な耐圧を有するMOSを構成する
ことができる。
サイドウォール（6S）がRIEによるオーバー・エッチン
グを受けないため、充分な耐圧を有するMOSを構成する
ことができる。
また第２のキャパシタコンタクト窓（12B）をSAC法に
よって穿設することできるため、第１図Ｇに示すよう
に、第２のキャパシタコンタクト窓（12B）の幅ｌを約
0.2μｍとすることができ、従来の例えばフォトリソグ
ラフィの適用によりコンタクト窓を形成した場合の0.6
μｍに比して、格段に小とすることができ、従って、１
メモリ素子当りの面積の縮小化をはかることができる。
よって穿設することできるため、第１図Ｇに示すよう
に、第２のキャパシタコンタクト窓（12B）の幅ｌを約
0.2μｍとすることができ、従来の例えばフォトリソグ
ラフィの適用によりコンタクト窓を形成した場合の0.6
μｍに比して、格段に小とすることができ、従って、１
メモリ素子当りの面積の縮小化をはかることができる。
また、本発明による場合は上述したように、フィン構
造のキャパシタ電極（14）を得ることができ、１メモリ
素子当たりの面積を小としても、充分電気容量を保持す
ることができる。
造のキャパシタ電極（14）を得ることができ、１メモリ
素子当たりの面積を小としても、充分電気容量を保持す
ることができる。
更に、このキャパシタ電極層（14）の上部のフィンを
形成した後、これを下の第２の絶縁層（10）及び第２の
サイドウォール（12S）をエッチング除去する際のエッ
チング・ストッパーは、第２の多結晶半導体層（19）と
なる。このため、下地層の例えば基体や素子分離層
（２）等が歪みを受けることなくフィン構造のキャパシ
タ電極（14）を形成することができる。
形成した後、これを下の第２の絶縁層（10）及び第２の
サイドウォール（12S）をエッチング除去する際のエッ
チング・ストッパーは、第２の多結晶半導体層（19）と
なる。このため、下地層の例えば基体や素子分離層
（２）等が歪みを受けることなくフィン構造のキャパシ
タ電極（14）を形成することができる。
上述したように、本発明半導体装置の製法によれば、
ゲート電極（４）の側面に形成される第１のサイドウォ
ール（6S）に対してはその形成時にオーバー・エッチン
グを必要としないことから、その耐圧性の向上がはから
れると共に、第２のサイドウォール（12S）を形成して
から第２のキャパシタコンタクト窓（12B）の穿設がな
されることから、第１のサイドウォール（6S）は充分な
耐圧を保持することができる。
ゲート電極（４）の側面に形成される第１のサイドウォ
ール（6S）に対してはその形成時にオーバー・エッチン
グを必要としないことから、その耐圧性の向上がはから
れると共に、第２のサイドウォール（12S）を形成して
から第２のキャパシタコンタクト窓（12B）の穿設がな
されることから、第１のサイドウォール（6S）は充分な
耐圧を保持することができる。
更に、キャパシタ電極（14）と第１のソース／ドレイ
ン領域（7A）とのコンタクト窓（12B）は、いわゆるSAC
法によって形成されるため、例えばフォトリソグラフィ
技術の限界以下の間隔をもってコンタクト窓を形成する
ことができ、これによって１メモリ素子の面積を縮小化
することができ、半導体装置の大容量化をはかることが
できる。
ン領域（7A）とのコンタクト窓（12B）は、いわゆるSAC
法によって形成されるため、例えばフォトリソグラフィ
技術の限界以下の間隔をもってコンタクト窓を形成する
ことができ、これによって１メモリ素子の面積を縮小化
することができ、半導体装置の大容量化をはかることが
できる。
更にこのキャパシタコンタクト窓（12S）の形成に当
ってオーバー・エッチングを行っても第１のサイドウォ
ール（6S）は第２のサイドウォール（12S）によって保
護されているので、その耐圧特性が低下することなく、
前述したベリッド・コンタクト法による場合の特徴をも
兼備して成る。
ってオーバー・エッチングを行っても第１のサイドウォ
ール（6S）は第２のサイドウォール（12S）によって保
護されているので、その耐圧特性が低下することなく、
前述したベリッド・コンタクト法による場合の特徴をも
兼備して成る。
また更に、第２の絶縁層（10）及び第２のサイドウォ
ール（12S）を除去する際に、第２の多結晶半導体層
（９）が下地層や基体を全面的に覆っているため、下地
層即ち第１の絶縁層（８）、素子分離層（２）等が応力
等による影響を受けることがなく、フィン構造のキャパ
シタ電極を安定して形成することができるため、フィン
構造によって１メモリ素子当たりの電気容量を充分に保
持すると共に、生産性の向上をはかることができる。
ール（12S）を除去する際に、第２の多結晶半導体層
（９）が下地層や基体を全面的に覆っているため、下地
層即ち第１の絶縁層（８）、素子分離層（２）等が応力
等による影響を受けることがなく、フィン構造のキャパ
シタ電極を安定して形成することができるため、フィン
構造によって１メモリ素子当たりの電気容量を充分に保
持すると共に、生産性の向上をはかることができる。
第１図Ａ〜Ｇは本発明による半導体装置の製法を示す製
造工程図、第２図Ａ〜Ｇは従来の半導体装置の製法を示
す製造工程図である。 （１）は基体、（２）は素子分離層、（３）はゲート絶
縁層、（４）はゲート電極、（5A）及び（5B）は第１及
び第２の低濃度ソース／ドレイン領域、（6S）は第１の
サイドウォール、（7A）及び（7B）は第１及び第２のソ
ース／ドレイン領域、（８）は第１の絶縁層、（９）は
第２の多結晶半導体層、（10）は第２の絶縁層、（11）
は第３の多結晶半導体層、（12A）は第１のキャパシタ
コンタクト窓、（12S）は第２のサイドウォール、（12
B）は第２のキャパシタコンタクト窓、（13）は第４の
多結晶半導体層、（14）はキャパシタ電極層、（15）は
誘電体層、（16）は対向電極、（17）は絶縁層、（18）
はビットコンタクト窓、（19）は配線層、（35A）は絶
縁層、（35B）は絶縁層、（35C）及び（35D）は開口、
（35S）はサイドウォール、（30）は半導体装置であ
る。
造工程図、第２図Ａ〜Ｇは従来の半導体装置の製法を示
す製造工程図である。 （１）は基体、（２）は素子分離層、（３）はゲート絶
縁層、（４）はゲート電極、（5A）及び（5B）は第１及
び第２の低濃度ソース／ドレイン領域、（6S）は第１の
サイドウォール、（7A）及び（7B）は第１及び第２のソ
ース／ドレイン領域、（８）は第１の絶縁層、（９）は
第２の多結晶半導体層、（10）は第２の絶縁層、（11）
は第３の多結晶半導体層、（12A）は第１のキャパシタ
コンタクト窓、（12S）は第２のサイドウォール、（12
B）は第２のキャパシタコンタクト窓、（13）は第４の
多結晶半導体層、（14）はキャパシタ電極層、（15）は
誘電体層、（16）は対向電極、（17）は絶縁層、（18）
はビットコンタクト窓、（19）は配線層、（35A）は絶
縁層、（35B）は絶縁層、（35C）及び（35D）は開口、
（35S）はサイドウォール、（30）は半導体装置であ
る。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108,21/8242 H01L 27/04,21/822
Claims (1)
- 【請求項１】半導体基体上に、 ゲート絶縁層を形成する工程と、 第１の多結晶半導体層によるゲート電極形成工程と、 該ゲート電極をマスクとして低濃度ソース／ドレイン領
域を形成する工程と、 該ゲート電極の側面に絶縁層より成る第１のサイドウォ
ールを形成する工程と、 上記ゲート電極と上記第１のサイドウォールとをマスク
としてソース／ドレイン領域を形成する工程と、 該ゲート電極と上記第１のサイドウォール上に全面的に
第１の絶縁層を形成する工程と、 該第１の絶縁層上に全面的に第２の多結晶半導体層を形
成する工程と、 該第２の多結晶半導体層上に全面的に第２の絶縁層を形
成する工程と、 該第２の絶縁層上に全面的に第３の多結晶半導体層を形
成する工程と、 該第３の多結晶半導体層及び第２の絶縁層とに第１のキ
ャパシタコンタクト窓を穿設する工程と、 該第１のキャパシタコンタクト窓の内周に絶縁層より成
る第２のサイドウォールを形成する工程と、 該第２のサイドウォールを有する第１のキャパシタコン
タクト窓内の第２の多結晶半導体層とこれの下の第１の
絶縁層とに、上記第１のキャパシタコンタクト窓に連通
する第２のキャパシタコンタクト窓を穿設する工程と、 該第１及び第２のキャパシタコンタクト窓内に含んで全
面的に第４の多結晶半導体層を形成する工程と、 該第４の多結晶半導体層を所要のパターンにパターニン
グする工程と、 上記第２の絶縁層及び第２のサイドウォールを除去する
工程と、 該第２の多結晶半導体層を所要のパターンにパターニン
グして、これと上記パターニングした第４の多結晶半導
体層とより成るキャパシタ電極層を形成する工程と、 該キャパシタ電極層の表面に誘電体層を形成する工程
と、 該誘電体層を介して全面的に第５の多結晶半導体層を形
成してこれをパターニングして対向電極を形成する工程
と をとることを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182071A JP2890716B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182071A JP2890716B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0469968A JPH0469968A (ja) | 1992-03-05 |
| JP2890716B2 true JP2890716B2 (ja) | 1999-05-17 |
Family
ID=16111844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2182071A Expired - Lifetime JP2890716B2 (ja) | 1990-07-10 | 1990-07-10 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2890716B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3384714B2 (ja) | 1997-07-16 | 2003-03-10 | 富士通株式会社 | 半導体装置およびその製造方法 |
-
1990
- 1990-07-10 JP JP2182071A patent/JP2890716B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0469968A (ja) | 1992-03-05 |
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