JP2001185704A - Ｄｒａｍセルアレイおよびその製造方法 - Google Patents

Ｄｒａｍセルアレイおよびその製造方法

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JP2001185704A
JP2001185704A JP2000345674A JP2000345674A JP2001185704A JP 2001185704 A JP2001185704 A JP 2001185704A JP 2000345674 A JP2000345674 A JP 2000345674A JP 2000345674 A JP2000345674 A JP 2000345674A JP 2001185704 A JP2001185704 A JP 2001185704A
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Till Schloesser
シュレッサー ティル
Franz Hoffmann
ホフマン フランツ
Josef Dr Willer
ヴィラー ヨーゼフ
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Abstract

(57)【要約】 【課題】 メモリセルがそれぞれ１つのトランジスタと
１つのキャパシタを有している、さらなるＤＲＡＭセル
アレイを提供すること。 【解決手段】 基板に第２の凹部が設けられており、該
第２の凹部は第１の凹部から間隔をあけられており、ト
ランジスタのゲート電極が、前記第２の凹部内で少なく
とも該第２の凹部の側面に配置され、少なくとも第１の
側面に接しているゲート誘電体によって基板から分離さ
れており、トランジスタの上方のソース/ドレイン領域
が、基板内で第２の凹部に接しかつ第１の凹部の側面の
コンタクト領域におけるメモリノードに接するように配
置され、トランジスタの下方のソース/ドレイン領域
が、基板内で前記上方のソース/ドレイン領域よりも深
く配置されかつ第２の凹部に接するように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭセルアレ
イ、すなわちダイナミックランダムアクセスの伴うメモ
リセルアレイとその製造方法に関している。
【０００２】
【従来の技術】ＤＲＡＭセルアレイのメモリセルとして
今日ではほとんど専らいわゆる１トランジスタ−メモリ
セルが用いられている。このセルは１個のトランジスタ
と１個のキャパシタを有している。メモリセルの情報
は、キャパシタの電荷の形で蓄えられている。このキャ
パシタはトランジスタと接続されており、それによって
ワード線を介したトランジスタの制御のもとでキャパシ
タの電荷がビット線を介して読出し可能となる。
【０００３】そのようなＤＲＡＭセルアレイは、例えば
ヨーロッパ特許出願 EP 0 852 396A2 明細書に開示され
ている。キャパシタのメモリノードは、基板凹部の下方
領域に配置されている。このメモリノード上にはゲート
誘電体により絶縁された縦形トランジスタのゲート電極
が凹部に配置されている。メモリノードは、ゲート電極
の領域内の空間上までキャパシタ誘電体によって基板か
ら分離されている。メモリノードが直接基板に接してい
る領域には、トランジスタの下方のソース/ドレイン領
域が配置されている。トランジスタの上方のソース/ド
レイン領域は、下方のソース/ドレイン領域の上に配置
され、基板の表面と凹部に接している。上方のソース/
ドレイン領域はビット線と接続される。
【０００４】
【発明が解決しようとする課題】本発明の課題は、メモ
リセルがそれぞれ１つのトランジスタと１つのキャパシ
タを有している、さらなるＤＲＡＭセルアレイを提供す
ることであり、さらにそのようなＤＲＡＭセルアレイを
製造するための方法を提供することである。
【０００５】
【課題を解決するための手段】前記課題は本発明によ
り、基板に第２の凹部が設けられており、該第２の凹部
は第１の凹部から間隔をあけられており、トランジスタ
のゲート電極が、前記第２の凹部内で少なくとも該第２
の凹部の側面に配置され、少なくとも第１の側面に接し
ているゲート誘電体によって基板から分離されており、
トランジスタの上方のソース/ドレイン領域が、基板内
で第２の凹部に接しかつ第１の凹部の側面のコンタクト
領域におけるメモリノードに接するように配置され、ト
ランジスタの下方のソース/ドレイン領域が、基板内で
前記上方のソース/ドレイン領域よりも深く配置されか
つ第２の凹部に接する構成によって解決される。
【０００６】また前記課題は本発明により、前記第１の
凹部から間隔をあけて第２の凹部を形成し、トランジス
タのゲート電極を、少なくとも前記第２の凹部内で該第
２の凹部の第１の側面に形成し、少なくとも該第１の側
面に接するように形成されるゲート誘電体によって基板
から分離させ、トランジスタの上方のソース/ドレイン
領域を、前記第２の凹部に接しかつ第１の凹部側面のコ
ンタクト領域におけるメモリノードに接するように形成
し、トランジスタの下方のソース/ドレイン領域を、基
板内で前記上方のソース/ドレイン領域よりも深い位置
でかつ第２の凹部に接するようにして解決される。
【０００７】
【発明の実施の形態】第１の凹部の側面のコンタクト領
域は、トランジスタの下方のソース/ドレイン領域より
も高い位置にある（この場合メモリノードが上方のソー
ス/ドレイン領域に直接接する）。
【０００８】キャパシタ（メモリノード）とトランジス
タ（ゲート電極）に対しては、種々異なる凹部が設けら
れるので、ゲート誘電体を形成する第２の凹部の第１の
側面は、第１の凹部の形成のためのプロセスステップに
煩わされずに済む。このことは、トランジスタのゲート
誘電体を形成する面の品質が一般的にトランジスタの電
気特性への多大な影響を有しているので有利となる。こ
の面は有利には特に綿密に形成され、それによってトラ
ンジスタはより良好な電気特性を有するようになる。
【０００９】２つの異なる凹部の配設は、さらに次のよ
うな利点を提供する。すなわちゲート誘電体の形成され
る面の幾何学形態が、キャパシタ誘電体の形成される面
の幾何学形態に依存しなくなる。ゲート誘電体を形成す
る面も有利には平坦になる。それによりこの面は基板の
結晶格子に関する所定の配向を有し、それによってゲー
ト誘電体を均質に成長させることが可能となる。それに
対してキャパシタ誘電体が形成される面は有利には湾曲
され、そのためコンデンサ誘電体は、フィールドの歪み
による漏れ電流を引き起こしかねないエッジを持たなく
なる。従ってトランジスタとしてもキャパシタとしても
非常に良好な電気特性を有するものとなる。
【００１０】第２の凹部の第１の側面は有利には平坦で
ある。第１の凹部の水平方向での断面は、例えば円形も
しくは楕円形である。
【００１１】キャパシタの容量を高めるために有利に
は、第１の凹部が第２の凹部よりも深くされる。
【００１２】ゲート電極は、ワード線と接続される。
【００１３】第１の凹部に接している基板の部分は、キ
ャパシタのキャパシタ電極として作用する。
【００１４】例えばトランジスタの下方のソース/ドレ
イン領域は、ワード線を横切って延在するビット線と接
続されている。代替的にキャパシタ電極もビット線と接
続される。
【００１５】ゲート電極によるトランジスタの良好な制
御のために有利には、下方のソース/ドレイン領域が少
なくとも部分的に第２の凹部の第１の側縁に接する。
【００１６】第２の凹部の第１の側面は、第１の凹部と
は反対側に向けられてもよい。この場合は第１の側面
が、第２の凹部の残りの側面に比べて、第１の凹部まで
の最大の間隔を有するようになる。例えば上方のソース
/ドレイン領域が第２の凹部を囲繞するならば、それは
第１の凹部にも第２の凹部の第１の側面にも接すること
ができる。
【００１７】ＤＲＡＭセルアレイのパッキング密度を高
めるために有利には、第２の凹部の第１の側面が第１の
凹部に向き、第１の凹部の側面は第２の凹部に向く。こ
の場合トランジスタのチャネル領域は、トランジスタの
トリガのもとで電流を通流し、第１の凹部と第２の凹部
の間に配設される。パッキング密度を高めるために有利
には、上方のソース/ドレイン領域が第１の凹部と第２
の凹部の間に配設される。
【００１８】プロセスの単純化のために上方のソース/
ドレイン領域が第１の凹部と第２の凹部の出発点である
基板の表面に接する。この場合上方のソース/ドレイン
領域は、注入によってもしくは同位置のドーピング層の
エピタキシーによって形成される。この注入は、第１の
凹部および/または第２の凹部の形成前でも形成後でも
実施可能である。
【００１９】代替的に上方のソース/ドレイン領域は基
板表面の下方に配設される。
【００２０】下方のソース/ドレイン領域の少なくとも
一部は、第２の凹部の下方に配置されてもよく、第２の
凹部の底部に接する。プロセスの単純化のために有利に
は下方のソース/ドレイン領域の大半が第２の凹部の下
方に配置され、第２の凹部の底部に接する。この場合、
下方のソース/ドレイン領域は注入により第２の凹部の
形成後に自動調整され、第２の凹部の底部に形成され
る。上方のソース/ドレイン領域と下方のソース/ドレイ
ン領域は同時に注入によって第２の凹部の形成後に形成
されてもよい。代替的に下方のソース/ドレイン領域は
基板内に埋め込まれたドーピング層から形成される。
【００２１】下方のソース/ドレイン領域は基板内に埋
込まれたビット線路の部分であってもよい。
【００２２】有利には第２の凹部内にビット線路コンタ
クトが配設され、これは第２の凹部の底部における下方
のソース/ドレイン領域まで達し、トランジスタのゲー
ト電極から絶縁される。ビット線路コンタクトは、該コ
ンタクトの上方に配置されているビット線路と接続され
る。
【００２３】パッキング密度を高めるために、メモリノ
ードは有利には第１の凹部の側面のコンタクト領域にお
いてのみ基板に接する。この場合メモリノードは、第１
の凹部のさらなる側面の領域においては直接基板に接し
ていないので、隣接するメモリセルとメモリノードの間
隔は、メモリノードとメモリセルの間で漏れ電流を生じ
させることなく、比較的狭くできる。
【００２４】本発明の枠内では、各メモリセルが固有の
第１の凹部と第２の凹部を含んでいる構成も含まれる。
【００２５】パッキング密度を高めるために、有利には
第２の凹部がそれぞれ２つのセルに分割される。そのよ
うなＤＲＡＭセルアレイは、以下のように構成され得
る。
【００２６】第２の凹部が第１のメモリセルと第２のメ
モリセルに対応付けられ、第１のメモリセルのトランジ
スタのゲート電極は、第２の凹部の第１の側面に配設さ
れており、第２のメモリセルのトランジスタのゲート電
極は、第２の凹部の第１の側面に対向する、第２の凹部
の第２の側面に配設されており、さらに少なくとも第２
の凹部の第２の側面にも接するゲート誘電体によって基
板から分離されており、第２のメモリセルのトランジス
タのゲート電極は、第１のメモリセルのトランジスタの
ゲート電極から分離されており、前記第２の凹部は、第
１のメモリセルの第１の凹部と第２のメモリセルの第１
の凹部の間に配設されており、前記第１のメモリセルの
トランジスタの下方のソース/ドレイン領域は、第２の
メモリセルのトランジスタの下方のソース/ドレイン領
域と一致している。
【００２７】そのようなＤＲＡＭセルアレイのもとで
は、ビット線路コンタクトが、第１のメモリセルのトラ
ンジスタのゲート電極と第２のメモリセルのトランジス
タのゲート電極の間に設けられてもよく、また第１のメ
モリセルのトランジスタのゲート電極と第２のメモリセ
ルのトランジスタのゲート電極から絶縁されていてもよ
い。
【００２８】第１のメモリセルないしは第２のメモリセ
ルおよびそれに隣接するメモリセルの間で漏れ電流を回
避するために有利には、絶縁材で充填されるアイソレー
ショントレンチが設けられており、該アイソレーション
トレンチは、第１のメモリセルの第１の凹部の少なくと
も一部と、第２のメモリセルの第１の凹部の少なくとも
一部を側方から取り囲む。
【００２９】プロセスの簡単化のために第２の凹部は、
アイソレーショントレンチの一方の部分とこれに対向す
る側のアイソレーショントレンチのもう一方の部分に接
するようにしてもよい。この場合はＤＲＡＭメモリセル
が以下のように形成される。
【００３０】絶縁材で充たされるアイソレーショントレ
ンチを形成して基板の１つの領域を側方か取り囲むよう
にする。第２の凹部の形成のために、基板の領域を横断
する帯状部分は覆っていないマスクを用いて、基板の絶
縁材に対して選択的異方性エッチングが施される。第２
の凹部は２つの端部によって自動調整されてアイソレー
ショントレンチ接し、基板の領域を２つの半部に分割す
る。第１のメモリセルと第２のメモリセルのトランジス
タの上方のソース/ドレイン領域はセルフアライメント
されて相互に分離されるように形成される。なぜならこ
の２つの半部が第２の凹部と絶縁材によって相互に分離
されるからである。相互に分離された上方のソース/ド
レイン領域の形成は、マスキングなしの注入で十分であ
る。
【００３１】漏れ電流の低減のために、アイソレーショ
ントレンチは有利には、基板内を第１のメモリセルのト
ランジスタの下方のソース/ドレイン領域よりも深く進
入する。
【００３２】アイソレーショントレンチは次のように形
成されてもよい。すなわちこのアイソレーショントレン
チに基づいてメモリノードが第１の凹部の側面のコンタ
クト領域においてのみ基板に接するように形成されても
よい。それに対しては第１の凹部がアイソレーショント
レンチの形成前に形成される。キャパシタ誘電体は、次
のように形成される。すなわち第１の凹部の底部と第１
の凹部の縁部が基板表面の下方で第１の深さまで覆われ
るように形成される。キャパシタ誘電体の形成の後で
は、メモリノードが次のように形成される。すなわちそ
れが第１の凹部を少なくとも基板の表面まで充たすよう
に形成される。引続きアイソレーショントレンチは、次
のように形成される。すなわちそれがメモリノード内に
第１の深さよりも深く進入し、メモリノードが第１の凹
部の側面のコンタクト領域においてのみ基板に接するよ
うに第１の凹部と重なるように形成される。
【００３３】代替的にメモリノードは、第１の凹部の他
の側面の領域においても基板に接する。
【００３４】またＤＲＡＭメモリセルは、以下のように
形成されてもよい。すなわち、第１のメモリセルと第２
のメモリセルで１つの対を形成し、この対に類似して構
成される複数の対を形成し、前記複数の対は列を形成し
ており、前記列の１つに沿ってそれぞれ延在するビット
線を形成し、前記複数の対は、１つの列の複数の対の第
１の凹部と第２の凹部が列に沿って相互に配列されるよ
うに配置されており、前記列に対して横方向にワード線
を形成し、相互に隣接するワード線が相互に同じ間隔を
有するように、ワード線を形成し、前記複数の対を、ワ
ード線がそれぞれ交互に第１の凹部を覆い第２の凹部に
重畳するように配列し、メモリセルのトランジスタのゲ
ート電極を、ワード線の部分として形成する。
【００３５】
【実施例】次に本発明を図面に基づき以下の明細書で詳
細に説明する。
【００３６】当該実施例ではその出発材料として単結晶
シリコンからなる基板１が用いられており、この基板
は、その上側表面に接するようにｐ形ドーピング層Ｐを
有している。このｐ形ドーピング層Ｐは、約２*１０17
ｃｍ-3のドーピング濃度を有している。残りの基板１
は、ｎ形ドーピング層であり、これは約１０19ｃｍ-3の
ドーピング濃度を有している。
【００３７】窒化珪素からなるマスク（図示せず）を用
いたエッチングによって基板１中には約６μｍの深さの
第１の凹部Ｖ１が形成される（図１参照）。この第１の
凹部Ｖ１は、水平方向で見て円形の断面を有し、その直
径は約１５０ｎｍである。この第１の凹部Ｖ１は列を形
成しており、これはｙ軸Ｙに沿って延在する。ｙ軸Ｙ
は、基板１の表面に存在する。それに沿って相互に隣接
している第１の凹部Ｖ１の列は、互いに約４５０ｎｍの
間隔を有している。これらの相互に隣接する列は、入れ
替わりにずらされて配置されており、それによってｘ軸
Ｘに対して並行に延在する第１の凹部の列が形成され
る。このｘ軸Ｘも基板１の表面にあり、前記ｙ軸Ｙに対
して直角に延在する。相互に隣接している第１の凹部Ｖ
１の列は、約１５０ｎｍの間隔と約７５０ｎｍの間隔を
交互に有している（図７参照）。
【００３８】厚さ約５ｎｍの窒化珪素のデポジットによ
りキャパシタ誘電体ＫＤの第１の部分が形成される。こ
れは第１の凹部Ｖ１の底部と側面を覆う。引続きその場
所にドーピングされたポリシリコンを約１００ｎｍの厚
さでデポジットさせ、約１０００ｎｍの幅で窒化珪素に
対して選択的にバックエッチングさせる。その際窒化珪
素からなるマスクは基板を保護する。
【００３９】続いてキャパシタ誘電体ＫＤの第１部分の
露出した部分が例えば燐酸によって除去される。
【００４０】キャパシタ誘電体ＫＤの第２の部分の形成
に対しては、二酸化珪素（ＳｉＯ2）が約５０ｎｍの厚
さでデポジットされ、ポリシリコンが露出するまでバッ
クエッチングされる。引続きその場所にドーピングされ
たポリシリコンを約１００ｎｍの厚さでデポジットさ
せ、基板１表面の下方で第１の深さＴ１までバックエッ
チングさせる。
【００４１】続いてキャパシタ誘電体ＫＤの第２部分の
露出した部分が例えば三フッ化窒素（ＮＦ3）によって
除去される。
【００４２】引続き同じ場所にドーピングされたポリシ
リコンが約１００ｎｍの厚さでデポジットされ、化学的
研磨によって窒化珪素のマスクが露出するまで平坦化さ
れる（図１参照）。第１の凹部Ｖ１内のポリシリコン
は、キャパシタのキャパシタノードＳＫを形成する。
【００４３】マスキングに対するエッチングによって約
６００ｎｍの深さのアイソレーショントレンチＩＧが形
成される。これは第１の凹部Ｖ１に重なりメモリノード
ＳＫ内部に到達する（図２参照）。
【００４４】このアイソレーショントレンチＩＧは、１
つの列に沿って相互に約７５０ｎｍの間隔をおいて隣接
している２つの第１の凹部Ｖ１のそれぞれの部分を囲繞
する。アイソレーショントレンチＩＧは相互に関連して
いる。このアイソレーショントレンチＩＧに基づいてメ
モリノードＳＫは、所属する第１の凹部Ｖ１側縁のコン
タクト領域においてのみ基板１に直接接する（図２参
照）。
【００４５】絶縁材Ｉの形成に対しては二酸化珪素が約
１５０ｎｍの厚さでデポジットされ、化学的機械的研磨
手法によって窒化珪素からなるマスクが露出するまで平
坦化される。この絶縁材Ｉは、アイソレーショントレン
チＩＧ内に配置される（図２及び図３参照）。
【００４６】その帯幅が約３００ｎｍでｙ軸Ｙに並行に
約３００ｎｍの相互間隔で延在するストライプ状のフォ
トレジストからなる第１のマスクＭを用いて、基板１が
絶縁材Ｉに対して選択的にエッチングされ、それによっ
て、１つの列に沿って相互に約７５０ｎｍの間隔で隣接
しているそれぞれ２つの第１の凹部Ｖ１の間に、約３０
０ｎｍの深さの第２の凹部Ｖ２が形成される。この第２
の凹部Ｖ２は、アイソレーショントレンチＩＧによって
側方を囲まれている領域を２つの同じ大きさの反部に分
割する（図４及び図５参照）。
【００４７】第１のマスクＭは除去される。
【００４８】補助スペーサＨＳの形成は、約５０ｎｍの
厚さの窒化珪素のデポジットと、基板１の表面が露出す
るまでのバックエッチングによって行われる。
【００４９】続いてｎ形ドーピングイオンの打ち込みが
実施され、それによって第２の凹部Ｖ２と第１の凹部Ｖ
１の間にトランジスタの上方のソース/ドレイン領域Ｓ
／ＤＯが形成され、第２の凹部Ｖ２の底部にはトランジ
スタの下方のソース/ドレイン領域Ｓ／ＤＵが形成され
る（図４参照）。補助スペーサＨＳは、この場合第２の
凹部Ｖ２の側縁をイオン打ち込みから保護する。この上
方のソース/ドレイン領域Ｓ／ＤＯと下方のソース/ドレ
イン領域Ｓ／ＤＵは約５０ｎｍの厚さで約１０19ｃｍ-3
のドーピング濃度を有している。
【００５０】前記補助スペーサＨＳは例えばオルトリン
酸（Ｈ3ＰＯ4）を用いて除去してもよい。
【００５１】熱的酸化によって、約６ｎｍの厚さのゲー
ト誘電体ＧＤが形成される。この誘電体は第２の凹部Ｖ
２の底部と側縁及び上方のソース/ドレイン領域Ｓ／Ｄ
Ｏを覆う（図６参照）続いて厚さ約５０ｎｍのポリシリ
コンをデポジットし、化学的機械的研磨によて平坦化す
る。その上に厚さ約１００ｎｍのケイ化タングステン
（ＷＳｉ）をデポジットし、さらに約１００ｎｍの厚さ
の窒化珪素からなる保護層ＳＳをデポジットする。その
帯幅が約１５０ｎｍでｙ軸Ｙに並行に延在し第１の凹部
Ｖ１を覆いかつ約１５０ｎｍの相互間隔を有しているス
トライプ状のフォトレジストからなる第２のマスクＭを
用いて、ポリシリコン、ケイ化タングステンおよび保護
層ＳＳが、第２の凹部Ｖ２の底部におけるゲート誘電体
ＧＤの部分が露出するまでエッチングされる（図６参
照）。
【００５２】第２のマスクが除去される。
【００５３】その際ポリシリコンとケイ化タングステン
からは、保護層ＳＳによって覆われたワード線Ｗが現れ
る。これは第２の凹部V2の側面領域においてゲート電極
として作用する。
【００５４】スペーサＳＰの形成に対しては、約４０ｎ
ｍの厚さの窒化珪素がデポジットされ、第２の凹部Ｖ２
の底部にゲート誘電体ＧＤが露出するまでバックエッチ
ングされる（図６参照）。ワード線Ｗは、保護層ＳＳと
スペーサＳＰによってカプセル化される。
【００５５】厚さ約８００ｎｍの介在酸化物層Ｚを形成
するために、二酸化珪素が約１５００ｎｍの厚さでデポ
ジットされ、化学的機械的研磨によって平坦化される。
マスキングとエッチングによって第２の凹部Ｖ２の底部
に対するコンタクトホールが開放され、その際二酸化珪
素は窒化珪素に対して選択的にエッチングされる。この
場合下方のソース/ドレイン領域Ｓ／ＤＵが露出される
（図６参照）。
【００５６】チタン（Ｔｉ）/窒化チタン（ＴｉＮ）/タ
ングステン（Ｗ）のデポジットと、介在酸化物層Ｚが露
出するまでの化学的機械的研磨によって、前記コンタク
トホールにはビット線路コンタクトＫが形成される（図
６及び図７参照）。
【００５７】ビット線Ｂの形成に対しては、厚さ約３０
０ｎｍのアルミニウムがデポジットされ、マスキングと
エッチングにより次のように構造化される。すなわちビ
ット線Ｂが約１５０ｎｍの幅となり、相互間隔も１５０
ｎｍとなり、ビット線コンタクトＫの上方に配置され、
ｘ軸Ｘに対して並行に延在するように構造化される（図
６及び図７参照）。
【００５８】前述の実施例で説明した方法は、メモリセ
ルがそれぞれ１つのトランジスタとそれに接続されるキ
ャパシタとを有している、ＤＲＡＭセルアレイを形成す
るものである。それぞれ２つのメモリセルは対をなし、
アイソレーショントレンチＩＧの１つによって側方から
囲繞される。１つの対のメモリセルのトランジスタは、
下方のソース/ドレイン領域Ｓ／ＤＵを分割する。下方
のソース/ドレイン領域Ｓ／ＤＵと上方のソース/ドレイ
ン領域Ｓ／ＤＯの間に配置されているドーピング層Ｐの
部分は、トランジスタのチャネル領域として作用する。
【００５９】本発明の枠内では多くのバリエーションが
考えられる。そのため前述した層、線路、凹部、トレン
チ、ノード、構造部、およびマスクの寸法は、そのつど
の要求に応じて適応化される。このことは材料の選択に
も当てはまる。
【図面の簡単な説明】
【図１】ドープ層と、第１の凹部と、キャパシタ誘電体
と、キャパシタのメモリノードが形成された後の基板断
面図である。
【図２】分離トレンチと絶縁材の形成された後の図１の
基板断面図である。
【図３】第１の凹部と絶縁材が示されている基板平面図
である。
【図４】第２の凹部と、補助スペーサと、トランジスタ
の下方のソース/ドレイン領域および上方のソース/ドレ
イン領域が形成された後の図２の断面図である。
【図５】第１の凹部と、第２の凹部と、絶縁材が示され
ている図３の平面図である。
【図６】ゲート誘電体と、ワード線と、保護層、スペー
サと、介在酸化物層と、ビット線コンタクトと、ビット
線が形成された後の図４の断面図である。
【図７】ワード線と、ビット線と、第１の凹部と、第２
の凹部と、ビット線コンタクトが示されている図５の平
面図である。
【符号の説明】
１ 基板 Ｐ ドーピング層 Ｉ 絶縁材 Ｖ１ 第１の凹部 Ｖ２ 第２の凹部 ＩＧ アイソレーショントレンチ ＳＫ キャパシタノード ＫＤ キャパシタ誘電体 Ｓ／ＤＵ 下方のソース/ドレイン領域 Ｓ／ＤＯ 上方のソース/ドレイン領域 ＳＳ 保護層 ＳＰ スペーサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨーゼフ ヴィラー ドイツ連邦共和国 リーマーリング フリ ードリッヒ−フレーベル−シュトラーセ 62

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ１つのキャパシタと１つのトラ
    ンジスタを備えたメモリセルを有し、 前記トランジスタは縦形トランジスタとして構成されて
    おり、 前記キャパシタのメモリノード（ＳＫ）は、基板（１）
    の第１の凹部（Ｖ１）内に配設されており、 前記第１の凹部（Ｖ１）内ではキャパシタ誘電体（Ｋ
    Ｄ）がメモリノード（ＳＫ）と基板（１）の間に配設さ
    れており、 前記メモリノード（ＳＫ）は、少なくとも前記第１の凹
    部（Ｖ１）側面のコンタクト領域において基板（１）に
    接している、ＤＲＡＭセルアレイにおいて、 基板（１）に第２の凹部（Ｖ２）が設けられており、該
    第２の凹部（Ｖ２）は第１の凹部（Ｖ１）から間隔をあ
    けられており、 トランジスタのゲート電極が、前記第２の凹部（Ｖ２）
    内で少なくとも該第２の凹部（Ｖ２）の側面に配置さ
    れ、少なくとも第１の側面に接しているゲート誘電体
    （ＧＤ）によって基板（１）から分離されており、 トランジスタの上方のソース/ドレイン領域（Ｓ／Ｄ
    Ｏ）が、基板（１）内で第２の凹部（Ｖ２）に接しかつ
    第１の凹部（Ｖ１）の側面のコンタクト領域におけるメ
    モリノード（ＳＫ）に接するように配置され、 トランジスタの下方のソース/ドレイン領域（Ｓ／Ｄ
    Ｕ）が、基板（１）内で前記上方のソース/ドレイン領
    域（Ｓ／ＤＯ）よりも深く配置されかつ第２の凹部（Ｖ
    ２）に接するように構成されていることを特徴とするＤ
    ＲＡＭセルアレイ。
  2. 【請求項２】 前記第２の凹部（Ｖ２）の第１の側面が
    第１の凹部（Ｖ１）に向いており、第１の凹部（Ｖ１）
    の側面は第２の凹部（Ｖ２）に向いている、請求項１記
    載のＤＲＡＭセルアレイ。
  3. 【請求項３】 前記上方のソース/ドレイン領域（Ｓ／
    ＤＯ）は、第１の凹部（Ｖ１）と第２の凹部（Ｖ２）の
    出発点である基板（１）の上表面に接している、請求項
    １または２記載のＤＲＡＭセルアレイ。
  4. 【請求項４】 前記下方のソース/ドレイン領域（Ｓ／
    ＤＵ）の少なくとも一部は第２の凹部（Ｖ２）下方に配
    置されており、さらに該第２の凹部（Ｖ２）の底部に接
    している、請求項１から３いずれか１項記載のＤＲＡＭ
    セルアレイ。
  5. 【請求項５】 前記メモリノード（ＳＫ）は、第１の凹
    部（Ｖ１）の側面のコンタクト領域においてのみ基板
    （１）に接している、請求項１から４いずれか１項記載
    のＤＲＡＭセルアレイ。
  6. 【請求項６】 前記第２の凹部（Ｖ２）が第１のメモリ
    セルと第２のメモリセルに対応付けられ、 第１のメモリセルのトランジスタのゲート電極は、第２
    の凹部（Ｖ２）の第１の側面に配設されており、 第２のメモリセルのトランジスタのゲート電極は、第２
    の凹部（Ｖ２）の第１の側面に対向する、第２の凹部
    （Ｖ２）の第２の側面に配設されており、さらに少なく
    とも第２の凹部（Ｖ２）の第２の側面にも接するゲート
    誘電体（ＧＤ）によって基板（１）から分離されてお
    り、 第２のメモリセルのトランジスタのゲート電極は、第１
    のメモリセルのトランジスタのゲート電極から分離され
    ており、 前記第２の凹部（Ｖ２）は、第１のメモリセルの第１の
    凹部（Ｖ１）と第２のメモリセルの第１の凹部（Ｖ１）
    の間に配設されており、 前記第１のメモリセルのトランジスタの下方のソース/
    ドレイン領域（Ｓ／ＤＵ）は、第２のメモリセルのトラ
    ンジスタの下方のソース/ドレイン領域Ｓ／ＤＵ）と一
    致している、請求項２から５いずれか１項記載のＤＲＡ
    Ｍセルアレイ。
  7. 【請求項７】 第１のメモリセルのトランジスタのゲー
    ト電極と第２のメモリセルのトランジスタのゲート電極
    の間にビット線路コンタクト（Ｋ）が設けられており、
    該ビット線路コンタクト（Ｋ）は、第１のメモリセルの
    トランジスタの下方のソース/ドレイン領域（Ｓ／Ｄ
    Ｕ）まで達しており、さらに第１のメモリセルのトラン
    ジスタのゲート電極と第２のメモリセルのトランジスタ
    のゲート電極から絶縁されている、請求項６記載のＤＲ
    ＡＭセルアレイ。
  8. 【請求項８】 絶縁材（Ｉ）で充填されるアイソレーシ
    ョントレンチ（ＩＧ）が設けられており、該アイソレー
    ショントレンチ（ＩＧ）は、第１のメモリセルの第１の
    凹部（Ｖ１）の少なくとも一部と、第２のメモリセルの
    第１の凹部（Ｖ１）の少なくとも一部を側方から取り囲
    み、その際第２の凹部（Ｖ２）がアイソレーショントレ
    ンチ（ＩＧ）の一方の部分とこれに対向する側のアイソ
    レーショントレンチ（ＩＧ）のもう一方の部分に接する
    ように取り囲んでいる、請求項６または７記載のＤＲＡ
    Ｍセルアレイ。
  9. 【請求項９】 前記アイソレーショントレンチ（ＩＧ）
    は、第１のメモリセルのトランジスタの下方のソース/
    ドレイン領域（Ｓ／ＤＵ）よりも深く基板（１）内に達
    している、請求項８記載のＤＲＡＭセルアレイ。
  10. 【請求項１０】 前記第１のメモリセルと第２のメモリ
    セルが１つの対を形成し、 この対に類似して構成された複数の対を有し、 前記複数の対は列を形成しており、 この列に沿ってそれぞれ１つのビット線（Ｂ）が延在し
    ており、 前記複数の対は、１つの列の複数の対の第１の凹部（Ｖ
    １）と第２の凹部（Ｖ２）が列に沿って相互に配列され
    るように配置されており、 前記列に対して横方向にワード線（Ｗ）が延在してお
    り、 相互に隣接するワード線（Ｗ）は同じ相互間隔を有して
    おり、 前記ワード線（Ｗ）は、それぞれ交互に第１の凹部（Ｖ
    １）を覆い第２の凹部（Ｖ２）に重畳し、 前記メモリセルのトランジスタのゲート電極は、ワード
    線（Ｗ）の部分である、請求項８または９記載のＤＲＡ
    Ｍセルアレイ。
  11. 【請求項１１】 それぞれ１つのキャパシタと１つのト
    ランジスタを備えたメモリセルを形成し、 前記トランジスタを縦形トランジスタとして形成し、 前記キャパシタに対して第１の凹部（Ｖ１）を基板
    （１）内に形成し、 前記第１の凹部（Ｖ１）にキャパシタ誘電体（ＫＤ）を
    設け、 前記キャパシタのメモリノード（ＳＫ）を第１の凹部
    （Ｖ１）内に形成し、 前記メモリノード（ＳＫ）を、少なくとも前記第１の凹
    部（Ｖ１）側面のコンタクト領域において基板（１）に
    接するように形成する、ＤＲＡＭセルアレイの製造方法
    において、 前記第１の凹部（Ｖ１）から間隔をあけて第２の凹部
    （Ｖ２）を形成し、 トランジスタのゲート電極を、少なくとも前記第２の凹
    部（Ｖ２）内で該第２の凹部（Ｖ２）の第１の側面に形
    成し、少なくとも該第１の側面に接するように形成され
    るゲート誘電体（ＧＤ）によって基板（１）から分離さ
    せ、 トランジスタの上方のソース/ドレイン領域（Ｓ／Ｄ
    Ｏ）を、前記第２の凹部（Ｖ２）に接しかつ第１の凹部
    （Ｖ１）側面のコンタクト領域におけるメモリノード
    （ＳＫ）に接するように形成し、 トランジスタの下方のソース/ドレイン領域（Ｓ／Ｄ
    Ｕ）を、基板（１）内で前記上方のソース/ドレイン領
    域（Ｓ／ＤＯ）よりも深い位置でかつ第２の凹部（Ｖ
    ２）に接するように形成することを特徴とするＤＲＡＭ
    セルアレイの製造方法。
  12. 【請求項１２】 前記ゲート電極を、前記第２の凹部
    （Ｖ２）の第１の側面が第１の凹部（Ｖ１）に向き、第
    １の凹部（Ｖ１）の側面は第２の凹部（Ｖ２）に向くよ
    うに形成する、請求項１１記載の方法。
  13. 【請求項１３】 前記上方のソース/ドレイン領域（Ｓ
    ／ＤＯ）を、前記第１の凹部（Ｖ１）と第２の凹部（Ｖ
    ２）の出発点である基板（１）の上表面に接するように
    形成する、請求項１１または１２記載の方法。
  14. 【請求項１４】 前記第２の凹部（Ｖ２）の形成の後
    で、下方のソース/ドレイン領域（Ｓ／ＤＵ）を形成す
    るために、注入を実施し、それによって下方のソース/
    ドレイン領域（Ｓ／ＤＵ）が第２の凹部（Ｖ２）の底部
    に接するようにする、請求項１１から１３いずれか１項
    記載の方法。
  15. 【請求項１５】 前記第２の凹部（Ｖ２）を第１のメモ
    リセルと第２のメモリセルに対して形成し、 第１のメモリセルのトランジスタのゲート電極を、第２
    の凹部（Ｖ２）の第１の側面に位置するように形成し、 第２のメモリセルのトランジスタのゲート電極を、第２
    の凹部（Ｖ２）の第１の側面に対向する、第２の凹部
    （Ｖ２）の第２の側面に位置しかつ少なくとも第２の凹
    部（Ｖ２）の第２の側面にも接するように形成されるゲ
    ート誘電体（ＧＤ）によって基板（１）から分離される
    ように形成し、 第２のメモリセルのトランジスタのゲート電極を、第１
    のメモリセルのトランジスタのゲート電極から分離され
    るように形成し、 前記第２の凹部（Ｖ２）を、第１のメモリセルの第１の
    凹部（Ｖ１）と第２のメモリセルの第１の凹部（Ｖ１）
    の間に配置されるように形成し、 前記第１のメモリセルのトランジスタの下方のソース/
    ドレイン領域（Ｓ／ＤＵ）を、第２のメモリセルのトラ
    ンジスタの下方のソース/ドレイン領域Ｓ／ＤＵ）と一
    致させる、請求項１２から１４いずれか１項記載の方
    法。
  16. 【請求項１６】 第１のメモリセルのトランジスタのゲ
    ート電極と第２のメモリセルのトランジスタのゲート電
    極の間にビット線路コンタクト（Ｋ）を形成し、該ビッ
    ト線路コンタクト（Ｋ）は、第１のメモリセルのトラン
    ジスタの下方のソース/ドレイン領域（Ｓ／ＤＵ）まで
    達しており、さらに第１のメモリセルのトランジスタの
    ゲート電極と第２のメモリセルのトランジスタのゲート
    電極から絶縁されている、請求項１５記載の方法。
  17. 【請求項１７】 絶縁材（Ｉ）で充填されるアイソレー
    ショントレンチ（ＩＧ）を形成して基板（１）の１つの
    領域を側方から取り囲むようにし、 第１のメモリセルの第１の凹部（Ｖ１）の少なくとも対
    応する側面のコンタクト領域を含んでいる一部と、第２
    のメモリセルの第１の凹部（Ｖ１）の少なくとも対応す
    る側面のコンタクト領域を含んでいる一部が基板（１）
    の領域内に位置するように、第１のメモリセルの第１の
    凹部（Ｖ１）と第２のメモリセルの第１の凹部（Ｖ１）
    を形成し、 第２の凹部（Ｖ２）の形成に対して、基板（１）の領域
    を横断する帯状のマスクを用いて、覆われていない基板
    （１）の絶縁材（Ｉ）に対して選択的に異方性エッチン
    グを施す、請求項１５または１６記載の方法。
  18. 【請求項１８】 前記アイソレーショントレンチ（Ｉ
    Ｇ）を、第１のメモリセルのトランジスタの下方のソー
    ス/ドレイン領域（Ｓ／ＤＵ）よりも深く形成する、請
    求項１７記載の方法。
  19. 【請求項１９】 前記アイソレーショントレンチ（Ｉ
    Ｇ）の形成前に第１の凹部（Ｖ１）を形成し、 キャパシタ誘電体（ＫＤ）を、第１の凹部（Ｖ１）の底
    部及び第１の凹部（Ｖ１）の側縁が基板（１）表面の下
    方で第１の深さ（Ｔ１）まで該誘電体で覆われるように
    形成し、 前記キャパシタ誘電体（ＫＤ）の形成後に、メモリノー
    ド（ＳＫ）を、第１の凹部（Ｖ１）が少なくとも基板
    （１）の表面まで該メモリノードで充たされるように形
    成し、 アイソレーショントレンチ（ＩＧ）を、第１の深さ（Ｔ
    １）よりも深く浸透させて、メモリノード（ＳＫ）が該
    第１の凹部（Ｖ１）側面のコンタクト領域においてのみ
    基板（１）と接するように、第１の凹部（Ｖ１）に重な
    るように形成する、請求項１７または１８記載の方法。
  20. 【請求項２０】 前記第１のメモリセルと第２のメモリ
    セルで１つの対を形成し、 この対に類似して構成される複数の対を形成し、 前記複数の対は列を形成しており、 前記列の１つに沿ってそれぞれ延在するビット線（Ｂ）
    を形成し、 前記複数の対は、１つの列の複数の対の第１の凹部（Ｖ
    １）と第２の凹部（Ｖ２）が列に沿って相互に配列され
    るように配置されており、 前記列に対して横方向にワード線（Ｗ）を形成し、 相互に隣接するワード線（Ｗ）が相互に同じ間隔を有す
    るように、ワード線（Ｗ）を形成し、 前記複数の対を、ワード線（Ｗ）がそれぞれ交互に第１
    の凹部（Ｖ１）を覆い第２の凹部（Ｖ２）に重畳するよ
    うに配列し、 メモリセルのトランジスタのゲート電極を、ワード線
    （Ｗ）の部分として形成する、請求項１５から１９いず
    れか１項記載の方法。
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