JPS59160267A - ベクトル処理装置 - Google Patents
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- JPS59160267A JPS59160267A JP58034197A JP3419783A JPS59160267A JP S59160267 A JPS59160267 A JP S59160267A JP 58034197 A JP58034197 A JP 58034197A JP 3419783 A JP3419783 A JP 3419783A JP S59160267 A JPS59160267 A JP S59160267A
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- 239000013598 vector Substances 0.000 title claims abstract description 142
- 238000012545 processing Methods 0.000 title claims abstract description 90
- 230000001629 suppression Effects 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 2
- 101100102516 Clonostachys rogersoniana vern gene Proteins 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
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- 239000002689 soil Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明のオＵ用分野〕
本発明は複数のデータ転送回路と、複数のベクトルレジ
スタと複数のベクトル演算器を有するベクトル処理装置
に関する。
スタと複数のベクトル演算器を有するベクトル処理装置
に関する。
従来のベクトル処理装置では、複数のベクトル命令を同
時に実行して処理速度を上げる為に、ベクトル演算器（
以下単に演算器と呼ぶ）及び／又は、主記憶装置とベク
トルレジスタ間のデータ転送を司さどるデータ転送回路
（以下単にデータ転送回路と呼ぶ）を被数１ｒｌＡ持つ
場合がある。しかし、実際のベクトル処理を構成するベ
クトル命令群の命令数が少ない場合、これら複数の演算
器やデータ転送回路が同時に使用されないことがあり、
資源の有効利用という点で問題があった。
時に実行して処理速度を上げる為に、ベクトル演算器（
以下単に演算器と呼ぶ）及び／又は、主記憶装置とベク
トルレジスタ間のデータ転送を司さどるデータ転送回路
（以下単にデータ転送回路と呼ぶ）を被数１ｒｌＡ持つ
場合がある。しかし、実際のベクトル処理を構成するベ
クトル命令群の命令数が少ない場合、これら複数の演算
器やデータ転送回路が同時に使用されないことがあり、
資源の有効利用という点で問題があった。
そこで、例えば演算器を二個持つベクトル処理装置にお
いては、ソフトウェアからは二つの演算器を一つの演算
器と見做し、ベクトル演算命令実行時に、ベクトルの偶
数番目要素に対する演算を一方の演算器で実行し、奇数
番目要素に対する演算を他方の演算器で同時に実行し、
処理速度を約二倍に向上させることが考えられる。これ
は、例えばベクトル加算命令 Ａ（ｉ）＝ Ｂ（ｉ）十Ｇ（１） ｉ ＝０ 、１
、２ 、 ・・・、ｎのように、要素番号対応の演算の
みからなる単純なベクトル命令（以下単純命令と呼ぶ）
の場合に有効である。
いては、ソフトウェアからは二つの演算器を一つの演算
器と見做し、ベクトル演算命令実行時に、ベクトルの偶
数番目要素に対する演算を一方の演算器で実行し、奇数
番目要素に対する演算を他方の演算器で同時に実行し、
処理速度を約二倍に向上させることが考えられる。これ
は、例えばベクトル加算命令 Ａ（ｉ）＝ Ｂ（ｉ）十Ｇ（１） ｉ ＝０ 、１
、２ 、 ・・・、ｎのように、要素番号対応の演算の
みからなる単純なベクトル命令（以下単純命令と呼ぶ）
の場合に有効である。
ところがベクトル命令としては、上記の単純命令ばかり
でなく、次のイタレーション命令Ａ（１＋１）＝Ａ（４
）＊Ｂ（ｉ）＋ａ（ｉ） ｉ＝Ｑ、ｌ、２．−、ｎ
のように、要素番号間にまたがった演算を必要とする複
雑な命令（以下マクロ命令と呼ぶ）も存在する。
でなく、次のイタレーション命令Ａ（１＋１）＝Ａ（４
）＊Ｂ（ｉ）＋ａ（ｉ） ｉ＝Ｑ、ｌ、２．−、ｎ
のように、要素番号間にまたがった演算を必要とする複
雑な命令（以下マクロ命令と呼ぶ）も存在する。
上記の様にベクトルの偶数番目要素と奇数番目ｇ素に分
けてベクトル処理を行なう様な構成を取っているベクト
ル処理装置で、マクロ命令を実行しようとした場合、二
つのＳ算器間にデータバスが必要となり、制御も複雑と
なり、笑際上は実現不可能となる。従って、従来のベク
トル処理装置では、マクロ命令をサポートしないか、上
記の様に偶数番目の要素と奇数番目の要素に分けて処理
する構成を取らないか、又はマクロ命令はベクトル処理
せずにスカラ処理するかの方法が取られており、処理の
高速化、性能等の面で不十分であった。
けてベクトル処理を行なう様な構成を取っているベクト
ル処理装置で、マクロ命令を実行しようとした場合、二
つのＳ算器間にデータバスが必要となり、制御も複雑と
なり、笑際上は実現不可能となる。従って、従来のベク
トル処理装置では、マクロ命令をサポートしないか、上
記の様に偶数番目の要素と奇数番目の要素に分けて処理
する構成を取らないか、又はマクロ命令はベクトル処理
せずにスカラ処理するかの方法が取られており、処理の
高速化、性能等の面で不十分であった。
本発明の目的は、従来に比べて処理の高速化、性能の向
上を図ることを可能にしたベクトル処理装置を提供する
ことにある。
上を図ることを可能にしたベクトル処理装置を提供する
ことにある。
本発明は、複数のベクトル命令を同時に並行して処理す
ることにより処理の高速化を可、能とする為に、データ
転送回路及び／又は演算器を複数持ったベクトル処理装
置において、ベクトル処理の種類を識別し、モード制御
用フリップフロップ（ＦＦ）の指定に従って、単純命令
のみからなるベクトル処理に対しては、データ転送回路
とベクトルレジスタと演算器を複数の組に分けて、それ
らを用い【ベクトル処理を分割して並列に行い、マクロ
命令を含むベクトル処理に対しては、該ベクトル処理を
分割せずに実行することを特徴とする。
ることにより処理の高速化を可、能とする為に、データ
転送回路及び／又は演算器を複数持ったベクトル処理装
置において、ベクトル処理の種類を識別し、モード制御
用フリップフロップ（ＦＦ）の指定に従って、単純命令
のみからなるベクトル処理に対しては、データ転送回路
とベクトルレジスタと演算器を複数の組に分けて、それ
らを用い【ベクトル処理を分割して並列に行い、マクロ
命令を含むベクトル処理に対しては、該ベクトル処理を
分割せずに実行することを特徴とする。
〔発明９実施例〕
第１図は本発明の一実施例のブロック図である。
全体の動作概要を説明すると、主記憶制御回路１７の制
御のもとで主記憶装置（以下単にＭＳと呼ぶ）１から読
み出されたスカラ命令はラカラ命令読出しノミス２を経
てスカラ処理装置３で処理される。
御のもとで主記憶装置（以下単にＭＳと呼ぶ）１から読
み出されたスカラ命令はラカラ命令読出しノミス２を経
てスカラ処理装置３で処理される。
スカラ処理装置３は通常のコンドユータであり、汎用レ
ジスタ＃３−１を内蔵している。ベクトル命令列の処理
開始を指示する命！（以下Ｅｘｖｐ命令と呼ぶ）が読み
出されると、スカラ処理装置３からベクトル処理装置４
のベクトルプロセッサ制御部５に起動がかけられる。ベ
クトルプロセッサ制御部５は、 ｇｘｖｐ命令によって
指示されたベクトル命令先頭アドレスからベクトル命令
列を読出して解読し、その結果に従ってデータ転送回路
６〜１１、ベクトルレジスタ１２−θ〜１２−７、ベク
トル演算器１３．１４にベクトル命令の実行を指示する
。こへで、データ転送回路６〜９はデータロード用、デ
ータ転送回路１０．１１はデータストア用であり、アド
レスレジスタ群１６は該データ転送回路６〜１１で用い
られるメモリアドレスを格納している。
ジスタ＃３−１を内蔵している。ベクトル命令列の処理
開始を指示する命！（以下Ｅｘｖｐ命令と呼ぶ）が読み
出されると、スカラ処理装置３からベクトル処理装置４
のベクトルプロセッサ制御部５に起動がかけられる。ベ
クトルプロセッサ制御部５は、 ｇｘｖｐ命令によって
指示されたベクトル命令先頭アドレスからベクトル命令
列を読出して解読し、その結果に従ってデータ転送回路
６〜１１、ベクトルレジスタ１２−θ〜１２−７、ベク
トル演算器１３．１４にベクトル命令の実行を指示する
。こへで、データ転送回路６〜９はデータロード用、デ
ータ転送回路１０．１１はデータストア用であり、アド
レスレジスタ群１６は該データ転送回路６〜１１で用い
られるメモリアドレスを格納している。
ベクトルプロセッサ制御部５には、モード制御用フリッ
プフロッグ（ＦＦ） ５−１が具備されている。スカラ
処理装置ｉ３はｇｘｖｐ命令の実行により、ベクトルプ
ロセッサ制御部５に起動をかけると同時に、該ベクトル
命令列の処理を、分割して行うか否かのモード指示を行
う。以下、ベクトル処理を分割して行うモードをＰ Ｐ
（Ｐａｉｒ Ｐｒｏｏａｓａ）モードと呼び、分割せ
ずに処理する通常のモードをｓｐ（Ｓｉｎｇｌｅ Ｐｒ
ｏｏｅｓｓ）モードと呼ぶ。スカラ処理装置３から指示
されたｐｐあるいはｓｐモードはベクトルプロセッサ制
御部５内のモード制御ＦＦ５−１にセットされ、ベクト
ルプロセッサ制御部５は該モード制御用ＦＦ５−１の指
示に従い、データ転送回路６〜１１、ベクトルレジスタ
１２−θ〜１２−７、ベクトル演算器１３．１４を複数
の組に分けるか否かを制御する。
プフロッグ（ＦＦ） ５−１が具備されている。スカラ
処理装置ｉ３はｇｘｖｐ命令の実行により、ベクトルプ
ロセッサ制御部５に起動をかけると同時に、該ベクトル
命令列の処理を、分割して行うか否かのモード指示を行
う。以下、ベクトル処理を分割して行うモードをＰ Ｐ
（Ｐａｉｒ Ｐｒｏｏａｓａ）モードと呼び、分割せ
ずに処理する通常のモードをｓｐ（Ｓｉｎｇｌｅ Ｐｒ
ｏｏｅｓｓ）モードと呼ぶ。スカラ処理装置３から指示
されたｐｐあるいはｓｐモードはベクトルプロセッサ制
御部５内のモード制御ＦＦ５−１にセットされ、ベクト
ルプロセッサ制御部５は該モード制御用ＦＦ５−１の指
示に従い、データ転送回路６〜１１、ベクトルレジスタ
１２−θ〜１２−７、ベクトル演算器１３．１４を複数
の組に分けるか否かを制御する。
第２図＋１１ＫＥＭＶＰ命令の形式を示す。該命令の各
フィールドの意味は下記の通りである。
フィールドの意味は下記の通りである。
Ｒ１：処理ベクトル要素数（第１オペランド）Ｒ３：使
用しない Ｂ ２＋Ｄ ２ ：ベクトル命令列の先頭アドレスとへ
で、Ｂ２フィールドで指定される汎用レジスタのビット
０の内容は、ベクトル命令列の先頭アドレスの生成には
使用せず、ベクトルプロセッサ制御部５に設けたモード
制御用ＦＦ５−１にセットして、ベクトル命令列の処理
を分割して行うか否かの指定に用いる。
用しない Ｂ ２＋Ｄ ２ ：ベクトル命令列の先頭アドレスとへ
で、Ｂ２フィールドで指定される汎用レジスタのビット
０の内容は、ベクトル命令列の先頭アドレスの生成には
使用せず、ベクトルプロセッサ制御部５に設けたモード
制御用ＦＦ５−１にセットして、ベクトル命令列の処理
を分割して行うか否かの指定に用いる。
今、第３図＋１１に示したようなＦＯＲＴＲＡＮプログ
ラムのＤＯループをベクトル命令列に変換すると第３１
ｉ９＋２１のようになる。ここで、ベクトル命令列１５
−１〜１５−５及びベクトルデータＡ（１）。
ラムのＤＯループをベクトル命令列に変換すると第３１
ｉ９＋２１のようになる。ここで、ベクトル命令列１５
−１〜１５−５及びベクトルデータＡ（１）。
Ｂ （ｉ）、 ０ （ｉ） （ｉ＝０ 、１、−３１）
をＭＳ土で第４図の様に配置するものとする。このベク
トル処理をｓｐモードで処理する場合には、第２図（２
）の様にｇｘｖｐ命令及び汎用レジスタ（以下０Ｒと呼
ぶ）１，２を設定し、ｐｐモードで処理する場合には、
第２図（３）の様にＧＲＩのビット０をｌ″１”（従っ
て、１０００＝８）とする。
をＭＳ土で第４図の様に配置するものとする。このベク
トル処理をｓｐモードで処理する場合には、第２図（２
）の様にｇｘｖｐ命令及び汎用レジスタ（以下０Ｒと呼
ぶ）１，２を設定し、ｐｐモードで処理する場合には、
第２図（３）の様にＧＲＩのビット０をｌ″１”（従っ
て、１０００＝８）とする。
以下、第１図に示したベクトル処理装置において、第３
図で示したＦＯＲＴＲＡＮプログラムＤｏループを、ｓ
ｐモード及びｐｐモードで処理する場合について詳細に
説明する。
図で示したＦＯＲＴＲＡＮプログラムＤｏループを、ｓ
ｐモード及びｐｐモードで処理する場合について詳細に
説明する。
ｓｐモードの場合、第２１（２）で示されたＥＸＶＰ命
令を読出丁と、スカラ処理装置３は汎用レジスフ群３−
１内の（）Ｒ１及びＧＲ２の内容からそれぞれベクトル
命令列の先頭アドレス１００ （１６）、及び処理ベク
トル長ＶＬ＝Ｉ Ｆ （１６）を知り、ベクトルプロセ
ッサ制御部５にそれらを通知する。
令を読出丁と、スカラ処理装置３は汎用レジスフ群３−
１内の（）Ｒ１及びＧＲ２の内容からそれぞれベクトル
命令列の先頭アドレス１００ （１６）、及び処理ベク
トル長ＶＬ＝Ｉ Ｆ （１６）を知り、ベクトルプロセ
ッサ制御部５にそれらを通知する。
スカラ処理装置３から起動を受けたベクトルプロセッサ
制御部５は、スカラ処理装置３から指示された先頭アド
レス１００ （１６）からベクトル命令を読出して順次
解読し、その実行を所定のデータ転送回路、ベクトルレ
ジスタ、ベクトル演算器に指示する。第３図（２）のベ
クトル命令列に対しては、以下のようになる。
制御部５は、スカラ処理装置３から指示された先頭アド
レス１００ （１６）からベクトル命令を読出して順次
解読し、その実行を所定のデータ転送回路、ベクトルレ
ジスタ、ベクトル演算器に指示する。第３図（２）のベ
クトル命令列に対しては、以下のようになる。
命令１５−１はもとの第３図（１）のＦＯＲＴＲＡＮプ
ログラム中のベクトルＢ（ｉ）（ｉ＝０．・・・、３１
）のベクトルロードに相当する。命令１５−１はロード
用データ転送回路６〜９で実行可能であるが本実施例に
おいては、データ転送回路６を使用するものとする。ベ
クトルプロセッサ制御部５はＶＬ＝ＩＦ（１６）及びア
ドレスレジスフ番号を付加して、データ転送回路６に命
令１５−１の起動を行なうと同時に、格納先のｖ Ｒ（
４） １２−４にもＶ Ｌ＝Ｉ Ｆ （１６）を付加し
て書込みの起動を行なう。データ転送回路６は制御部５
から指示されたアドレスレジスフ群１６中の７ドレスレ
ジスタを用いてアドレス計算を行ない、ベクトルデータ
の読出しを行なう。以下、第５図を用いて命令１５−１
の実行を説明する。
ログラム中のベクトルＢ（ｉ）（ｉ＝０．・・・、３１
）のベクトルロードに相当する。命令１５−１はロード
用データ転送回路６〜９で実行可能であるが本実施例に
おいては、データ転送回路６を使用するものとする。ベ
クトルプロセッサ制御部５はＶＬ＝ＩＦ（１６）及びア
ドレスレジスフ番号を付加して、データ転送回路６に命
令１５−１の起動を行なうと同時に、格納先のｖ Ｒ（
４） １２−４にもＶ Ｌ＝Ｉ Ｆ （１６）を付加し
て書込みの起動を行なう。データ転送回路６は制御部５
から指示されたアドレスレジスフ群１６中の７ドレスレ
ジスタを用いてアドレス計算を行ない、ベクトルデータ
の読出しを行なう。以下、第５図を用いて命令１５−１
の実行を説明する。
第５図には、第１図のアドレスレジスタ群１６及びデー
タ転送回路６，７の詳細る示す。アドレスレジスタ群１
６は、４本のＶ Ａ Ｒ（０〜３ ）１６−１，４本の
ＶＩＲ（０〜３）１６−２ 、及び４本のＶＢＲ（０〜
３）１６−３からなる。データ転送回路６は、レジスタ
ＹＡＲＮ（０）６−０、レジスタＶＢＲＮ（０）６−１
、ＶＡＲセレクタ６−２、ＶＩＲ士レクし−６−３、Ｖ
ＥＲセレクタ６−４、ＷＶＡＲ（０）６−５、ＷＶＡＲ
（０）入力セレクタ６−６、ＶＩＲ２倍回路６−７、セ
レクタ６−８、加算器６−９．６−１０及びそれらの制
＃緬埋回路（商示せず）から成る。同様にして、データ
転送回路７は７−１〜７−１０から成る。他のデータ転
送回路８−１１は第５図には図示しない。
タ転送回路６，７の詳細る示す。アドレスレジスタ群１
６は、４本のＶ Ａ Ｒ（０〜３ ）１６−１，４本の
ＶＩＲ（０〜３）１６−２ 、及び４本のＶＢＲ（０〜
３）１６−３からなる。データ転送回路６は、レジスタ
ＹＡＲＮ（０）６−０、レジスタＶＢＲＮ（０）６−１
、ＶＡＲセレクタ６−２、ＶＩＲ士レクし−６−３、Ｖ
ＥＲセレクタ６−４、ＷＶＡＲ（０）６−５、ＷＶＡＲ
（０）入力セレクタ６−６、ＶＩＲ２倍回路６−７、セ
レクタ６−８、加算器６−９．６−１０及びそれらの制
＃緬埋回路（商示せず）から成る。同様にして、データ
転送回路７は７−１〜７−１０から成る。他のデータ転
送回路８−１１は第５図には図示しない。
第４図の命令１５−１がデータ転送回路６に起動される
と、命令のＲ２フィールドがレジスタＹＡＲＮ（０）６
−０にセットされ、ＶＡＲ（０〜３）及びＶＩＲ（０〜
３）の選択に用いられ、同時にＲ３フィールドがレジス
タＶＥＲＮ（０）６−１にセットされ、ＶＢＲ（０〜３
）の選択に用いられる。本実施例においては、第６図に
示す様に、ＶＢＲ（０）二〇、Ｍ Ａ Ｒ（２） ＝
３００ （１６） 、Ｖ Ｉ Ｒ（２） ＝ ８力ｇｘ
ｖＢ命令実行前にセットアツプされている。
と、命令のＲ２フィールドがレジスタＹＡＲＮ（０）６
−０にセットされ、ＶＡＲ（０〜３）及びＶＩＲ（０〜
３）の選択に用いられ、同時にＲ３フィールドがレジス
タＶＥＲＮ（０）６−１にセットされ、ＶＢＲ（０〜３
）の選択に用いられる。本実施例においては、第６図に
示す様に、ＶＢＲ（０）二〇、Ｍ Ａ Ｒ（２） ＝
３００ （１６） 、Ｖ Ｉ Ｒ（２） ＝ ８力ｇｘ
ｖＢ命令実行前にセットアツプされている。
命令１５−１でＶ Ｒ（４） １２−４にロートされる
べきベクトルデータ１ｉ）（ｉ＝ｏ、ｘ、・・・、３１
）の７ドレス計算は以下の様に行なわれる。ＹＡＲＮ０
６−０の値０２ （１６）によりＶＡＲセレクタ６−２
で選択されたｖｉＲ（２）＝３００（１６）はＷＶＡＲ
（０）入力上レクタ６−６を通って、ＷＶＡＲ（０）
６−５にセットされ、加算器６−１０に入り、ＶＢＲＮ
（０）６−１の値００ （１６）によりＶＢＲセレクタ
６−４で選択されたｖ Ｂ Ｒ（０） ＝Ｏ（１６）と
加算され、加算器６−１０の出力としてＢ（０）の７ド
レス３００ （１６ンが求められる。Ｂ（１）の７ドレ
ス３０８ （１６）は、ＷＶＡＲ（０） ６−５ ＝
３００（１６）にＶ Ａ Ｒ（２）と同様にして選択さ
れたＶＩＲ（２） ＝ ８ （１６）が加算された結果
がセレクタ６−６を通ってＷＶＡＲ（０）６−５に入り
、再び加算器６−１０でＶ Ｅ Ｒ（０） −〇 （１
６）と加算されて求められる。以下同様にしてＢ （３
１）までのアドレスが計算される。これらの１ドレスを
用いて第１図の主記憶制御回路１７、ＭＳＩを経て読み
出されたベクトルデータは、データ転送回路６スイツチ
ング回路１８を経てＶ Ｂ （２） １２−２に書き込
まれる。
べきベクトルデータ１ｉ）（ｉ＝ｏ、ｘ、・・・、３１
）の７ドレス計算は以下の様に行なわれる。ＹＡＲＮ０
６−０の値０２ （１６）によりＶＡＲセレクタ６−２
で選択されたｖｉＲ（２）＝３００（１６）はＷＶＡＲ
（０）入力上レクタ６−６を通って、ＷＶＡＲ（０）
６−５にセットされ、加算器６−１０に入り、ＶＢＲＮ
（０）６−１の値００ （１６）によりＶＢＲセレクタ
６−４で選択されたｖ Ｂ Ｒ（０） ＝Ｏ（１６）と
加算され、加算器６−１０の出力としてＢ（０）の７ド
レス３００ （１６ンが求められる。Ｂ（１）の７ドレ
ス３０８ （１６）は、ＷＶＡＲ（０） ６−５ ＝
３００（１６）にＶ Ａ Ｒ（２）と同様にして選択さ
れたＶＩＲ（２） ＝ ８ （１６）が加算された結果
がセレクタ６−６を通ってＷＶＡＲ（０）６−５に入り
、再び加算器６−１０でＶ Ｅ Ｒ（０） −〇 （１
６）と加算されて求められる。以下同様にしてＢ （３
１）までのアドレスが計算される。これらの１ドレスを
用いて第１図の主記憶制御回路１７、ＭＳＩを経て読み
出されたベクトルデータは、データ転送回路６スイツチ
ング回路１８を経てＶ Ｂ （２） １２−２に書き込
まれる。
以上の処理は、１マシンサイクルに１要素の割合で行な
われ、命令記動等のオーバヘッドを無視すれば、およそ
ベクトル長×１マシンサイクル時間だけの処理時間、本
実施列においては約８２マシンサイクルを要す。
われ、命令記動等のオーバヘッドを無視すれば、およそ
ベクトル長×１マシンサイクル時間だけの処理時間、本
実施列においては約８２マシンサイクルを要す。
全く同様にして命令１５−２もロード用データ転送回路
８を用いて行なうことが出来る。
８を用いて行なうことが出来る。
命令１５−３は演算器１３を用いて行なわれ、Ｖ Ｂ
（２） １２−２の内容とＶ Ｒ（３） １２−３の内
容が加算され、ＶＲ（１） １２− ＩＫ書き込まれる
。
（２） １２−２の内容とＶ Ｒ（３） １２−３の内
容が加算され、ＶＲ（１） １２− ＩＫ書き込まれる
。
この命令処理も上記命令１５−１の処理と同様に、約３
２マシンサイクルで行なわれる。
２マシンサイクルで行なわれる。
命令１５−４はストア用データ転送回路１０を用いて実
行することが出来る。Ｖ Ｒ（１） １２−１から読み
出されたデータがスイッチング回路１９を経てデータ転
送回路１０＆Ｉ：送られると、データ転送回路１０では
、上記データ転送回路６及び８における命令１５−１．
１５−２の処理時と全く同様Ｋして、ＶＢＲ（０）、Ｗ
ＡＲ（１）、ＶＩＲ（１）の内容を用いてアドレス計″
算を行ない、上記のＶ Ｒ（１） １２−１から転送さ
れて米たデータにアドレスを付加して主記憶制御回路１
７に送り、ＭａｌにベクトルデータＡ（ｉ）（１＝＝ｌ
、 ２ 、・・・３１）をストアする。この命令処理
も約３２マシンサイクルで行なわれる。
行することが出来る。Ｖ Ｒ（１） １２−１から読み
出されたデータがスイッチング回路１９を経てデータ転
送回路１０＆Ｉ：送られると、データ転送回路１０では
、上記データ転送回路６及び８における命令１５−１．
１５−２の処理時と全く同様Ｋして、ＶＢＲ（０）、Ｗ
ＡＲ（１）、ＶＩＲ（１）の内容を用いてアドレス計″
算を行ない、上記のＶ Ｒ（１） １２−１から転送さ
れて米たデータにアドレスを付加して主記憶制御回路１
７に送り、ＭａｌにベクトルデータＡ（ｉ）（１＝＝ｌ
、 ２ 、・・・３１）をストアする。この命令処理
も約３２マシンサイクルで行なわれる。
命令１５−５はベクトル命令列の終了ケ示す制御命令で
あり、実質的なベクトル処理を伴わない。
あり、実質的なベクトル処理を伴わない。
、ベクトル処理装置においては、一般に上記の様な各ベ
クトル命令処理はパイプライン処理され、又、それら各
パイプライン処理が連結され、ベクトル要素レベルでは
連続処理されるが、命令レベルでは並列実行される。本
実施例で言うならば、ベクトル要素Ｂ（０）とＣ（０）
のＭＳＩからの読出し及びＶＢ （４） 、 ＶＢ （
６）への格納は同時に実行される。その後、直ちＫ Ｖ
Ｒ（４）及びＶ Ｒ（６）から読出され、演算器１３
で加算され、 ｖ ｎ （２）に格納される。その後、
直ちにＶ Ｒ（２）から読出されＭａｌの２００ （１
６）番地からの８バイトに格納される。これらの処理が
１マシンサイクルピツチで３２回行なわれ、上記５命令
の処理が並列実行される。ＭＳｌから読出されたデータ
がｌ／Ｒに曹き込まれるまでａ１マシンサイクルかかり
、ｖＲに書き込まれたデータが読出されて演算され、結
果がＶＲＫ書き込まれるまでａ２マシンサイクルかかり
、ｖｕＫｉｌきこまれたデータが読出され、ＭＳＩに書
き込まれるまで０３マシンサイクルかかるとし、α＝ｃ
ｙｌ＋α２＋α３とすると、上記の一連のベクトル処理
の概略タイムチャートは第７図の様になる。第７図を見
ると分る様に、全処理時間は３２＋ａマシンサイクルで
ある。
クトル命令処理はパイプライン処理され、又、それら各
パイプライン処理が連結され、ベクトル要素レベルでは
連続処理されるが、命令レベルでは並列実行される。本
実施例で言うならば、ベクトル要素Ｂ（０）とＣ（０）
のＭＳＩからの読出し及びＶＢ （４） 、 ＶＢ （
６）への格納は同時に実行される。その後、直ちＫ Ｖ
Ｒ（４）及びＶ Ｒ（６）から読出され、演算器１３
で加算され、 ｖ ｎ （２）に格納される。その後、
直ちにＶ Ｒ（２）から読出されＭａｌの２００ （１
６）番地からの８バイトに格納される。これらの処理が
１マシンサイクルピツチで３２回行なわれ、上記５命令
の処理が並列実行される。ＭＳｌから読出されたデータ
がｌ／Ｒに曹き込まれるまでａ１マシンサイクルかかり
、ｖＲに書き込まれたデータが読出されて演算され、結
果がＶＲＫ書き込まれるまでａ２マシンサイクルかかり
、ｖｕＫｉｌきこまれたデータが読出され、ＭＳＩに書
き込まれるまで０３マシンサイクルかかるとし、α＝ｃ
ｙｌ＋α２＋α３とすると、上記の一連のベクトル処理
の概略タイムチャートは第７図の様になる。第７図を見
ると分る様に、全処理時間は３２＋ａマシンサイクルで
ある。
ｓｐモードにおけるデータ転送回路及び演算器の割当て
アルゴリズムは次の表１の通りである。
アルゴリズムは次の表１の通りである。
表 １
例えばデータ転送回路６及び７が使用中の時、次命令と
してロード命令又はストア命令をデコードすると、その
命令に対しては、上記アルゴリズムに従いデータ転送回
路８を割当てる。ベクトルレジスタについては、ベクト
ル命令のレジスタ指定フィールドより指定されるベクト
ルレジスタを使用する。
してロード命令又はストア命令をデコードすると、その
命令に対しては、上記アルゴリズムに従いデータ転送回
路８を割当てる。ベクトルレジスタについては、ベクト
ル命令のレジスタ指定フィールドより指定されるベクト
ルレジスタを使用する。
ＰＰモード：
次にＰＰモードの場合、第２図（３）で示されたＥＸＶ
Ｐ命令を読出丁と、スカラ処理装置３は汎用レジスタ３
−１中のＧＲＩ及びＧＲ２の内容からそれぞれベクトル
命令列の先頭アドレス１００ （１６）及び処理ベクト
ル長Ｖ Ｌ＝Ｉ Ｆ （１６）を知り、ベクトルプロセ
ッサ制御部５にそれらを通知すると同時に、ＧＲＩのθ
ビット目の１１”によりＰＰモードでの処理であること
を知り、それをベクトルプロセッサ制御部５に通知する
。スカラ処理装置３からＰＰモードでの起動を受けたベ
クトルプロセッサ制御部５は、モード制御用ＦＦ５−１
をセットすると共に、スカラ処理装置３から指示された
先頭アドレス１００ （１６）からベクトル命令を読み
出し、順次屏読し、その実行を指示する。第３図（２）
のベクトル命令列に対しては、以下の様になる。
Ｐ命令を読出丁と、スカラ処理装置３は汎用レジスタ３
−１中のＧＲＩ及びＧＲ２の内容からそれぞれベクトル
命令列の先頭アドレス１００ （１６）及び処理ベクト
ル長Ｖ Ｌ＝Ｉ Ｆ （１６）を知り、ベクトルプロセ
ッサ制御部５にそれらを通知すると同時に、ＧＲＩのθ
ビット目の１１”によりＰＰモードでの処理であること
を知り、それをベクトルプロセッサ制御部５に通知する
。スカラ処理装置３からＰＰモードでの起動を受けたベ
クトルプロセッサ制御部５は、モード制御用ＦＦ５−１
をセットすると共に、スカラ処理装置３から指示された
先頭アドレス１００ （１６）からベクトル命令を読み
出し、順次屏読し、その実行を指示する。第３図（２）
のベクトル命令列に対しては、以下の様になる。
先のｓｐモードでは、命令１５−１はデータ転送回路６
で実行され、ベクトルデータＢ（ｉ）（ｉ＝０、−、３
１ ）はＶＢ（４）１２−４に格納されｔムこれに対し
、ＰＰモードでは、命令１５−１を、データ転送回路６
，７で実行し、ベクトルデータＢ（１）（１＝Ｏｆ−、
３１）はＶ Ｒ（４） １２−４ 。
で実行され、ベクトルデータＢ（ｉ）（ｉ＝０、−、３
１ ）はＶＢ（４）１２−４に格納されｔムこれに対し
、ＰＰモードでは、命令１５−１を、データ転送回路６
，７で実行し、ベクトルデータＢ（１）（１＝Ｏｆ−、
３１）はＶ Ｒ（４） １２−４ 。
Ｖ Ｒ（５） １２−５に格納されるとする。この為に
制御部５は、ｖＬ＝Ｆ（１６）及びアドレスレジスタ番
号を付加して、ＰＰモード指示と共にデータ転送回路６
．７に命令１５−１の起動を行なう。
制御部５は、ｖＬ＝Ｆ（１６）及びアドレスレジスタ番
号を付加して、ＰＰモード指示と共にデータ転送回路６
．７に命令１５−１の起動を行なう。
それと同時に格納先のＶ Ｒ（４） １２−４ 、 Ｖ
Ｒ（５）１２−５にもＶｌ、＝Ｆ（１６）を付加して
書き込みの起動を行なう。この時ＶＲに対してはＰＰモ
ードの指定は必要ない。
Ｒ（５）１２−５にもＶｌ、＝Ｆ（１６）を付加して
書き込みの起動を行なう。この時ＶＲに対してはＰＰモ
ードの指定は必要ない。
以下第５図を用いてＰＰモードにおける命令１５−１の
実行を説明する。ｓｐモードの場合と同様にしてＶ Ａ
Ｒ（２）＝３００ （１６）とＶ Ｂ Ｒ（０）＝０が
加算器６−１０で加算され、その結果としてＢ（０）の
アドレス３００ （１６）が出力される。
実行を説明する。ｓｐモードの場合と同様にしてＶ Ａ
Ｒ（２）＝３００ （１６）とＶ Ｂ Ｒ（０）＝０が
加算器６−１０で加算され、その結果としてＢ（０）の
アドレス３００ （１６）が出力される。
この加算と同時に、ｖ Ｉ Ｒ（２） ＝８ （１６）
がＶＩＲ用セレクタ６−３を経て、ＶＩＲ２倍回路６−
７で２倍され、セレクタ６−８を経て加算器６−９に入
力された１ ０ （１６）とＷＶＡＲ（０）６− ｓに
格納されたＶ ＡＲ（２）＝３００ （１６）との加算
が行なわれ、結果がＷＶＡＲ（０）入力セレクタ６−６
を経てＷＶＡＲ（０）６−５にセットされる。次のサイ
クルでは、この新しいＷＶＡＲ（０）の値３１０ （１
６）とｙ Ｂ Ｒ（０） ＝ ０ （１６）との加算が
行なわれ、Ｂ（２）の７ドレス３１０ （１６）が出力
される。以下同様にして、データ転送回路６では、ベク
トルデータＢ（ｉ）（ｉ ＝０ 、１ 、・・・、３１
）のうちの偶数番目要素のアドレス計算が行なわれ、そ
のアドレスを用いてＭａｌからのデータの読出しを行い
、Ｖ Ｒ（４） １２−４に格納される。この際、起動
時にデータ転送回路６及びＶ Ｒ（４） １２−４に指
示されたＶＬ＝Ｆ（１６）に従い、１６個のデータがロ
ードされる。
がＶＩＲ用セレクタ６−３を経て、ＶＩＲ２倍回路６−
７で２倍され、セレクタ６−８を経て加算器６−９に入
力された１ ０ （１６）とＷＶＡＲ（０）６− ｓに
格納されたＶ ＡＲ（２）＝３００ （１６）との加算
が行なわれ、結果がＷＶＡＲ（０）入力セレクタ６−６
を経てＷＶＡＲ（０）６−５にセットされる。次のサイ
クルでは、この新しいＷＶＡＲ（０）の値３１０ （１
６）とｙ Ｂ Ｒ（０） ＝ ０ （１６）との加算が
行なわれ、Ｂ（２）の７ドレス３１０ （１６）が出力
される。以下同様にして、データ転送回路６では、ベク
トルデータＢ（ｉ）（ｉ ＝０ 、１ 、・・・、３１
）のうちの偶数番目要素のアドレス計算が行なわれ、そ
のアドレスを用いてＭａｌからのデータの読出しを行い
、Ｖ Ｒ（４） １２−４に格納される。この際、起動
時にデータ転送回路６及びＶ Ｒ（４） １２−４に指
示されたＶＬ＝Ｆ（１６）に従い、１６個のデータがロ
ードされる。
上記の様に、データ転送回路６で偶数番目要素がロード
が実行されるのと同時に、データ転送回路７では奇数番
目要素のロードが実行される。命令起動時に、セットさ
れたＹＡＲＮ（１）７−００値０２ （１６） Ｋより
ＷＡＲセレクタ７−２で選択されたＷＡＲ（２）＝３０
０ （１６）は、ＷＶＡＲ（１）入力セレクタ７−６を
通ってＷＶＡＲ（υ７−５にセットされ、加算器７−１
０に入る。同様に、ＹＡＲＮ（１） ７−０の値０２
（１６）によりＶ Ｉ ＲセＶクタ７−３で選択された
Ｖ Ｉ Ｒ（０） ＝ｓ （１６）がセレクタ７−８を
経て加算器７−１０に入る。加算結果はＷＶＡＲ（１）
入力セレクタ７−６を経てＷＶＡＲ（１） ７−５にセ
ットされる。このＷＶＡＲ（１）の出力が、ＶＢＲＮ（
１）７−１の値００ （１６） ＫよりＶＢＲセレクク
７−４で選択されたＶＢＲ（０）＝０ （１６）と加算
器１７−１０において加算されて、Ｂ（１）のアドレス
３０８ （１６）が出力される。以後はデータ転送回路
６におけるＢ（１） （ｉ ＝０ 、２゜４、・・・、
３０）のアドレス計算と同時に、１サイクルピツチでＶ
ＩＲの２倍を加算器７−９で積算することにより、Ｂ（
ｉ）（ｉ＝３．５ 、・・・、３１）のアドレスを出力
する。この様にして、生成されたアドレスを用いて、デ
ータ転送回路７によって奇数番目要素１６個がＶ Ｒ（
５） １２−５に格納される。
が実行されるのと同時に、データ転送回路７では奇数番
目要素のロードが実行される。命令起動時に、セットさ
れたＹＡＲＮ（１）７−００値０２ （１６） Ｋより
ＷＡＲセレクタ７−２で選択されたＷＡＲ（２）＝３０
０ （１６）は、ＷＶＡＲ（１）入力セレクタ７−６を
通ってＷＶＡＲ（υ７−５にセットされ、加算器７−１
０に入る。同様に、ＹＡＲＮ（１） ７−０の値０２
（１６）によりＶ Ｉ ＲセＶクタ７−３で選択された
Ｖ Ｉ Ｒ（０） ＝ｓ （１６）がセレクタ７−８を
経て加算器７−１０に入る。加算結果はＷＶＡＲ（１）
入力セレクタ７−６を経てＷＶＡＲ（１） ７−５にセ
ットされる。このＷＶＡＲ（１）の出力が、ＶＢＲＮ（
１）７−１の値００ （１６） ＫよりＶＢＲセレクク
７−４で選択されたＶＢＲ（０）＝０ （１６）と加算
器１７−１０において加算されて、Ｂ（１）のアドレス
３０８ （１６）が出力される。以後はデータ転送回路
６におけるＢ（１） （ｉ ＝０ 、２゜４、・・・、
３０）のアドレス計算と同時に、１サイクルピツチでＶ
ＩＲの２倍を加算器７−９で積算することにより、Ｂ（
ｉ）（ｉ＝３．５ 、・・・、３１）のアドレスを出力
する。この様にして、生成されたアドレスを用いて、デ
ータ転送回路７によって奇数番目要素１６個がＶ Ｒ（
５） １２−５に格納される。
以下同様にして、ＰＰモードでは、命令１５−２はデー
タ転送回路８，９によって実行され、ペクト７レデータ
ｃ（ｉ）（ｉ＝ｏ 、 １ 、２ 、・・・、３１ンは
Ｖ Ｒ（６） １２−６ 、 Ｖ Ｒ（７） １２−７
Ｋ格納され翰 る。命令１５−３は演算器１３．１４によって実行され
、Ｖ Ｒ（４） １２−４とＶ Ｒ（６） １２−６の
加算結果がＶ Ｒ（２） １２−２に格納され、ＶＲ（
５）１２−５とＶ Ｒ（７） １２−７の加算結果がＶ
Ｒ（３）１２−３に格納される。命令１５−４はデー
タ転送回路１０．１１により実行され、Ｖ Ｒ（２）
１２−２ 、 ｖ ＲＣ３） １２−３のデータがＭＳ
Ｉの２００（１６）番地からの領域にｌ）（ｉ＝ｏ 、
１．・・・。
タ転送回路８，９によって実行され、ペクト７レデータ
ｃ（ｉ）（ｉ＝ｏ 、 １ 、２ 、・・・、３１ンは
Ｖ Ｒ（６） １２−６ 、 Ｖ Ｒ（７） １２−７
Ｋ格納され翰 る。命令１５−３は演算器１３．１４によって実行され
、Ｖ Ｒ（４） １２−４とＶ Ｒ（６） １２−６の
加算結果がＶ Ｒ（２） １２−２に格納され、ＶＲ（
５）１２−５とＶ Ｒ（７） １２−７の加算結果がＶ
Ｒ（３）１２−３に格納される。命令１５−４はデー
タ転送回路１０．１１により実行され、Ｖ Ｒ（２）
１２−２ 、 ｖ ＲＣ３） １２−３のデータがＭＳ
Ｉの２００（１６）番地からの領域にｌ）（ｉ＝ｏ 、
１．・・・。
３１）としてストアされる。この場合の概略タイムチャ
ートン第８図に示す。Ｒ８図を見ると分る様に、全処理
時間は１６＋ａである。
ートン第８図に示す。Ｒ８図を見ると分る様に、全処理
時間は１６＋ａである。
ＰＰモードにおけるデータ転送回路及び演算器の割当て
アルゴリズムは次の表２の通りである。
アルゴリズムは次の表２の通りである。
例えば、データ転送回路６が使用中の時は、次命令とし
てロード命令又はストア命令をデコードすると、その命
令に対しては、上記アルゴリズムに従いデータ転送回路
８及び９を割当る。この様に同時に起動されても、デー
タ転送回路８及び９が同時に解放されるとは限らない。
てロード命令又はストア命令をデコードすると、その命
令に対しては、上記アルゴリズムに従いデータ転送回路
８及び９を割当る。この様に同時に起動されても、デー
タ転送回路８及び９が同時に解放されるとは限らない。
従って、どちらか一方のみが解放され、他方が未だ解放
されていない時に、次命令としてロード命令又はストア
命令をデコードすると、その命令に対してはデータ転送
回路１０及び１１が割当てられる。但し、その時点まで
にデータ転送回路６が未だ解放されていないと仮定する
。
されていない時に、次命令としてロード命令又はストア
命令をデコードすると、その命令に対してはデータ転送
回路１０及び１１が割当てられる。但し、その時点まで
にデータ転送回路６が未だ解放されていないと仮定する
。
なお、ＰＰモードにおいては、命令のベクトルレジスフ
指定フィールドの値は０又は２又は４又は６でなければ
ならない。例えば命令１５−１ではＲ１フィールド＝４
により、Ｖ Ｒ（４）及びＶＲ（５）が割当てられる。
指定フィールドの値は０又は２又は４又は６でなければ
ならない。例えば命令１５−１ではＲ１フィールド＝４
により、Ｖ Ｒ（４）及びＶＲ（５）が割当てられる。
以上の説明から分る様に、単純命令のみからなるベクト
ル命令列において、必要とするＶＲの個数及びデータ転
送回路、演算器の数が少ない時は、そのことをソフトウ
ェアで認識し、ベクトル命令列起動時にＨＸＶＰ命令で
ＰＰモードを指定し、上記ベクトル処理を偶数番目要素
に対する処理と奇数番目要素に対する処理に分割して処
理することにより、処理速度を同上させることが出来る
。又、マクロ命令を含むベクトル命令列に対しては、Ｓ
Ｐモードを指定することにより、単一の演算器でマクロ
命令を実行することの出来る演算器を備えておけば、複
数の演算器間にパスを設けたりすることなく、ベクトル
処理を行ならことが出来る。
ル命令列において、必要とするＶＲの個数及びデータ転
送回路、演算器の数が少ない時は、そのことをソフトウ
ェアで認識し、ベクトル命令列起動時にＨＸＶＰ命令で
ＰＰモードを指定し、上記ベクトル処理を偶数番目要素
に対する処理と奇数番目要素に対する処理に分割して処
理することにより、処理速度を同上させることが出来る
。又、マクロ命令を含むベクトル命令列に対しては、Ｓ
Ｐモードを指定することにより、単一の演算器でマクロ
命令を実行することの出来る演算器を備えておけば、複
数の演算器間にパスを設けたりすることなく、ベクトル
処理を行ならことが出来る。
本発明によれば、ソフトウェア等でベクトル処理の種類
を識別し、単純命令のみからなるベクトル処理に対して
は、ソフトウェア等の指定に従って、データ転送回路と
ベクトルレジスタと演算器を複数の組に分はズ、それら
を用いてベクトル処理を分割して並行に行なうことが出
来るので、処理の高速化が可能となる。
を識別し、単純命令のみからなるベクトル処理に対して
は、ソフトウェア等の指定に従って、データ転送回路と
ベクトルレジスタと演算器を複数の組に分はズ、それら
を用いてベクトル処理を分割して並行に行なうことが出
来るので、処理の高速化が可能となる。
第１図は本発明の一実施例のブロック内、第２図（１）
、（２）及び（３）はＥＸＶＰ命令の形式例とそれに関
係するデータ構造例を示す図、第３図（１１、（２）は
本発明の詳細な説明するためのプログラム例とそれに対
応するベクトル命令列を示す図、第４図はＭＳ上でのベ
クトル命令列及びベクトルデータの配置を示す図、第５
図は第１囚におけるアドレスレジスタ群及びデータ転送
回路の詳細図、第６図はアドレスレジスタ群の初期設定
値を示す図、第７図及び第８図は本発明の各モードにお
ける処理の概略タイミング図である。 １・・・主記憶装置、３・・・スカラ処理装置、４・・
・ベクトル処理装置、５・・・ベクトルプロセッサ制御
部、５−１・・・モード制御用フリップフロップ、６〜
１１・・・データ転送回路、１２−Ｏ〜１２−７・・・
ベクトルレジスタ、１３．１４・・・ベクトル演算器、
１６・・・アドレスレジスタ群、１７・・・主記憶制御
回路、１８，１９・・・データバス。 Ｄｏ １’００ ｔ＝ ｏ 、 ３ｔ（１）
Ａ（Ｊ） ＝ ８（ス）十Ｃ（ｊ）１００ Ｃ
０ＮＴ１ＮＬＩＥ 妙 ＋５−Ｉ ＶＬ Ｂ ＋５−２ ＶＬ Ｃ （２）１５−３ ＶＥＡ Ａ、Ｂ、。 ＋５−４ ＶＳＴ Ａ ＋５−５ ＥＡＰ ＶＡＲＯＸＸＸＸＸＸ ■ＡＲ１０００２００ ” ２ ０００３００ ｖＡＲ３０００４００ ｖｊＲＱ ＸＸＸＸＸＸ ＶスＲ１ｏｏｏｏｏａ ＶスＲ２０００００８ ” ３ ０００００８ ＶＢＲＯｏｏｏｏｏ。 ＶＢＲＩ ＸＸＸＸＸＸ ＶＢＲ２ＸＸＸＸＸＸ ＶＢＲ３ｘｘｘｘｘｘ オフ図
、（２）及び（３）はＥＸＶＰ命令の形式例とそれに関
係するデータ構造例を示す図、第３図（１１、（２）は
本発明の詳細な説明するためのプログラム例とそれに対
応するベクトル命令列を示す図、第４図はＭＳ上でのベ
クトル命令列及びベクトルデータの配置を示す図、第５
図は第１囚におけるアドレスレジスタ群及びデータ転送
回路の詳細図、第６図はアドレスレジスタ群の初期設定
値を示す図、第７図及び第８図は本発明の各モードにお
ける処理の概略タイミング図である。 １・・・主記憶装置、３・・・スカラ処理装置、４・・
・ベクトル処理装置、５・・・ベクトルプロセッサ制御
部、５−１・・・モード制御用フリップフロップ、６〜
１１・・・データ転送回路、１２−Ｏ〜１２−７・・・
ベクトルレジスタ、１３．１４・・・ベクトル演算器、
１６・・・アドレスレジスタ群、１７・・・主記憶制御
回路、１８，１９・・・データバス。 Ｄｏ １’００ ｔ＝ ｏ 、 ３ｔ（１）
Ａ（Ｊ） ＝ ８（ス）十Ｃ（ｊ）１００ Ｃ
０ＮＴ１ＮＬＩＥ 妙 ＋５−Ｉ ＶＬ Ｂ ＋５−２ ＶＬ Ｃ （２）１５−３ ＶＥＡ Ａ、Ｂ、。 ＋５−４ ＶＳＴ Ａ ＋５−５ ＥＡＰ ＶＡＲＯＸＸＸＸＸＸ ■ＡＲ１０００２００ ” ２ ０００３００ ｖＡＲ３０００４００ ｖｊＲＱ ＸＸＸＸＸＸ ＶスＲ１ｏｏｏｏｏａ ＶスＲ２０００００８ ” ３ ０００００８ ＶＢＲＯｏｏｏｏｏ。 ＶＢＲＩ ＸＸＸＸＸＸ ＶＢＲ２ＸＸＸＸＸＸ ＶＢＲ３ｘｘｘｘｘｘ オフ図
Claims (1)
- 【特許請求の範囲】 ＋１１ 主記憶装置と、複数のベクトルレジスタと、
主記憶装置とベクトルレジスタとの間のデータ転送を司
さどる複数のデータ転送回路と、ベクトルレジスタから
受は取ったベクトルデータに対しベクトル演算処理を行
ない、結果をベクトルレジスタに送出する複数のベクト
ル演算器を有するベクトル処理装置において、データ転
送回路とベクトルレジスタとベクトル演算器を複数の組
に分け、該複数組を用いてベクトル処理を分割して並列
に行う第１制御モードと、ベクトル命令によって指定さ
れたベクトルレジスタ及び該ベクトルレジスタと連動す
るデータ転送回路やベクトル演算器を用いて、ベクトル
処理を分割せずＫＮ行する第２制御モードを具備し、ベ
クトル処理の種類によって前記第１と第２制御モードの
いずれかのモードで当該ベクトル処理を実行することを
＊徴とするベクトル処理装置。 （２） ベクトル処理のうち、要素番号対応の演算の
みからなる単純なベクトル命令は前記第１制呻モードに
より処理し、要素番号間にまたがった演算を必要とする
複雑なベクトル命令は前記第２制御モードにより処理す
ることを特徴とする特許請求の範囲Ｍ１項記載のベクト
ル処理装置
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034197A JPS59160267A (ja) | 1983-03-02 | 1983-03-02 | ベクトル処理装置 |
| GB08400729A GB2136172B (en) | 1983-03-02 | 1984-01-12 | Vector processor |
| DE3401995A DE3401995A1 (de) | 1983-03-02 | 1984-01-20 | Vektorprozessor |
| US06/572,521 US4641275A (en) | 1983-03-02 | 1984-01-20 | Vector processor having pair process mode and single process mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034197A JPS59160267A (ja) | 1983-03-02 | 1983-03-02 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59160267A true JPS59160267A (ja) | 1984-09-10 |
| JPS6367705B2 JPS6367705B2 (ja) | 1988-12-27 |
Family
ID=12407435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58034197A Granted JPS59160267A (ja) | 1983-03-02 | 1983-03-02 | ベクトル処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4641275A (ja) |
| JP (1) | JPS59160267A (ja) |
| DE (1) | DE3401995A1 (ja) |
| GB (1) | GB2136172B (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027984A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | デ−タ処理装置 |
| JPS6057467A (ja) * | 1983-09-09 | 1985-04-03 | Nec Corp | ベクトルデ−タ処理装置 |
| JPS6072069A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | ベクトル演算処理装置 |
| JPS6077265A (ja) * | 1983-10-05 | 1985-05-01 | Hitachi Ltd | ベクトル処理装置 |
| JPH077385B2 (ja) * | 1983-12-23 | 1995-01-30 | 株式会社日立製作所 | データ処理装置 |
| JPH0640337B2 (ja) * | 1984-10-03 | 1994-05-25 | 株式会社日立製作所 | パイプライン演算装置 |
| US4890220A (en) * | 1984-12-12 | 1989-12-26 | Hitachi, Ltd. | Vector processing apparatus for incrementing indices of vector operands of different length according to arithmetic operation results |
| JPS621067A (ja) * | 1985-02-25 | 1987-01-07 | Hitachi Ltd | ベクトル処理装置 |
| JPS62120574A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | ベクトル処理装置 |
| JPS62208167A (ja) * | 1986-03-10 | 1987-09-12 | Hitachi Ltd | ベクトル処理装置 |
| JPS6353678A (ja) * | 1986-08-22 | 1988-03-07 | Hitachi Ltd | ベクトル処理装置 |
| JPH0648486B2 (ja) * | 1986-10-08 | 1994-06-22 | 日本電気株式会社 | ベクトルデ−タ処理装置 |
| JP2760790B2 (ja) * | 1986-10-09 | 1998-06-04 | 株式会社日立製作所 | データ処理装置 |
| JPS63253468A (ja) * | 1987-04-10 | 1988-10-20 | Hitachi Ltd | ベクトル処理装置 |
| US4980817A (en) * | 1987-08-31 | 1990-12-25 | Digital Equipment | Vector register system for executing plural read/write commands concurrently and independently routing data to plural read/write ports |
| JPS6462764A (en) * | 1987-09-03 | 1989-03-09 | Agency Ind Science Techn | Vector computer |
| US5115497A (en) * | 1987-10-01 | 1992-05-19 | California Institute Of Technology | Optically intraconnected computer employing dynamically reconfigurable holographic optical element |
| US5261113A (en) * | 1988-01-25 | 1993-11-09 | Digital Equipment Corporation | Apparatus and method for single operand register array for vector and scalar data processing operations |
| US5113521A (en) * | 1988-03-18 | 1992-05-12 | Digital Equipment Corporation | Method and apparatus for handling faults of vector instructions causing memory management exceptions |
| US4949250A (en) * | 1988-03-18 | 1990-08-14 | Digital Equipment Corporation | Method and apparatus for executing instructions for a vector processing system |
| US5210834A (en) * | 1988-06-01 | 1993-05-11 | Digital Equipment Corporation | High speed transfer of instructions from a master to a slave processor |
| JP3068138B2 (ja) * | 1989-04-06 | 2000-07-24 | 甲府日本電気株式会社 | ベクトル演算処理装置 |
| US5208490A (en) * | 1991-04-12 | 1993-05-04 | Hewlett-Packard Company | Functionally complete family of self-timed dynamic logic circuits |
| US5389835A (en) * | 1991-04-12 | 1995-02-14 | Hewlett-Packard Company | Vector logic method and dynamic mousetrap logic gate for a self-timed monotonic logic progression |
| JPH04336378A (ja) * | 1991-05-14 | 1992-11-24 | Nec Corp | 情報処理装置 |
| US5418973A (en) * | 1992-06-22 | 1995-05-23 | Digital Equipment Corporation | Digital computer system with cache controller coordinating both vector and scalar operations |
| EP0681236B1 (en) * | 1994-05-05 | 2000-11-22 | Conexant Systems, Inc. | Space vector data path |
| US5838984A (en) * | 1996-08-19 | 1998-11-17 | Samsung Electronics Co., Ltd. | Single-instruction-multiple-data processing using multiple banks of vector registers |
| US6681315B1 (en) * | 1997-11-26 | 2004-01-20 | International Business Machines Corporation | Method and apparatus for bit vector array |
| JP2008524691A (ja) * | 2004-12-17 | 2008-07-10 | エヌエックスピー ビー ヴィ | 算術／論理演算ツリーの計算 |
| JP5182284B2 (ja) * | 2007-03-08 | 2013-04-17 | 日本電気株式会社 | ベクトル処理装置 |
| US9285793B2 (en) | 2010-10-21 | 2016-03-15 | Bluewireless Technology Limited | Data processing unit including a scalar processing unit and a heterogeneous processor unit |
| GB2484906A (en) * | 2010-10-21 | 2012-05-02 | Bluwireless Tech Ltd | Data processing unit with scalar processor and vector processor array |
| GB2489914B (en) | 2011-04-04 | 2019-12-18 | Advanced Risc Mach Ltd | A data processing apparatus and method for performing vector operations |
| US9355061B2 (en) | 2014-01-28 | 2016-05-31 | Arm Limited | Data processing apparatus and method for performing scan operations |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
| US4174514A (en) * | 1976-11-15 | 1979-11-13 | Environmental Research Institute Of Michigan | Parallel partitioned serial neighborhood processors |
| US4287566A (en) * | 1979-09-28 | 1981-09-01 | Culler-Harrison Inc. | Array processor with parallel operations per instruction |
| US4412303A (en) * | 1979-11-26 | 1983-10-25 | Burroughs Corporation | Array processor architecture |
| KR860001434B1 (ko) * | 1980-11-21 | 1986-09-24 | 후지쑤 가부시끼가이샤 | 데이타 처리시 스템 |
| US4541046A (en) * | 1981-03-25 | 1985-09-10 | Hitachi, Ltd. | Data processing system including scalar data processor and vector data processor |
| US4524455A (en) * | 1981-06-01 | 1985-06-18 | Environmental Research Inst. Of Michigan | Pipeline processor |
| US4498134A (en) * | 1982-01-26 | 1985-02-05 | Hughes Aircraft Company | Segregator functional plane for use in a modular array processor |
| US4524428A (en) * | 1982-01-26 | 1985-06-18 | Hughes Aircraft Company | Modular input-programmable logic circuits for use in a modular array processor |
| US4594682A (en) * | 1982-12-22 | 1986-06-10 | Ibm Corporation | Vector processing |
| US4589067A (en) * | 1983-05-27 | 1986-05-13 | Analogic Corporation | Full floating point vector processor with dynamically configurable multifunction pipelined ALU |
-
1983
- 1983-03-02 JP JP58034197A patent/JPS59160267A/ja active Granted
-
1984
- 1984-01-12 GB GB08400729A patent/GB2136172B/en not_active Expired
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| Publication number | Publication date |
|---|---|
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| DE3401995A1 (de) | 1984-09-06 |
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| GB8400729D0 (en) | 1984-02-15 |
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