JPS6182272A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔発明の利用分野〕 本発明はベタ１〜ル処理装置に係り、特に大規模利学技
術剖算に好適な拡張記憶装置を具備したマル千−ｆｒ＋
セッサ構成のべ々１ヘル処理装置に関する。 「発明の背景１ 今日、科学技術計算の分野では、演算の高速要求に伴な
い大きなメモリプ９間（数百ＭＢ）が要求さねている。 二のような大規模なメモリ空間を複数１−ぜに割当て、
かつ、そ才１を主記憶装置のみで実現することけ費用の
点から不可能である。特じべ′７１．ル処理装置は汎用
機よりも高速性を要求されるため、高速のメモリ素子を
使用することに７１１、＝＋ストを下げろことが困難で
ある。 ユーザの大規模メモリ空間内空間る要求とコスト面の要
求を満足させるため、主記憶装置の外に大容量の拡張記
憶装置を実装したスーパコンピュータが公表さおでいる
（小高他、［日経ニレノア　１゜［１ニクスＪ　Ｎ、ｑ
　３１４、Ｐ、＋５９〜１８４、日経マグロウヒル　Ｉ
！１８３）。この拡張記憶装置は１−記憶装置どけ異１
１、ワード慴位のアクセスではなく、ページ（４ＫＢ）
中位の連続アクセスによって、ｆｌＲＮＯＯＯＭバーｒ
ト）７秒７）’−タノデータ転送速度を達成している。 このデータ転送速度は汎用計算機の主記憶装置上のデー
タ転送処理速度よ１１も大きいが、成る大きなデータブ
ロックの連続的なアクセスでのみ実現されるデータ転送
速度なので、ベクトルプロセッサに拡張記憶装置を直結
し、ユーザのベクトル処理で数百ＭＢに及ぶ大メモリ空
間を実現することはできない。 〔発明の目的〕 本発明の目的は、拡張記憶をベースとし・た記憶管理回
路をベクトル処理装置に具備し、該記憶管理回路によ−
）でユーザに大規模なメモリ空間を割当てるτとを可能
にし・、大メモリ空間を使用するフ、−規摸利学技術Ｈ
４算を実行できるベグ１ヘル処理装置をｔ７Ｆｆ　ｒｌ
Ｅすることにある。 「発明の概要］ 本発明はベグ１ヘル処理装置を、複数の主記憶装置　鉱
Ｑｆｉ記憶装置、ページングプロセッサ、ベクトル処理 １７、各プ「１セツサのデータ処理の並列実行を実現

【
７で、拡張記憶装置にに存在する大規模なプログラムの
実行を拡張記憶装置よりも小さな容量の複数の主記憶装
置上で実施するようにしたことである。 〔発明の実施例〕 以下、本発明の一実施例を図面を用いて詳細に説明する
。 第１図は本発明に係るベクトル処理装置の基本１ｉ１’
ｆ　ＩＲで、−１ントロールプロセツサ１０１、ベクト
ルプロセッサ１０２、ページングプロセッサ１０７、を
記憶装置１０／Ｉ、１０５，１０９．拡張記憶装置１０
８、スイッチング回路１０３，１０６に上って構成され
る。 ベクトル処理を規定するプログラムを次のような構成の
オブジェタトコードで記述する。プログラムを構成して
いるベクトルおよびスカシ命令群の成る集合が、他の集
合とは異なるメモリ空間内のデータに対しての処理動作
を規定している場合、二の命令集合をセグメントと云い
、該命令集合のポイントするデータ空間を局所メモリ空
間という。 このように定義されたセグメントと局所メモリ空間は科
学技術計算プログラム中に数多く見出すことができる。 たとえば次のようなりｏループでは、Ｄ○　１００　１
＝１．Ｎ ＋００　　Ａ（Ｔ）＝Ｂ（Ｔ）十Ｃ（Ｔ）ｒ′）Ｏルー
プを構成するスカシ、ベクトル命令列がセグメントであ
り、配列Ａ、Ｂ、Ｃとｒ）０制御変数Ｔ、Ｎが占有して
いるメモリ空間が局所メモリ空間である。従って、プロ
グラムはセグメントと局所メモリ空間によって定義する
ことができる。 この定義によりげ、プログラム実行に必要十分な処理と
け、 （Ｉ″ｌｌ現在セグ、メントを実行し、でいるのかを示
す指標。 Ｉｇｌ　　局所メモリ空間を生成格納する指示、である
、このことを第２図のプログラムＰＬ、についていうと
、ａ　−Ｃけセグメントを示し、Ｔ−ａはセグメントが
ボーｒントする局所メモリ空間を主記憶装置上に生成指
示する命令、ＳＴａけ該メモリ空間を拡張記憶装置上に
格納する命令を示す。ａ。 ｂのセグメントについても同様である。 プログラムはデータ処理を規定するセグメントと局所、
メモリ空間と該空間を管理する命令とによ一〕で構成す
ることができるが、プログラム自体もまたセグメントと
局所メモリ空間によって定義される。このことを第２図
のＰＩｌについて説明する。 成る命令ここでけＳＴｂにおいて、データ処理がＳＴｈ
以前と以後に分割できるとする。この仮定はプログラム
が各構成セグメントを順序だって実行するものという仮
定の下に論理的に構成されていわば妥当である。ＳＴｂ
点におけるプログラム分割を行−〕だ場合、■、ａ命令
からＳＴｂ命令に到ろ命令群を主記憶装置上にロープイ
ンクする命令と該命令群を拡張記憶′ＪＡ置にストアす
る命令とプロゲラ１１の実行を指示する命令を定義する
ことによ１）、プロクラ１１をプログラム自体のローデ
ィング、実行、ス１〜７の３種類の動作定義に縮約可詣
である。この縮約を第２図のプログラムＰＩに示す。二
のように縮約されたプログラムは、比較的小さなメモ＋
１空間上にプロクラムの実行が終るまで保持することか
できる。科学技術計算の場合は。 プログラムが自分自身を処理することけないが、今後よ
り複雑なデータ処理を行う場合、プログラムが自分自分
を変形することが起り得る。このような場合、プロクラ
ムを主記憶装置にローディングする命令の次にプログラ
ム自身を変形処理する命令を置くことにより、目的の処
理を行うことができる。第２図のＰ２は、このプログラ
ム自身を変形するプログラムの構造を示したものである
。 Ｐ２において、α部がプロクラ１２α部（これはセグメ
ントａ、ｂから構成されている）を変形するセグメント
である。 ＪＴｉ、　ｔｂ　、第２図に示り、たように、プロクラ
ムを、プ「１ごノ→ム白Ｉ・を主記憶装置上ロート、編
集、スト・アする部分を［プロ／７ラムカーネル」、プ
ロゲラ１１カーネルによって引用対象になる部分を「プ
ログラムボテ、イ」と呼ぶ。 第１図のベクトル処理装置において、第２図Ｆ）　に上
って表示さ才ｌたプログラムは次のように処理される。 プ「１ダラムは初め拡張記憶装置１０８上に置か狛でい
る。ベクトル処理装置が起動されると、コン１−「１−
ルプロセノサ１０１はページングプロセリ什１０７を起
ｆｆ１ｌ＋　Ｌ７、第２図のＰ７のプログラムカーネル
部を主記憶装置１０９にロードする。ぺ一＝ジ〉・グプ
ロセッ升１０７のロープインク完了報告をＴ１ンＩ・ロ
ールプロセラ廿ｌｏｔが受取った後、該プ「１セツサ１
０１けプログラムカーネル部の先頭の命令より実行を開
始する。プログラムカーネル部の先頭命令はプロゲラ１
１ボデ７ｆαを主記憶装置へ「１−トする命令であるの
で、二の命令の指示により、プ［１ηう１１が拡張記憶
装置１０８から主記憶装置１０９にロードされる。次に
コントロールプロセッサ１０１けセク、メントαの指示
により、主記憶装置１０９にロードしたプログラムボデ
イヲ修飾し７１次のセグメントＥ　Ｘ、　Ｅ　Ｃでコン
トロールプロセッサ１０１の命令処理位置を示している
ポ・インク（以後ｃｒ’ｓｗという）を書替え、制御を
プロゲラ１３ボディ部に移す。この動作は汎用計算機の
無条件ブランチと同様である。 プログラムボティ部の先頭命令はａセグメントの局所メ
モＩＪ空間を主記憶装置１０４又け１０５ヘロートする
命令Ｌ　ａであるので、コントロールプロセッサ１０１
けページプロセッサ１０７．スイッチング回路１０６に
指示をケ、え、拡張記憶装置＋０８上のａセグメントの
局所メモリ空間を主記憶装置１０４又は１０５ヘローデ
イングする。 こ二では仮に局所メモリ空間が主記憶装置１０４ヘロー
トされたとする。コントロールプロセッサ１０１は続い
て、ｃｐｓｗの制御に従ってセグメントａ内の命令を実
行する。仮にセグメントａ内にベグ１ヘル命令が出現し
たとする。この時、コン１へ「１−ルプロセソ什１０１
けベクトルプロセッサＩ　ｎ　２　、スイッチング回路
１０３に起動および指示を行い、ベクトル処理を主記憶
装置１０４に対１−４て行う二とが出来るようにパスの
接続を指示する。ベグ１ヘル命令はコンｌ−「＋−ルプ
ロセッサ１０１によ、）で主記憶装置１０９から読出さ
れ、ベクトルプロセッサ１０２に送られ、すてにローデ
ィングさ才１ている主記憶装置１０　’Ｉ　」；の局所
メモリ空間を対象にベクトル処理が行われる。ベクトル
プ「１セツ什１０２でベクトルクル環が行われている間
、−１ントロールプロセッ廿１０１はベグ１ヘル命令の
直後にベタ１ヘル処理の終了を待つ命令がなけ才棗ば、
次の命令を実行する。次命令が仮にセグメン１〜ａの次
のセグメンｌ−ｈの局所メモリ空間の主記憶装置へのロ
ープ、インク指示とする。このとき〜にノ１〜ロールプ
「１セツサ１０１けスイッチング回７ｆｊ　Ｉ　ｎ　６
　、ページングプロセッサ１０７に指示をりえ　拡張記
憶装置１０８１−のセグメントｂの局所メモリ空間を主
記憶装置１０５ヘロートする。 ごのｒ＋　−＝−１：動作はベクトル処理狸と同時に行
うことができる。 この局所゛メモリ空間の主記憶装置へのロー１−動作の
べ／７トル処理との同時実行機能を有効に使用するため
、オブジェクトコードのプログラムボデーイ部を最適化
する必要がある。拡張記憶装置上のプ「１ノノラ１１ボ
ディ部は、最初、第３図ａのよう内・構）告をとってい
る。第３図ａのプログラムにおいて、各セグメントはそ
のセグメンｉ・を実行するのに必要な局所メモリ空間を
主記憶装置ヘロートする命令と、セグメントの規定する
処理の結果を拡張記憶装着へストアする命令を前後に有
する。この形式のオブジェク１ヘコートは、本発明のベ
クｉ・生処理装置では局所メモリ空間の主記憶装置への
ロード、データ処理、処理結果の拡張記憶装置へのスト
アの順序だった処理を指示するので、性能向上が期待で
きない。コントロールプロセッサ１０１どページングプ
ロセッサ１０２間の並列動作を可能とするため、命令列
を次の４種類に分割する。 ■　コントロールプロセッサにおいて、データ処理を行
う命令（以下Ｃ命令という） （？）ベージンクプ「１セツサでページング動作を規定
する命令（以下Ｐ命令という） （ｊ）コントロールプロセッサでページングプロセッサ
の状態を調べる命令（以下ＣＷ命令という）の１　ペー
ジングプロセッサでコン１〜［１−ルプロセノサの状態
を調べる命令（以下ＰＷ命令という）プ「ｌグラ！いけ
第１図の主記憶装置１０９にロードされ、コン１〜ロー
ルプロセツサ１０１によって解読されるが、Ｐ命令が出
現し、た時は、ページングプ［Ｉセッサの状態によって
該命令の指示がコントロールプ「１セツサ内に保持され
るかページングプロセッサ用に送ら汎るかが決定される
。Ｐ命令がコントロールプロセッサ側に保持される場合
、たとえば、ページングプロセッサがビジー状態でＰ命
令を受付られない場合、このときコントロールプロセッ
サかページプロセッサの終了を待つように処理を行うと
、コントロールプロセッサの命令デコート処理にシリア
ルな状態を発生させることになる。このような場合、目
的とし、ているＰ命令がページングプロセッサがビジー
であって実行できなくとも、Ｐ命令の次の命令が論理的
に実行可能ならば、この次命令を実行し、かつ、ページ
ングプロセッサのビジー状態が解除された場合、直ちに
実行留保状態のＰ命令を実行する必要がある。このよう
な一種の命令追越し、動作を行うため、命令デコード処
理を、Ｃ９Ｐ命令の両系統に分割する。し・かり、コン
トロールプロセッサの命令実行は、第３図ａのコートの
ように概念的に実行されわずなら、ないので、Ｃ，Ｐ両
系統のテコート処理をタイムスライスし１、時分割で交
互に命令を実行するように制御する。この制御により、
Ｃ命令を実行し２なから、Ｐ命令をある一定のタイミン
グで起動し、ページングプロセッサのビジー状態が解除
された場合、直ちにページングのための情報をページン
グプロセッサに送るような処理が可能になる。しかＬ・
、この時分割デコード処理は両系統の命令の処理に何ら
の同期処理も含まない。このため、第３図ａのようなペ
ージングに対して、シリアルな処理を規定しているプロ
グラムの動作と一１２＝ 一’ＰＩ　１−ｆＪ−い場合が発生する。たとえば第３
図ａにおいて、Ｐ命令の■、ａが行われたとき、時分割
ダニ１−１−処理を行うと、Ｌ　ａ命令の処理が行われ
ない時でもセ・グメン［−ａのデータ処理が開始されて
し、まう。このような不都合を解消するため、ＣＷ。 ＰＷ系列の命令が必要になる。この系列の命令を追加【
７、新たにオブジェクトコードを生成したもの右第３図
１）に示す３．第３図すのオブジェクトコードは次の処
理を仮定している。 （１）　　ページングプロセッサは局所メモリ字間をロ
ードすべき主記憶装置を区別する手段をもち。 か−）　局所空間のローディングが完了した際、どの主
記憶装置へのデータ転送が完了したかを示す情報をコン
トロールプロセッサへ報告する。 す）　局所メモリ空間が「ｌ−］〜さオｌる主記憶装置
を１．２と命令し、二の順序に従って使用する。 を蓬１　　第３図りの７１列はページングプロセッサ用
の命令列で５　ν列は一１ントロールプロセッサ用の命
令である。ただし、ページングプロセッサ用の命令も、
テコ１−ド処理はコントロールプロセッサで行われる。 第３図すの構造のオブジェクトコードは次のように実行
される。 まずμ列のＬ　ａ命令がデコートされ、ページングプロ
セッサにセグメントａに必要な局所メモリ空間の転送の
開始指示が行われる。次のタイミングではν列のＴＪｎ
Ｌｊｌｌ命令がデコートされるが、この命令は主記憶装
置（１）へのデータ転送の完了を待つ命令であるので、
ν列の次のセグメントａは実行されない。あるタイミン
グ後、μ列のｒ−ｂ命令がデコードされる。この時ペー
ジングプロセッサがビジー状態であると、このＬ　ｂ命
令は実行されず、命令スタック上に保持される。次のタ
イミングでは再び制御はν列の命令に移行する。この時
、再びＴＪｎｔｉｌｌ命令が実行され、コントロールプ
ロセッサはページングプロセッサの終了を待つことにな
る。ページングプロセッサがセグメントａのための局所
メモリ空間の転送を完了すると、コントロールプロセッ
サの制御がμ列の命令上にあるときは、命令スタック上
の命令即ちＬｌｌが直ちに実ｔ−ｔされる。該−１ン１
〜ロールプロセツサの制御が１・列の命令卜にある時は
ＴＪｌｔｊｌｌが実行され、二（ｈ小部は直に完了Ｌ７
　　次のタイミングからセクノントａが実行さｈろ、こ
の状態で、ある時間ではμ列の命令が、その池の時間で
はν列の命令が実行さ１１ろ。 ７１列の命令がＷ命令（第３図ｉ）参照）に至ると、μ
列の命令のデコート処理がν列の命令列でＲｅｌ命令を
検出するまで停止１．する。工のＷ命令によって、１゛
ノド「１−ルプ［１セラ升かセフメンｌ−ａのデータ処
理を完了１−２た後に、対象となった局所メモリ空間を
拡張記憶ヤ装置へ転送する順序性が保証できる。　　−
ｊｒ、　ν列の命令は、Ｒｅｌ命令後はＴＪｎｔｉ、］
２命令であるかＩ）、　主記憶装置（２）への局所メモ
リ空間の転送が完了し、ていれば直ちに次のセグメント
ｂの実行に移行する。第：３図すにおいて、ν列にＩＴ
ｎ白１系の命令の連続かＥ出されるが、こればｐ列でＳ
Ｔａ、ｆ−、ｃ命令のように同一の主記憶装置に−）い
ての局所メモ１１空間の転送指示が行わわろため、ペー
ジングプロセッサからの完了報告＝１５− が２同乗ることに対応し・ている。 第３図すの構造のオブジェクトコ−１くを本発明のペク
ト・生処理装置で実行し、た場合のコン１へロールプロ
セッサとページングプロセッサのビジー状況を第４図に
示す。第４図において１点線の部分がプ「１セラ升・ウ
ェイｉ・時間である。第４図がｌ）明らかなように、因
果関係を満す範囲内で両プロセッ廿は自動的に最大のデ
ータ処理が行ゎ狛るように制御される。 以上示Ｌ７たコン［・ロールプロセッサとページングプ
ロセラ升間の制御法が、コントロールプロセッサから起
動されるベクトルプロセッサとコントロールプロセッサ
の間にも成立する。ただし、ベクトルプロセッサはデー
タ処理の性質−１＝、プロセッサウェイトが困難である
。このベクトルプ［１セノ廿の制御をとり入れた場合の
オブジェクトコードの構造に１いて以下にのべる。 ベクトルプロセッサの起動は、１セグメン１〜内でのみ
行わわ、複数のセグメントにまたがって行われない。最
も甲純に考えると、第５図ａのような構造になる。第５
図ａに、おいて、ν１列の命令けベタ１ヘル命令を示し
、ν１列の命令はベクトル命令ＩＪＪ、　、＋ｌの命令
を示す。Ｘりトル命令以外の命令のてどを以下スカラ命
令という。コン１−ロールプ「１セノ什から起ｉｌｌさ
れるベタ１〜ルプロセツサを制御する命令とし、て最小
限１次の命令系列が必要である。 中　ベタ１−ルプ［１セツサを正規に動作させろための
準備を行うセットアツプ命令、 ｔ２＞　　７りトルブ「１セツサを起動するための命令
（Ｊ゛〕、下ＥＸ入７ｐという）。 （■　べ！１１ヘル処理の完了をチェックするため命令
（〕−゛Ｊ、下ＴＶＰという）。 二の３種類の命令系によ−〕で、　＝＋ン１−ロールプ
「１セノ什の命令デ：１−ドタイミング論理を変更する
−とかくベクトルプロセッサの制御が可能になる。し、
かり、第５図ａに示さｈている命令によって記１ｉｔｓ
さｆ［ろプロセッサの動作を考慮すｔｔ、　ｌず明らが
なように、：１ン１−［１−ルプ［１セツサの制御がＴ
■Ｐ命令に至ると、その時点で＝１ン１〜［１−ルプロ
セッサのデータ処理けりエイ１〜し、、ＴＶＰＪ′、Ｊ
、降のスカラ処理ａ−命令列を実行することができない
。 二わけベク［・ルプ「１センサをコン１−ロールプロセ
ッサに付加させたために生じた無効時間である。 二の無効時間をｔ側車化し、上り高速のベクトル処理装
置を実現するため、セグメントａをさらにそのデータ処
理の型に従って次のように細分する。 中　べ））［・ル９！！！埋以前に開始し、なければな
らない処理（以下ａ１処理という） ｑ・　ベクトル処理と同時に実行できる処理（以下ａ７
処理という） （ＡＩ　　ベクトル処理以後に行わなければならない処
理（以下ａ、、処理という） ｒ７ｊ）　　ベタ１〜ル処理の完了のチェックを開始す
る命令（以下５ＴＶＰという） 弔）　ａ、処理どａ４処理の境界を示す命令（以下Ｂｎ
ｒＴＮｒ１という） 上記の分類に上−〕で示された命令によってセグメント
−ａを再構成すると第５図すをｔｌ）る−第５図りの構
ｊ告のプロゲラ！いについてコン１〜ローＪレプロセノ
什とベクトルプロセッサの制御は次のように八・、乙、
：ｆｌｌ系列の命令け＝１ンｉ・［］−ルプロセッサτ
実行さ１１７１．ＥＸＶＰ命令は＝１ント「１−ルプロ
セノ升τ子−１−ドさ４１．ベクトル処理−動オろ、ベ
グトＩ＋、／命餐列は起動さ１またベタ１〜ルプ［１セ
ノ什て一１ンｌ−「１−　ルブロセノサを介して主記憶
°（重囲１０９（第１図参照）から読出され、ベク１、
ルプｒ１セッ什てデー１−１．さｉ＋実行さ］する。ａ
。 系列の命令はコントロールプロセッサセッせプｒ１ヤソ
甘の動作どけ非同期にテコ１−ドされ実行さｔ＋ろ−Ｓ
Ｔ■Ｐ命令によって、：Ｉントロールプ［１セノ升の子
：」−ドサｒクルけ２−］のフェイズに分割前１１ろ　
第１のフエ、ｒスではベクトルプロセリ什でのデータ処
理が終了し、たか否かがチェック主ＩＩ、第２σｉ　”
７　工、（ズでけａ２系列の命令が実行さ１１イ、　該
２フエ（ブけあｒ）、かし、め定義されたりｒミン′ノ
間陪で相互に定着さおだ時間を占める。 ハ゛シ１．ルプ「１セツサのチー　タ処理が完了し、た
場合第１のフェイスけｔｌ’ｌ　ｉｈｔする。ａ７命令
の処理において、ＢｎｕＮｎ命令を検出し７た場合は第
２のフエイズは消滅する　−の２様のデ：１−トフエイ
スの導入により、ベクトル処理の完了を調へながら、同
時にスカラ命令の一部の処理を実行することがτきろ。 二の機能により、コン１へ［１−ループ［１セツサにベ
クトルプロセッサを付加したために生じた「無効時間］
を極小化できる。 １！Ｌ　Ｉ：、ベタ１ヘル処理の終結についての無効時
間の極小化について述べたが、ベクトルプロセッサ起動
についても全く同様の議論が可能である。 次にプログラムのロケーションについて考察する。いま
まで述べて東だようにプロゲラ１１とデータは拡張記憶
装置ｌ−の実アドレスによって、そのロケーション位置
が定義されている。当然プログラムのデータ処理手続も
当該ロケーションによって記述されている。一方、局所
メモＩｌ空間を主記憶装置ヘロードし、このロードされ
た新たな空間に対し２データ処理を行う場合、以前のロ
ケーションによって行う二とが不可能になるにの場合、
局所メモリ空間を主記憶装置のどの番地に１−＋　−Ｉ
し、たのかを示す情報をコントロールプロセッサが、−
２０＝ 局所・メモ１１空間をｒｌ　−１ニオる命令をデニ１−
ドする際抽出（、ての情報を基に″１ント「Ｊ−ルプ「
１セツ什（ハフ力う処理、ベクトルプロセッサのベクト
ル処理１−Ｆ−１て発生するメモリアクセスのアト１ノ
スリロケーシヨンを行う。二のりロケーションされたア
ト１ノスは主記憶装置の実アドレスを示している、従っ
て＝１ントロールプロセッサ、ベクトルプ「１セツサに
７ドＩノスリ「１ケ一シヨン機構を具備するニどに上り
局所メモリ空間におけるプログラム実行か可能になる４ 次にページングプ「１セソ叶の機能について考慮する。 前述の議論はページングプｒ：１セッサの局所メモ１１
空間管理についてのみ行わ打ており、局所メモリ空間そ
のものの構造についてけ行わわていない−ベク［・ル処
理けある特定のデータ群に対し一様のデータ処理を行う
ことであるので、スカラ処理のように［処理の順序性」
について、上記のデ〜　タ群内の要素について必ずしも
保証する必要は八・い−次のような１１０ループを考え
ると、ｎＯ１００１＝１．］ＯＯＯ Ａ　（Ｉ）二Ｂ　（■）　十Ｃ（■） １００　　Ｃ０ＮＴ　Ｔ　へＩ　ＴＪ　ＥΔへ９１〜ル
要素けＩ＋　２＋　　３＋・・・のようか順序でＲ］算
する必要けろ・く、１　＋’　３＋　２＋　４　＋　５
＋　　・・の順序でもよい。ｍ＝でに記のＤＯ小ループ
同じセグメントに次のよう７ｊ、ｙ　ｒ）　Ｑループが
存在し、たどする。 ｎｎ　　２ｎＯＴ＝１，９９９，２ ｎ　（Ｔ’）　＝ｌ”３　（Ｔ）＊Ｃ（Ｔ’）２　ｏ　
ｎ　　ＣｏＮＴＴ　ＮＴＪＥ 後者のＤＯ小ループ前者のループとけ異なり、Ｂ。 Ｃベタ１ヘルへのアクセスは連続でなく非連続である。 ベグ１ヘル処理はテーク処理を間断なくパイプライン演
算器に行わせ、処理速度を向上させる処理であるため、
被演算テークは非連続よりも連続番地に置く方が効率が
良くなる。Ｂベタ１〜ル要素がＩ　１２１３１　　のよ
うにロケーションされている場合、二の［Ｉケーション
は前者のＤ○のベタ１〜ル処理にけ適しているが、後者
のＤ○の処理には前者程適し、ではいない。し、かし、
Ｂベタ１−ルのロケーパ、・コンを、Ｉ、３，２．４，
５．７．６＋　　８＋ａ）よ−）にすると、後者のＩ］
○クル理（二於いても連続７′ノセスとな：１、テーク
処理効率か向１−する。 すた＾１Ｔ昔σ）ｎｏ処理において、ベク］・ル処理で
けテークの順序性は保証し、なくて白いので、アクセフ
、　ｔｙ＋沖１青性は変Ｉ′″ｌオ、データ処理効率は
低下し、ない　　射にｎｌどびのア′ノセスヒｎとびの
アクセスか連続７　））セスどｌＩＨ存する場合、配列
をｍ＊ｎのｆＩ１余に１〕てｍ＊ｎ個の部分集合に分離
することにｔｌｌ、ｍどびの７グセスがポイントする部
分沖合！−１１とびの７！ノセスかポインダする部分集
合とじ分けろ二とができるｍ−のよう内・操作を行って
も’；ｊｌｔ　Ｉ＃ｌニア’、）セスにけ影響をりえ＾
・い。二の分離操作しＬ；１部分に５合内でけそ旧ぞわ
のアクセスは連ｉ、プ１：１７．　ｆＩ：乙−従一、て
、拡張記憶装置−に１′Ｚある局所メモリ空間を主記憶
（−１ｉ　ＩＦｉへ「１−ドする際、−１−記の配列の
部分集合再配置化をイイら二とに上って局所メモリ空間
のｔｉＶｔ造の最適化を行い、ベク［・ル処理の高原ｆ
ヒ右図る二ｋかできろ。てのようｆ′８′、処理分散を
ページソタプ「１セソ甘どベクトルプ「１セソ甘間で行
い、ペクト・ル処理装置の高速性をより向上させうる。 １−記の局所メモｊｌ空間の部分集合再配置による最適
化どけ、セグメントのアクセスが行わ第１ない部分集合
を主記憶装置へローディングＬ、ないことではない。ア
クセスの行わわない部分集合を主記憶装置ヘロードし、
なければ主記憶８袖は小さくなるが、局所メモリ空間を
拡張記憶装置へ書き込む際、アクセスの行われなかった
主記憶装置−ににローディングさねている・い部分沖合
を書込力に先立って拡張記憶装置から読み出し１部分集
合再配圃のｊψ操作を行い、その結果を拡張記憶装置に
書込まなければならない。 拡張記憶装置へのアクセスは主記憶装置のアクセスとは
異なり、一種類のアクセスが連続し、た時にのみ高速と
なるので、上記の、ように拡張記憶装置への続出書込が
交互に発生し、た場合、著し、いテーク転送速度の低下
を来す。このため、セグメントがアクセスし、ない局所
メモリ空間の部分集合をも主記憶装置へロードし、でお
き１局所メモリ空間ａ：　ｌｉｊ’、　ｌ’ｊｆ３記憶
装置に書込む際には、主記憶装置への舌１．４！ｌ１ｆ
ｉ：アクセスを行い、部分１ニ合再配置のｊゲ！操作を
行−１て１１）：りに記憶ヤ装置ヘス１へ７するように
する。 Ｊ″ｌ、１　プ「１グラ１１のセグメント処理ヒを行い
、主記憶装置ｒｔの情＋ｌＩを局所メモ１１窄間に限定
し、か−）局所メモ＋１空間の部分集合の再配置による
メモリ空間のセグメント処理に対する最適化を行うこと
にトリ　拡弓１４記憶装置１−に定義されだ大規模内・
プログラムどぞのプログラム実行に必要な大メモリ空間
右十記憶装置トし存在させた場合と同様のベタ１〜ル処
ｐｌ＋を、上り小さい主記憶装置上で行うことが丁きろ
１ 第６Ｕ２１は本発明のベダトル処理装置にｆｊけるコン
ト［１−ルー／’ｒ＋セッ什の命令デコーダの前処理部
分の概略ブ［１ツ！７図である。 第６図にｔｊいて、命令は主記憶装置１０９（第１図参
照）よ１１パス６５０を介し７てフリップフロ・・ノブ
（以下ＦＦど呻す）６００に入ろ−ＦＦ６００１−の命
令は命令管理回路６０１によって、ペーシングプ「Ｊセ
ッサ、Ｔ１ント「１−ルプロセソ什、又けへ９１−ルプ
「ｌセラ什用の命令に分類さ１シ、タイミン′ノ合せの
ためのＦＦ６０２を介し７てス、ｒソチング回路６０３
に送［″Ｊ第１る。ス、ｒツチンク回路６０３により命
令の型に従−］で、ペーシンノノ゛プロセソ什川の命令
は命令スタック６０４に、　ｍｌントロールプロセノサ
用の命令はスタック６０５に、ベタ１ヘルプ［１セツサ
用の命令はスタツノノ６０６に入る。６０８は命令）、
タライノ６０／ｌ内の命令移行を管理する回路であ暴）
、該回路はフエイスジエネ１ノータロ０７によって定義
される特定フェイズたけ動作する。以下二のフェイズタ
・ｒミンクをＡフェイスどよぶ、スタック「３０４に入
った命令は１．ヘフエ・ｒス毎にス９ッグを移行し１．
命令ｌノシスタ６０９に入る。該命令１ノジスタ６０９
上の命令はテコーダ６１０によって子コードされ１局所
−メモリ空間をロート又はストアする命令とウェイト命
令とその池の命令とに分類される。ロート・ス１−ア系
命令の場合、セ１ツクタロ１２けパス５１を、ウェイト
命令時はパス６５２を、その他の命令の時はパス６５３
を選択する。 −Ｊｊ　　ページングプロセッサ１０７　（第１図参照
）ノ状態（１パスｎ　５　・Ｉ　ｌ　’＋ｆｆ４　Ｌ　
テＦ　Ｆ　６１　］　１１：　（呆ＥＩＦ主１１τいイ
）６′″二で　ページングプ「１セツサか１′シーのＩ
Ｉ　’ｐをＦ　Ｆ　ｔ；　１１力状態が″ビ′とし１．
そうτへ゛い場合も−”　ｎ　”とする。またスタック
管理回路（’ｉｎ８にけパス６　！”ｉ　５右）介［、
τ向合移行押出情報か１″！、＋’、　４１ろものどオ
ろ−「ｌ　−ｌ：・ス１〜７系命令の場合、セレクタ６
１２（」パフ、［）５１ど〔３５５の接続右行うので、
ページソリ゛プ「１セ・・）什１０７がビジーのｔｌｊ
ｌ　１１１　、　ｏ−ド又はストゴ′命令は命令１ノシ
スタ６０９Ｆに留る。ペーシソゲプ「Ｉセソ什１０７か
ビジー状態でろ・くな−Ｉ九用今、パブ６５１むよび６
５５を介して命令移行許可がスタック管理回路６０８に
対し、て行わ１１、局所メモリ空間σ）ｒｌ−ド又はス
トア命令がパス６５　（ｉ　％通し、てページングプロ
セッサ＋０７にｉ’ｊ；　ｒ’Ｉｉ１：ｇ。 一′でページン））ブ「１セソ廿ウエイ１へ命令動作は
一１ント「１−ルプ「１セツサ１０１のＲＥｌ、（リリ
ース）命令に関連するので　コントロールプロセツ什系
列の命令の処理について説明する。 コントロールプ「１セラ什系列の命令はスタック６０５
に入った後、スタック管理回路６１４によ−２て命令移
行が管理さ狛る。スタック管理回路６１４けフエイズシ
ェネ１ノータロ０７がＡフエ、（ズ以外の７エイズを生
成【−１たどき（Ｊ！Ｊ、下このフェイズをＢフェイス
という）に作動する。また該管理回路６１４け２種類の
命令移行押出指示をパス６５７．６５８を通して受けと
る。こわらの抑１１−指示かない時、命令けＢフェイズ
が生成される毎にスタック６０５を移行し、命令レジス
タ６１３に入る。命令レジスタ６１３上の命令はデコー
ダ６１５によって解読され、Ｒ，Ｅ　Ｌ命令以外の場合
。 ＦＦ６１６に′１″がセット・される。このＦＦ６１６
け一１ントロールプロセッサ１０１が成るプログラムの
セグメントを実行中であることを示す。テ：】−タ゛６
１５がＲＥＴ、命令を解読すると、ＦＦ６１５けＩＩ　
ｎ　Ｄにリセットされる。第１図の主記憶装置ｆ’ｆｆ
１ｌｌ’）４，１０５の状態は次の状態を考える。 （１）主記憶装置に局所メモリ空間が［１−ドご１１゜
一１ソｌ−ｒｌ−ルプ［１セツ什およびベクトルプロセ
ノ什かｌ’、　％、川用ヒｔ（Ｉニー：）た状態（］゛
ノ、下ｌノティ状態１・い５） ｔＷ’　：’Ｅ記憶（＝！２１Ｆ’ｆにページング−１
ロ七ソ什かアクセス［τいろ状態Ｃ以下ジェネレ−ト状
態という）＋２Ｊ、、ｌ−の上記憶装圃の状態はページ
ングプロセッサ１０７が１ｉ′！−理し、その報告がコ
ントロールプロセノ仕１０１にろ・される。第６図では
パス６６０゜６（５１を介しτそｌ＋ぞ］ｌ主記憶！Ｘ
Ｊｉ　１面１０／ｌ、１０５の状態の報告がかさＪ’ｔ
　、　　Ｆ　Ｆ　６２０　、６２１に１い［寺さ才する
一ＦＦ６．ｌ！ｎ、６２］の１直はページン′ノ゛ずロ
ヤッ廿１０７がジェネレート状態ならば゛ビ′、１ノテ
イ状態な１″１げＩｆ　ｎ　１４とする。 テニ１−夕６１５でＴＪ　ｎ　ｔ、　ｉ　＋命令が解読
されると、そのフ、１象とする主記憶ヤ装置１０４ある
いけ１０５の状態を調へろために、セレクタ６２２に指
示が行わり、ＦＦＩ’ｉ２Ｑ又け６２１の状態をパス６
６２ｖけ６６３を介し７てセ１ツクタロ２３へ送る。セ
１ノリタロ２　、ｉ　′ｒ−けＴＴｎｔｊｌ系命令の時
はパス〔；６４１１１１１を、１丁ｒ＋Ｉｉｌ系１゛Ｊ
、外の命令の時にはパス６６５側を１ｉｔＲする。仮に
ＬＴｎｔｉｌｌなる命令がデコーダ６１５で解読されて
、”］’″が主記憶装置１０４側たったとすると、パス
６６２．６６／ｌ、６５７の１妾続が行われ、ＦＦ６２
０の状態がスタック管理回路６］４に送られる。このと
きＦＦ６２０の内容が゛１″であると、スタック管理回
路６１４の命令移行処理は押出さ１（、命令レジスタ６
１３」−にＴＪｎｔ、ｊｌｌの命令は保持される。この
命令滞留処理はページングプロセッサ１０７がレデーイ
状態となるまで行われる。ページングプロセッサ１０７
がレデーイ状態になると、命令移行が行わト、パス６６
７を介し７てコントロールプロセッサ１０１の次段命令
解読部に命令が送られる。Ｕｎｔｉｌ系以外の曲以外は
、セレクタ６２３はパス６６５側を選ｌＲするので、ス
タック管理回路６１４に命令移行押出指示は行われず、
ページングプロセッサ１０７の状態とは関係なく命令は
パス６６７　、ｔ：に送り出される。 再びページングプロセッサ１０７の命令テコード処理の
説明にもどる。 命令トジスダに０９に１１工ｒ１・命令か東だ場合、７
−１−タ〔；１０の指示によりセ１）））タロ１２けパ
スｒｉ　！”ｉ　：！Δ選ＩＲ第２）　従って一１ン１
へ［１−ルブロセ・・）甘１０１のための命令てＲＥ■
、を発行Ｌ　＠、い限す　バージングプ「１セツ廿１０
７け命令待ちの状態てつ１ｒ１・する〜該ＲＥ■、命令
はセグメント処哩の終了時点で発行され１局所ｌモリ空
間内の処理がｊ疼−２！−ｆす、該空間が拡張記憶装置
１０８に１ト込オＩＩ　ｔ＋：け、１１けなｒ：、、　
ｔ））いという因東関係か保証さ１１ろ、 べ戸１トル命令はス（ソチン１）回路６０３を経て。 スタッグ６０Ｇに入る　二のスタックを管理する回Ｖｆ
Ｉ　Ｍ　６３　ｎ　′７：＄＋　Ｚ＋　、該スタック管
理回路３’ｆｌ　６３　Ｑけパス６７０を介ｌ−てべ）
７　ｌ・ルプロセｙ廿１０２（第１１″ス１参照）から
のべ））１−ル命令読出要求信号Ｉ−、、ｌニー、、て
動作り、、　フ、９　ニア　−’）　６　ｎ　６ト（７
）へ４７　’（Ｊｌ／命告ヘーパフ９７１１−に送信オ
ろ５ 各プクソ′）管理回路ｒ；Ｑ８，６１４．６’３０てけ
命令かスタ・・ツクに入＋７．ろ゛くなろど、そわぞオ
ーパスに８ｎ、６８１，６８２を介し、て、命令管理回
ｖ各６０１に命令送出抑１１−を要求する。命令管理回
路６０１では、ＦＦ　Ｂ　Ｄ　Ｏ内の命令と該送出押出
指示との間の関係を調へ、命令続出処理を要求し・てい
るスタックとＦＦ６０　Ｑ内の命令タイプが一致し、て
いる場合は、主起憶装＠１０９の命令続出処理を中断す
るようにディセーブル信号をパス６８３を介し７て、］
］ン１−ロールプロセッサ１０の命令読出回路に送る。 第７図はコン１へロールプロセッサの命令デフ１−ダの
後処理部分の概酩ブロック図である。 コントロールプロセッサ１０１のための命令はパス６６
７を介してスタック７０１にスタックされる。：のスタ
ック７０１はスタック管理回路７０２によってスタック
内の命令移行が管理されている。該命令移行動作は第６
図のフェイスジェネレータ６０７のＢフェイズ出力信号
によって行わわる。該フェイズ信号はパス７５０を介し
、第７図の回路ブロックに送ら才ｌるものとする。セｌ
ツクタフ０３は初期状態ではパス７５１を選択し、でい
るどする。従って、スタック７０　］　：Ｊ−，の命令
けＢフ工ｒブ１１″ｆ号に同期してスタック１−を移行
し、命令１ノジフタ７０４に格納さ４１る。 命１＝　１．′シフ９７　ＣＩ　、４十の命令はテコ−
タフ０５によ−、て解読さＪＩ、ベクトル−１「１セツ
サ起動命令（ＦＸＶＰｉ　ベクトルプロセッサ状態チェ
ック開始命令（ＳＴＶＰ）、オン、トびヘノノトル命令
と並ｔ１１τ実行τきる命令ど出来ない命令のＩｆｆ界
を示す命令（１１ｎＴ■Ｎｎ）どに分類さ才］る。 Ｆ　Ｘ　Ｎ、７　ｒ’又はＳ　Ｔ　Ｖ　ｒが解読さ１１
だ場合、デコーダ７（１５はスイソチンク回路７０６に
よって命令１ノジスタ７０４十の命令か第２命令Ｉノジ
スタ７０７ｔ＼移行するようにテータパスの接続を行う
よう制御する９第２命令１ノシスタ７０７１−の命令は
第２す１−タ゛７０８によ−〕てデコー１；され、べ′
ノドルーツ°「１セツサ１０２の起動又はチェック情報
が牛１＋Ｑさ狛　パス７５”４（Ｔｌマ〕ノド信号どオ
ーダ又１」子−９信６を識別するため２重線で記述さ才
［ている）４介ｌ、てベタトルーｆｒ＋セッサ１０２に
必要＊、、！Ｗ示がろ゛さオ；ろ。二の１￥、テコ１−
夕７０５によ一、　−ｒ　Ｆｒｒ　７　ｎ　ｑが”　ｌ
　”に七ノドされ、二の↑前傾かパス７５５を介し、て
セレクタ７０３に送られる。 一方、パス７５０を介し、て送られて来たＢ７エ、ｒズ
信号は第２フエ・ｒスジエネレータ７１０に入力さお、
Ｂフェイズをさらに分割したＣ、Ｄフエ、ｒスを生成す
る。Ｃ，Ｄ両フェイスは同時には生成さおない。ここで
１すＣフェイズをスタック７０１」二の命令デコードに
使用し、Ｄフェイスを第２命令レジスタ７０７上のＥ　
Ｘ　Ｖ　Ｐ又は５ＴＶＰ命令のデコート処理に用いるも
のとする。今仮に第２命令レジスタ７０７にＥ　Ｘ　Ｖ
　Ｐ命令が（８納されているとする。このときすでにＦ
Ｆ７０９け１′ビ′にセットさ汎て才ｊす、該ＦＦ７０
９の出力はパス７５５を介し、てセレクタ７０３を動作
せしめ、パス７５２上のＣフェイズ信号を選択し１てい
る。 一方、ベタ１〜ルプロセノサ＋０２に送られた起動又は
チェック情報は該ベクトルプロセッサ１０２に作用し５
．そのレスポンスがパス７５６を介してＦＦ７１］に送
ら第１る。ここではＦＦ７］］のｆ直がＬＬ　Ｄ　ＩＩ
の場合、ベクトルプロセッサ指示が成功した二どを示し
，、１″″の場合失敗したてどを示すビする。ＦＦ７　
１　１の値は比較回路７１；）にトー１τ′″０″どＪ
上申ンさ才する。 ーで′７′ー次の仮定を画く。セレ９タフ１４け初期：
Ｉｋｆｌ？τ目パス７５３を；巽ｔＲするどする，パス
７５゛３にけＩ）７エ、、（ス信号か送Ｉ）、土ｌて来
るものとする。 ！ヒｄｉ’／回ｖＩＩ７　１　２　力出力はパス７５７
を介し、で。 ｎ　”１　ｘ　４ズ信号とＡ　Ｎ　Ｄ回部７１３で論理
積がどらｔ＋．ＦＦ７１１の内容が０′″となー〕だ場
合でか−）ｎ７７、（　スのとき、即ちＥ　Ｘ　Ｖ　Ｐ
　又けＳ　Ｔ　Ｖ　Ｐ命令が実１：？さ４劃たタイミニ
ノブでＦＦ７０９を″０′″にｊｌ＋・ノトオる一Ｆ　
Ｆ　７　０　９が１１　０　１１にリセッ１へさ、ｌま
た場合、セ１ツクタフ０３けパス７５１を再び選↑Ｈし
、、初期状態のようにＢ７エ、ｒズで命令のデコー１り
が行わオ（る−　ニオ１に反し、ＡＮＤ回路７１３τ論
理積をどった結果，ＦＦ７０９か１１セツトさｉ’Ｌ　
ｌ’ｉ”、い４０合　　セ１〕））り７０３けパス７５
２を選択［−、セ１ノテノタ７１４（土パス７５コをＩ
Ｉ択する。即ち，Ｃ′７エイスでは命令スタック７　０
　］　−１−の命令移行か行わす」、１１１反のＤフェ
イズでは第２命令レジスク７　０７．１−（７］ＥＸＶ
Ｐ又けＳ　Ｔ　Ｖ　Ｐ命令処理か行わ才する。 Ｃフェイズ時、命令スタック７０１の命令けＥＸＶＰ又
けＳ　Ｔ　Ｖ　Ｐ命令を含まない。こわけベー′ノＦ・
ルプ「１セツサ１０２の起動を行った後に再び起動を行
ったり、直後にベクトルプロセッサ１０２の状態をチェ
ックする二とけ論理的に意味がないからである．もしＥ
　Ｘ　Ｖ　Ｐによってベクトルプロセνす１０２の起動
を行い，数タイミング後に該ベクトルプロセッサ１０２
の状態を調べるような場合けＳ　Ｔ　Ｖ　Ｐ命令の直前
にＴ３　０　Ｕ　Ｎ　ｒ１命令を必要とする。この条件
の下に以下の説明が成立する二とになるー Ｃフェイズ時、デコーダ７０５け命令Ｉノジスタ７　０
　４　１１の命令を解読し、スイッチング回路７０６に
よって、パス７５８と７５９を接続する。従−〕で、Ｃ
フェイズでは命令は命令１ノジスタ７０４から第３命令
１ノジスタ７１５に移される。第３命令レジスタ７１５
ｊ−の命令は上記の条件よりＥＸＶＰとＳＴ　Ｖ　Ｐ命
令は含まれない。第３１ノジスタ７　１　５）１の命令
はデコーダ７１６によって解析さ−　：１Ｇ− ｉｌ．ｐ，ｎＴＴＮｎ命令の時に限りＦＦ７　１　７が
′１″′じヤ・ソトさ：ｌする。ＦＦ７　１　７が′１
″′にセラ１へされる長二，パス７６０を介してセレク
タ７１４１オパス７５１”ｌど７５７を接続する。同時
にスタック管理回路７０２に命令の移行押上を指示する
。この処Ｔ！Ｈ　ニより．Ｔ’ｌｎＴＩＴｒｌ命令が出
現し，た後，Ｃ，　Ｄ７、ｘ（スけ／１１１滅し，、Ｂ
７エイズで第２命令レジスタ７０７ヒのＥＸＶＰ．ＳＴ
ＶＰ命令の実行が行わトろ。またＦＦ７　１　７かパ１
”となった時点又はスタック管理回路７０２で命令スタ
ック７０１に新たへ・命令をスタックできなくなった時
点の画集（！Ｉの論理和がＯＲ回路７１８でとＩ″Ｊわ
５命令送出抑＋ｌ−１’Ｎ示が一１ント・ロールプＬ１
セッ廿１０１の前段テ゛ー１ード回ＶｆＩ（第６図）に
パス６５８を介して送１゛＋　ｉｔろ，ＦＦ７１７のリ
セット−はベクトルプロセッサ１０２の１ノスポンプが
ＩＩ　ｎ　１１となるまで行われ内゛い、、該７＋トソ
プフ「１ツブ７１７のリセットはＡＮ　Ｄ回路７］３の
出力にＹリパス７６１を通して行わ４Ｉる。 一Ｉｆ、第；３命令１ノシスタ７１５Ｊ−の命令がＢ０
ＴＪ　Ｎ　Ｄ命令以外の場合、ＦＦ７１７は゛′ビ′に
セットされず、当該Ｉノシスタ７１５１−の命令けＣフ
ェイズタイミングでパス７６２上に送り出される。 パス７６２は汎用計算機と同様の命令デコード処理を行
うコントロールプロセッサ 回路に接続されている。 次に第８図乃至第１０図を用いて，ページングプロセッ
サによる拡張記憶→主記憶データ転送動作についてη（
ａ明する。ページングプロセッサ１０７においては、局
所メモリ空間の部分集合の生成と再配置をローカルメモ
リとマーク１ノジスタを用いて行う。ローカルメモリと
は拡張記憶装置上のデータをロードする際、データを一
時的に保持するメモリのことであし）、二のローカルメ
モリー１−でセグメントのアクセスが局所的に連続にな
るようｔ二要素のならべ替えを行う作業領域の：とをい
う。 マークレジスタとはレジスタのビットが拡張記憶装置か
らロードしたデータの論理的な区切（たとえば語境界）
に対応し・、該区分がセグメントによってアクセス対象
となっている場合にマークレジスタの対応ビットが１″
′であり、アクセス対象でろ・い場合に”　ｏ　”とな
るデータ（以下このデータをマークという）を保持する
レジスタをいう。 第８図はページングプロセッサ１０７の拡張記憶装置へ
の１１ク工スト生成部と読出されたデータをバッファリ
ングし，、マーク１ノジスタによる局所空間の再配置を
行う論理回路の概略ブロック図である。 第８図の論理回路が起動されると，パス８５０を介し７
てＦＦ８００に拡張記憶装置からロードすべきデータの
個数がセットさ１する。同時にパス８５１を介してカウ
ンタ８０１．８０２がリセットされ、カウンタ８０２に
は拡張記憶装置からロードする局所メモ＋１空間の先頭
番地がセットされる。 カウンタ８０２け該先頭番地とＦＦ８０３上の増分値を
毎クロツク加算し、、１ノジスタ８２３，パス８５３を
介し，て拡張記憶装置８０４ヘアドレスとして送る。第
８図には図面の簡約化のため、拡張記憶′ＪＡＷ８０４
へ送る起動及び動作指示信号パスとそれに関する論理は
省かれている。 −３９＝ カウンタ８０１はカウンタ８０２と同期し，て動作１，
、増分値けＦＦ８２１によりＩＩ　Ｉ　ＩＩにとら第１
ている。該カウンタ８０１の出力はレジスタ８２２を介
し７比較回路８０５によって毎夕，ｒユング後比較され
、ＦＦ８００のロードすべきデータ数との一致がとられ
ると、カウンタ８０１．８０２のカウントアツプ抑止が
レジスタ８２４、パス８５２を介し、で行われる，この
抑止はパス８５１からリセット指示が来るまで解除され
ない。 拡張記憶装置８０４にパス８５３を介してリクエストと
アドレスが送られた後，拡張記憶装置８０４から数十タ
イミング後アドバンス信号がパス８５４を介し・て送ら
れ、続いて読出されたデータがパス８５５を介り，で送
られる。ここでは説明を簡約ｆヒし，ページングプロセ
ッサの動作の基本的部分を明確にするため次の仮定を置
くことにする。 １℃　　拡張記憶装置のタイミングはページングプロセ
ッサの４倍の周期である。 （２）　　拡張記憶装置へのＩＪグエストに対するレス
ポンスデータ１１１けページングプロセッサの処理テ一
タ巾の４倍である。 （′１１　　第８図は拡張記憶装着のタイミングで動作
し。 でいるが、点線で囲まれた部分はページングプロセッサ
のタイミングで動作する。 論理回路８１０はページングプロセッサのタイミングで
作動するサイクルカウンタで，値を０。 １、２，３，Ｏ・・・・・・のように周期的にとり，こ
の値をパス８　５　６」二に送る。セレクタ８１１けパ
スＲ５６　１−の信号ｌ二よって制御され、拡張記憶装
置８０４からＤ−ドされて＋？ＦＢ　＋　２〜８１５上
に保持されているデータを逐次ｉ！！！ｔＲ　Ｌ−、結
果をパス８５７」二に送る。 一方マークテータはパス８６０を介して送られ、ＦＦ８
　］　６にいったんラッチされた後、スタック８１７に
送られる。スタック８１７では拡張記憶”Ｊｉ　置８　
０　４からのデータアドバンスが来るまでマークデータ
が保持される。第８図では図面の簡慴化のため，スタッ
ク８１７け２段しか示されていない。パス８５１にアド
バンスか来た後、スタック８１７中のクークデータけＦ
Ｆ８　１　１’ｌに移されるａＦＦ８１８上のマークデ
ータも又ＦＦｌ’ｌ　Ｉ　２へ・８１５１のデータと同
様セレクタ８１９に十−］τ升４　’７　ＩＩ　ソり　
ｌ：ｉ！ｌｔｌ’ｉ！が行わわ、パス８６１１ｍ送られ
る。このマークデータは論理回路１’１２０の入力とな
り、マークか１″′ならば′パス８５７−ｔ：の信号を
加工せずにパス８６２−）：に送る。もしマークかｔｒ
　（Ｉ　ＩＩならけ入力テータに関係なくパス８６２上
のデータを”　０”とする ここまでの処理によって、局所メモｉ１空間の部分集合
の再配置に関する準備が行われた二どになる。 第９図は第８図のパス８６２上のデータを、主記憶装置
に書込むため、ｍとびのアクセスを部分的に連続とする
ように一部のデータの順序を入替る処理を行い、かつ主
記憶装置の書込先のアト１ノスを生成する論理回路の概
略ブロック図である。 パス８６２上のデータは一度ＦＦ９００にラッチされる
。次のタイミングでＦＦ９００のデータがパ０″″であ
るか否かのチェックが比較回路９０１でなされる。ＦＦ
９００上のデータが１７０　ＩＩでない時　パフ、！１
　”、ｓ　０．１−にバ１１ノド信号か送り出され。 子−９が”　ｎ　”ろ・らげパス！１８０−ににバリッ
ドがｊス出七１１ｚ、　　論理回路９０２け、ＲＡＭ書
込ポインタ！Ｉ　ｎ　’ｌ、ＲＡＩＶ（読出ボ・ｒシタ
９０４、主記憶書ｉ３ポｒンタ９０５の作動と停車を制
御する管理回路τある８仮に管理回路１〕０２のパス９
５２　ｈの信号を・１ト込ポインタ個１作可どする。（
パス９５１（１パス！１５２，９５３，９５４の東線で
ある。）二の時、パス９５０トのバリフ１；信壮どパス
９５′：！１・の許可信号けＡ　Ｎ　Ｄ回路９０６で論
理積がとｔ′Ｉ才ｊ　井込ポインタ９０３のカラン１ヘ
アンプバリリドと九゛ろ　該カウントアツプバリッドか
生成さ１１ｔ−とき、書込ポ（ンタｎ０３は、ＦＦ９１
７の更新値によるカウントアツプを行い、ＲＡＭ９１０
゜９１１の書込ア１〜ｌノスを牛Ｔ友する。ＲＡＭ９１
０　。 ｑｌｌ（士［１−カルメモリであり、次のように用い１
゛、狛ろ。 ・１−１　　け

【゛めＲ／１．１９］ｎか書込対象どな
る。 （２）　　当該ＲＡＭに書込めなくなると、管理回路９
０２けＲＡへ４９１１を書込に使用するようにスイツチ
ング回路９１２に作用し、データパスの接続を行う。 ｔｌ）Ｊ−記■によって書込先のスイッチングが行われ
た時、すでにデータの書込まれたＲＡＭ９］０け読出対
象のＲＡ、　Ｍとなり５続出が可能になるようなテ゛−
タパスの接続がスイッチング回路９１２で行われる。 ■　書込対象のＲ，ＡＭ９１１が書込めなくなると、項
番Ｑ）と同様のＲＡＭの切替が起る。 １）〜■のくりかえし・に於いて、第８図のＦＦ８１８
のマークデータに゛０″が存在すると、書込ポインタ９
０３の値の更新は、読出ポインタ９０４の値の更新より
も遅くなるが、書込読出ＲＡＭのバンクが異っているの
で両ポインタ間の比較は不要で、ある。ＲＡＭ書込時、
書込バリッドが生成されるまで、書込対象データはＦＦ
９１３に保持される。　　　・ ＲＡＭ９１０，９１１の読出は次のように行われる。管
理回路９０２によってパス９５２を介して読出ポインタ
９０４が起動されると、ページン＝４４− グー／’ｒｌセソ什のタイミング毎に該ポインタはＦＦ
９１８の値で更新される。このポインタ９０４の出力値
は直接ＲＡＭ’９１０．９１１を読出すためには用いｒ
゛＋　ｉｔず、ＲＡＭ９　］　Ｏ，！１１１を読出すア
ト１ノスを生成するための表が格納されているＲＡ　Ｍ
９１４を引用するためのアト１ノスとし、て用いられる
。二二で１才ＲＡＭ９１４をアクセフ、するための各信
号の１ノベル変換回路は全て省略されている、二のＲＡ
Ｍ９１４の弓Ｉ用に、上るＲ、ＡＭ９１０ヌ目９１］目
間１］イントによって、］、２，３゜４．５・・・　順
のように第８図の拡張記憶装置８０４力臼）、読出され
たデータを、１．３’、２．／ｌ、５・・・・のように
順序を一部変更し、て請出すことができる。この操作に
よａ）拡張記憶装置−１−の実メモリ空間の構造と局所
メモリ空間の構造を一致させないで、局所メモリ空間を
サグメン１〜対応に最適なＦＴ市に変換する二とが可能
になる。ＲＡＭ９１４１−の変換テーブルの値は第矩図
の論理回路が起動さオ鵞ろ前にパス゛９５５を通し、で
イニシャライズしてオンく必要がある。このようにして
読出されたデ−タは２書込先の主記憶装置を管理し、て
いる論理回路９１５によって、スイッチング回路９１６
に指示が句、えられ、適切なパス９６０又け９６１が選
択される。ここでパス９６０，９６１は主記憶装置１０
４，１０５　（第１図参照）へのデータバスである。Ｒ
ＡＭ続出ポインタ９０４で値がＲＡＭ９１４のメモリ範
囲を越えた場合、その報告がパス９６８を介して管理回
路９０２に行われる。 主記憶装置のアドレスは次のようにして生成される。主
記憶書込ポインタ９０５は、第９図の論理回路が起動さ
れた時、主記憶書込開始アドレスデータ９６Ｇを介して
、イニシャルセットされる。 ＲＡＭ続出ポインタ９０４が管理回路９０２によって起
動されるタイミンクと同期して、主記憶書込ポインタ９
０５はＦＦ９　＋　９の値に従ってカウントアツプされ
る。生成された書込アドレスは。 レジスタ９２２．パス９６７を介し、てスイッチング回
路９１６に送られ、それぞれ対応する主記憶装置１０４
あるいは１０５ヘパス９６２．９６３を介して送られる
。ポインタ９０４と９０５け管理回路！″ｌＯ２を介り
、で同期し、て作動し、ている。 第１０図はセグメントがアクセスし、ｆ８−いメモリ空
間を主記憶装置１０・１．１０５に格納するための論理
に関オろ概呻ブロック図である。 第８図のパス８５７１−のデータは第１０図のＦＦＩｎ
ｎ１１にラッチされる。第１０図にオンいて、論理回路
１００２は’Ｒ，Ａ　Ｎ、ｙ書込ポインタ＋００３゜Ｒ
ＡＭ読読出ポインツタ１００４主記憶書込ポインタ１０
０５の起動停止を制御する管理回路である。 初期状態では各ポインタは全てカウントアツプ可能ろ・
状態どする。ＦＦ１００Ｏにデータがセラ１〜さ才１ろ
時、書込ポイ〕ツタカウントアツプのためのバリッド信
号かパス９８０４こに送出されている。 該ｚ＜リッド信号とパスＩ　Ｏ５２１＝のカウントアツ
プ可信吐けＡＮＤ回路１００８で論理積がとらｈ　、書
込カウンタ１００３に入力される。同時に管理回路１０
０２けＲＡＭ　Ｉ　ＯＩ　Ｏ又は１０１１に対１５てデ
ータ書込可能なようにスイッチング回路１００Ｇに作用
し、データパス１０５５と書込対象のＲＡ　Ｍどの接続
を行う。ＦＦｌ０ｆ’）１は」ニー・１７− 記の処理のためのデータの保持に置かれている。 ２つのＲＡＭｌ０ＩＯ，Ｉｆ）１１の使用法は前述のセ
グメントアクセスの行われる局所メモリ空間の場合と同
様である。 ＲＡＭ読出ポインタ１００４の起動は管理回路１００２
からパス】０５１を介して行われ、すでに書込まれてい
るＲＡＭの続出アドレスを生成する。該続出アドレスは
レジスタ１０５６を経てスイッチング回路１００６を介
し、てＲＡＭ１．０ＩＯあるいは＋０１１をアへセスす
る。ＲＡＭｌ０ＩＯあるいは１０１１から読出されたデ
ータはスイッチ：ノブ回路１００７によって、データを
書込むべき主記憶装置＋０４あるいは１０５ヘパス１０
６０又は１０６１を介して送られる。データを書込む主
記憶アドレスは書込ポインタ１００５によって生成され
る。該ポインタは管理回路１００２によって起動される
が、カウントアツプを開始する以前にパス１０５７を介
し・て、データを格納すべき主記憶装置上の領域の先頭
番地をセットしておく必要がある。主記憶装置書込ポイ
ンタ１００５けＲＡ　Ｍ　ｉｆ？、出ポ、インタ１００
４ど同期し、て作動

【−・ている、生成された主記憶書
込アト１ノスはレジスタＩ　ｎ　＋　７．パス１０５８
を通ってス・（ツチング回路１００７に送ｌ二、オｌ、
十記憶装置１０／ｌ、１０５の書込読１１−を管理し、
でいる管理回路９１５（第９図）に上って、書込先の主
記憶装置が選択され、パス１０６２又け１０６３上にア
ドレスデータどり、で送り出さ才する。 次にページジングプロセッサの主起憶装り上の局所ス干
ＩＩ空間の拡張記憶装置へのストア動作に−）いて、第
１１図、第１２図を用いてｉ＋ｈ明する。 第１１図は局所メモリ空間内のセグメン１へで参照さ才
ｊろ部分集合内のデータのならべ替えを行う部分の［略
ブ［ｌツク図である。第１１図において、主記憶装置１
０４あるいけ＋０５から読出されたデータは、該データ
の有効性を示すバリッド信号とともにそｉ＋ぞわパス１
１５２．１１５０又は１１５３．１１５１を経由し、て
スイッチング回路１１０２又け１１０１の入力となる。 −ｊｆ、ページングブロセノサが現在アクセスを行って
いる主記憶装置の番号を管理する論理回路１１００があ
る。 該管理回路１１００の内容はパス１１５４を介してスイ
ッチング回路１１０１．１１０２に作用し５、ページン
グプロセッサのアクセスし７ている側の主記憶装置との
データバスの結合を行う。この結合によって５バリッド
信号はパス］］５５．Ｊ−に、データはパス１１５９ト
に送出される。論理回ｖｆＳ］１０４．１１０５はそｔ
ぞｔｌ、　ＲＡ　Ｍ書込ポインタ、読出ポインタである
。こわらのポインタは管理回路１１０６によってパス１
１５６．１１５７を介し・で制御される。初期状態では
ポインタ１１０４はカウントアツプ可能状態即ち、パス
＋１５７−１の信号値が″ビ′とする。：のときパスｌ
　ｌ　５５４二のバリッド信号け、へＮｎ回路１１０３
で論理積がと＃）れ、ＲＡＭ書込ポインタ１１０４をＦ
ＦＩＩＩＧの値に従ってカウント・アップする、この動
作によ１１、主記憶装置からのデータの到着と同期し７
てＲ’Ａ　Ｍ書込アトＩノスが生成される。 第１１図において、１１１０と１１１１はＲＡＭを示す
。この２つの’ＲＡＭの使用法は第９図におけるＲＡＭ
ｎ　１０と９１１と同様であって、管理回ＦＩＲ＋　１
０６によるスイッチング回路１１１２゜１１１３へのパ
ス結合指示によって、Ｒ，ＡＭ＋１１０．１１１１のど
ちらか一方が書込に用いられ。 他方か読出に用いられる。該当ＲＡＭ　への書込が終了
すると、管理回路１１０６け読出ポインタ１１０５を起
動する。該ポインタ＋１０５はＦＦ１１１７の値に従っ
て毎クロックカウントアツプされるか、このポインタの
出力はレジスタ１１２０を介り、、ＲＡＭ］］１４を引
用するためのアドレスと６・ろ。ＲＡＭ　＋、　］　］
　／ｌを引用し、た結果は、読出対象どなっているＲ　
Ａ　Ｆ１４即ち１１１０又は１１１１のア１くレスとな
る。二の間接的なアドレス生成により、局所空間内での
データのならべ替えをＲＡＭの記憶容量の範囲で行うこ
とができる。このようにし、てデータのならべ替えを行
った結果はパス１１６（ｍｌ−に送出さ才ｌろ。一方読
出ポインタ１１０５の内容のカウントアツプ毎にバリッ
ド信号がパス＋１６１１−に送出される。該読出バリッ
ドけＦＦ］Ｉ５で必要な遅延処理が行われた後パス１１
６２１上に送出される。 以上の処理は、局所、メモリ空間内のセグメント・がア
クセスを行う部分集合について成立する。セグメントの
アクセスが行われない部分集合については、読出ポイン
タ１１０５の値が直接ＲＡＭ１１１０．１１１１の読出
アドレスとなるような論理回路によって主記憶装置の読
出が行われる。この部分はＲＡＭｌ１１／１部分を除い
て第１１図と同じ、なので省略されている。 このようにして、主記憶装置から請出したデータとバリ
ッドは、次の論理回路においてセグメントアクセスを行
う部分集合と行わない集合との併合処理が行われる。こ
の時、２つの部分集合を主記憶装置から読出す際、同し
ピッチで読出すと、セグメントアクセスがどちらか一方
の部分集合に片よっている場合、遅いピッチの読出デー
タが次段の論理回路内でぶつかりを生ずる。このため主
記憶装置からの局所メモリ空間の続出を次段の論理回路
の正常動作のために制御する必要がある。 このために設けられているのがパス１１７０である。二
のパスＩ＋７０．．Ｉ−に有意な指示即ち主記憶装置か
らの続出を一時中断するような要求が来た場合、二の指
示は主記憶装置の読出論理回路の動作を中断させるとと
もに、ポインタ管理回路１１０６に作用し１、パス１１
５８．］　１５７．１１５６を介１７て書込、続出ポイ
ンタの動作を中断させる。 第１２図は第１１図によって生成された読出バ１１ツド
とデータ信号を貯え、ページングプロセッサと拡張記憶
装置とのタイミングの相異の一致をとるとどもに、マー
ク１ノジスタを使用してセグメ：ノｌ−７クセスの有無
によって局所メモリ空間の部分集合の再配置を行った操
作の逆操作を行う論理回路の慨酩ブロック図である。 第１２図によ１いて、パス］　１６２上のバリッド信呼
はスタック管理回路１２００に入力される。 該スタック管理回路１２００は、データスタック１２０
２内のデータ移行をバリッド信号の到着によって管理し
、でいる。ここではスタック管理回路１２００とスタッ
ク１２０２を局所メモリ空間の部分集合のうち、セグメ
ン１へアクセスか行われる部分の読出に関するものとす
る。同様にスタック管理回路１２０１とスタック１２０
３をセグメントアクセスの行われない部分の読出に関す
るものとする。 第１２図において、マークデータはパス１２５０を介し
てスタック１２０４にいったんラッチされ、後にマーク
レジスタ１２０５に格納される。 サイクリックカウンタ１２０６はこのマークレジスタ１
２０５を順次引用し、１２０２又は１２０３のどちらの
スタックからのデータを引用すべきかを決定する。この
引用情報はパス１２５１を経由して、スタック管理回路
１２００，１２０１、スイッチング回路１２０７に伝え
られる。スタック１２０２．１２０３に入るデータのピ
ッチと。 その引用ピッチは同期していないので、スタックが一杯
になることが起りうる。この時、管理回路＋２００．１
．２０１はパス１１７０又は１２５２を介してデータを
送出している論理回路に送出の中断を指示する。 スイッチング回路１２０７によって選択されたデータは
スタック１２０９に格納される。該スタック１２０９内
のデータの移行を管理する回路が第２スタック管理回路
１２０８である。この管理回路１２０８は、スイッチン
タ゛回路１２０７から送出されるパス＋　２５３、−．
１−のバリッド信号によってスタツイノ＋　２０９−ヒ
のデータの移行を管理するとＩｔ、に、バリッドが４個
分受信し、で、スタック１２０９が・杯にろ・ろと、ノ
、タック内の全データを同時に１ノジスタ１２１０へ移
行させる。このバリッドを４す−）管理するのけ、ベー
シングプロセッサのタイミングが拡張記憶装置のそれの
１／４同期であることから来ている。 −・方スイッチン９回路１２０７からパス１２５３１−
に出力さ才ｌているバリン１へ信号は、サイクル力１ノ
ンタ１２１１によって１／４のバリッドに減しＩＥ、れ
パス＋　２５４、．１１に送出されろ。このパスＩ２５
　／１．１−のバリン１−けレジスタ１２１０にデータ
がセソ１〜されろ夕・ｒミンクに同期し２ている。それ
故、拡張記憶装置に１ノジスタ１２１０の出力をそのま
まデータとして送出することができる。 次に前述のページングプロセッサの説明で用いられてい
る局所メモリ空間における部分集合再配置とセグメント
アクセスの有無の関係、論理回路にデータとして与えら
れるマークデータ、データの順序入替のためのＲＡＭ　
（たとえば第９図のＲＡＭ９１４）の初期情報ｌ二つい
て説明する。これらの情報は本発明のベクトル処理装置
上で動作させられるソフトウェアに関するものであるが
、第８図乃至第１２図の論理回路動作に密接に関連して
いるのでここで説明する。 プログラムはセグメント化された直後、局所メモリ空間
は第１３図ａのような構成になっている。 第１３図ａにおいて、各部分集合Ａ、Ｂ、Ｃはそれぞれ
連続アクセスを行うステーメントのデータ、２とびの非
連続アクセスを行うステートメントのデータ、連続と２
とびの両方のアクセスを行うステーメントの部分集合と
する。この局所メモリ空間を最適に構成するために次の
ような操作を行う。 ■　部分集合は拡張記憶装置からそのまま主記憶装置へ
子′−タ転送を行う。 ＱＩ　　量分焦合Ｂは、セグメントでデータ処理を行う
ために必要な部分とそうでない部分とが交互に存在［て
いる。従って、１，０，１．Ｏ・・・・又けＯ，Ｉ、ｎ
、］　　・・・・のよう内・パターンのマークデータを
用意すオ＋ｌｆ、Ｒｅ台をセグメントアクセス、の行わ
れるＢ１集合と、７クセスの行わｔ’Ｌ　Ｐａ：いＢ７
集合とに分離する二とができる。 項番中どの相異は、このマークデータのみで他のデータ
たとえば拡張記憶装置又は主記憶装置上の読出又は書込
の先頭番地の管理については同様の処理でよい。この時
、Ｂ、集合はＢ、沖合の直後に置く。この部分集合の再
配置によって、２どびの非連続アクセスが連続アクセス
に変る。てｔｌけブ［１グラム自身の修正を意味する。 このような場合も、先に説明したように、プロツノラム
自身を修正し７てベクトル処理を行う：ことが１本発明
のベクトル処理装置では可能である。 ｔｇ＋　　部分集合Ｃはベタ１〜ル処理の特徴である、
演算順序を入替えても結果が変わらないことを利用して
、２の剰余かＯであるデータと１であろ子−夕を対にＩ
−てｆＪ′らへろような主記憶構成どする。二の上うな
集合をＣ′で表示する。例を、＋７】げろど　Ｉ、３，
２，４．５，７，６，８゜のような番地づけの主記憶装
置１−の部分集合かぞＪｌに１１する。この、ような番
地−５げにより２どびの非連続７′ノセスは常に非連続
なのではなく部分的に連続とね・る。ての構成の主記憶
装置に対し、ては非連続７リセスのプログラム部を項番
ｌ四重と同Ｋ（ｎ正する必要がある。ただし連続ア′ノ
セスめプ「１ゲ→ム部分については修正の必要か７’、
、い。 １・記のクロき番地っけを行った局所メモリ空間を生成
するには５たどえげ第９図のＲＡ　Ｍ　９１１にｌ、３
，２，４．・・・のようなデータ（アドレス）をセット
−すればよい。 以トのようにし、て再構成された局所メモリ空間の概要
を第１３図すに示す。マークデー勺お上びデータ順序入
替データは、それらをセノ１へするようろ・命令をコン
１へロールプロセッサに設置−１乙、Ｌつな１段で実現
する二とかできろ。 次に−ｌント「１−ルブロセソサ士ｊよびベタ１−ル−
ｊ１１セツサの主記憶装置に対するり［１ケーシヨ゛）
に−）いｒ説明オろ９局所゛メモリ空間の再構成ｔＮ行
ｈ　ｆ＋’ｌけ４１；↑　リ［１ケーシヨンは各セグメ
ンＩ・（ｒｎ、　１１１甲（、”ｆに　・笛的に定−冷
さ才１、各プロセッサか’：＋　（ｈｌｊ　ｐ）ニスド
ア１・１ノフ、に定数を加算すれは、目的どする１ｆ記
憶装百１−のアト１ノスを求めるこ１・かできる−局所
′メモリ空間の再構成を行った！４合て１１．第１３図
１）の上うに部分集合の境界４変え／Ｉ・い範囲てあｌ
′Ｌ、　ｔｌ、局所メモリ空間の再１清１ノ（をｔｒわ
ろ・い場合ど同様ち・リロケーション処理々を斤うてと
かできる。 ｒ発明の効ｑシ〕 本発明にｋｔｔば、拡張記憶装置の容量ど同１ご寸−タ
のメモ１１空間を必要とする大規模なプロ′ノ→ノ、の
べ′ノ１〜ル処理が可能となる。拡張記憶゛（に開目）
τ記憶ヤｉ［ご上りも遅いサイクルタ（ムのメモ１ｊ素
了てｔｌＷ　１＋９可能であ−って、大容鼠の上記憶装
間を・＼コ、７トルクル理装置に実装するよりも経済的
に有利になる。拡張記憶装置のサイクルタイムの遅いメ
モリ素子採用によるデータ転送速度の低下は、ページン
グプロセッサの処理に上り拡張記憶装置へのアクセスを
連続アクセスとする二と１士ンよびデータ転送１１を大
きくとりインタリーブ数を多くとることにより、該デー
タ転送速度の低下を補うことができる。 複数の主記憶装置を具備することによる経済的不利は、
現在の科学技術計算の実務から予測する限り無視できる
。すなわち、２次元又は３次元測微分方程式を解く場合
、有限要素法などで離散化する際、１０４オーダの節点
をとる二とが多い。このときデータｌＪを４〜８Ｂとす
ると、作業配列を使用し７たとし、ても、１６０Ｋｒ３
オーダのメモリで１つのＤｏ処理を行うことができる。 １セグメントを数個のＤＯ処理とし。 各配列間で共通に使用する配列がない場合を仮定しても
１つの主記憶装置は２ＭＢ以下で十分である。こトに対
し１、拡張記憶装置は数百ＭＢのオーダであるから、容
量的には主記憶装置け拡張記憶装置の１０−２のオーダ
である。従って複数の主記憶装置をベクトル処理装置に
実装する経済的損失は無視し、うる。 本発明のベタ１ヘル処理装置では、コン１−ロールプ［
１セソ什、ベタ１−ルプロセッ什、ページン９′プロセ
ッサを並行し、て動作させるための種々の命令か定着で
き、かつ、その命令の制御をハードウェアで行うので、
３種部のプロセッサをＭｉ列作動させるためのロスタイ
ムは罹小化される。

【図面の簡単な説明】

第１図は本発明に係るベクトル処理装置の概略ブ「１ツ
ク図、第２図はブロクラムの概略構成図。 第３図はペッツトル処理プログラムの概略構成図、第４
図はベーシング、コントロール両プロセッサの小娘動作
図、第５図はベクトル処理プログラムの最適１１″、概
念図、第６図はコン１〜〇−ルプ「１セツ廿の第１段目
のテコ１−１回路のブロック図、第７図はコントロール
プロセッサの第２段目のテコ＝１・回路のブロック図、
第８図はページンクプロセノせのｒｌ−１・（１（能〕
ｒ１ツク図、第９図、第１０図はページ゛ツターｊ′ロ
セッ什の局所メモリ空間に対する編集機能ブ「１ノ））
図、第１１図はペーシングブ「１セノ什のストア動作の
第１段論理のブロック図、第）２図１１同フ、１〜７重
）】作の第２段論理のブ「１ノ９図、第１３図は局所メ
モリ空間概念図′ｒ−ある、Ｉ　ｎ　Ｉ−ＸＩント［１
−ルプ「Ｉセラ什、　　１０２ベグｊ・ルプ「１セツサ
、　　＋０３．１０６　　スｒノチング回路、　　　＋
０４，１０５　　主記憶装置。 １０７　ベージソ′Ｊプロセッサ、　　１０８・１広張
記憶装置　　１０９　主記憶装置。 ゛・′１図 ２１）　　　　　　　Ｉ 嘱４図 一ノ 第　　５ 久 第１２図 第　１３ｊ”１ 久　　　　　　　　　　ｔ

Claims (2)

【特許請求の範囲】
1. （１）複数の主記憶装置、該主記憶装置の拡張記憶装置
   、及び、ページングプロセッサとベクトルプロセッサと
   コントロールプロセッサの３種類のプロセッサを具備し
   、前記コントロールプロセッサに、前記３種類のプロセ
   ッサのデータ処理を並列に実行するため、前記３種類の
   プロセッサのための命令を区別して保持する命令スタッ
   クと、該命令スタック上の命令の複数のデコード処理を
   時分割に行うデコード処理管理機構を設け、前記ページ
   ングプロセッサに、前記拡張記憶装置上に存在するプロ
   グラムの実行を前記複数の主記憶装置上で実施するため
   、プログラムの部分集合で使用される拡張記憶装置上の
   領域を指定された主記憶装置へロード・ストアする論理
   機構と指定領域でのデータの並びを編集する論理機構を
   設け、前記ベクトルプロセッサは前記コントロールプロ
   セッサの制御下で主記憶装置上のベクトル命令を処理す
   ることを特徴とするベクトル処理装置。
2. （２）前記拡張記憶装置は前記複数の主記憶装置に対し
   て大容量かつ低速であり、大規模なプログラムを格納す
   るために用いられることを特徴とする特許請求の範囲第
   １項記載のベクトル処理装置。