JPH077385B2

JPH077385B2 - データ処理装置

Info

Publication number: JPH077385B2
Application number: JP58242007A
Authority: JP
Inventors: 俊一鳥居; 啓二小島; 真宏橋本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-12-23
Filing date: 1983-12-23
Publication date: 1995-01-30
Anticipated expiration: 2010-01-30
Also published as: DE3484109D1; EP0149213B1; JPS60134973A; EP0149213A3; EP0149213A2; US4779192A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はベクトル計算機に係り、新しい型式の拡張ベク
トル演算に好適なベクトル計算機に関する。

〔発明の背景〕

従来のベクトル処理は、各エレメント毎の演算を同一ベ
クトル要素番号間で実行し、同じ要素番号のベクトル要
素に結果を格納する事を原則としている。オペランドベ
クトルのうちいくつかがスカラである場合だけが例外と
して認められていた。

第１図にPAD図（Program Analysis Diagram）で示した
演算は、ベクトルＡ（ｉ）とベクトルＢ（ｊ）を順次読
出し要素同士を演算し結果をベクトルＣ（ｋ）に格納す
る演算であるが、各ベクトルの要素番号を示すインデツ
クス（i,j,k）が一様には増加していない。つまり、Ａ
のベクトル要素Ａ（ｌ）は、ベクトル要素Ｂ（ｌ）と演
算されるとは限定されないし、ベクトル要素Ｃ（ｌ）へ
の格納結果にＡ（ｌ）の内容が関与するとは限らない。
この様な拡張ベクトル演算は、従来のベクトル計算機で
はベクトル化による高速化が困難であつた。

〔発明の目的〕

本発明の目的は、上記の様なベクトルの各インデツクス
の増加と結果の格納の有／無が各演算結果に依存する拡
張ベクトル演算の実行を可能とする拡張ベクトル計算機
を提供することにある。

〔発明の概要〕

各オペランド毎にオペランドのアドレス回路と実行され
た要素個数をカウントする回路を有し、演算結果により
各アドレス回路とカウント回路をオペランド毎に独立に
制御する回路を付加することにより、従来のベクトル演
算機と同様な高速化が可能となる。

〔発明の実施例〕

以下、本発明の一実施例と効果を関係ベータベースのテ
ーブル結合（JOIN）処理を基に説明する。

関係データベースにおいて、データはすべて表の形式で
表現される。第２図の左上半分に示した部品テーブル１
は、部品名と部品番号をカラムとするテーブルである。
第２図の右上半分に示した作成者テーブル２は、作成者
名と部品番号をカラムとするテーブルである。この２つ
のテーブルを、部品番号のカラムを結合カラムとして結
合すると、第２図の下方に示した部品名、部品番号、作
成者名をカラムとする新しいテーブル３が得られる。こ
のテーブルでは上記２テーブルを個々に検索しても得ら
れなかつた、部品名と作業者名の関係を示すことができ
る。一般に関係データベースでは、複数のテーブルを結
合する処理は出現頻度が高くかつ処理時間が大きくな
り、関係データベースの応答時間が悪い原因となつてい
る。

第２図の表の外に示す項番はそれぞれのテーブルでのレ
コード番号を示している。

第２図に示した結合処理の一実現方式として以下に示す
マージ法が知られている。

（１）部品テーブルを部品番号順にソートする。

（２）作成者テーブルを部品番号順にソートする。

（３）両テーブルを突き合せ結合（マージジヨイン）す
る。

以下具体的な処理方法の一例を第３図と第４図を用いて
説明する。

第３図は（１）のソートの手順を示したもので、マージ
ソート法を改良したものである。マージソート法におい
て、第１段階では２個づつがソートされた部分ソート列
（ストリングと以下呼ぶ）を作成し、第二段階では４個
づつがソートされたストリングを作成していき、第Ｌ段
階では2^L個のソート済のストリングを作成する。マージ
ソート法における問題点は、第一段階および若い段階に
おいてストリング数が多くストリング切換の処理が多い
点にある。すなわち2^L個の要素のソートを実行する場
合、第１段階においては長さ１個のストリングを入力と
するマージソートを2^L-1回実行する必要があり、各スト
リング処理開始毎にストリングアドレスの設定等の前後
処理があると著しく全体性能を低下させることになる。

第３図では、部品テーブルにおける７個の要素のソート
を３回のマージソート命令の起動により実行している。
すなわち第Ｌ段階の実行では、Ｎ個の要素のソートを、個と個のベクトルを入力とする１回のマージソート命令で実
行している。これで記号は小数点以下切捨てによる整数
化関数を示す。

まず最初に第２図の部品テーブルよりテーブル内のレコ
ード番号と部品番号からなるベクトル要素を持つベクト
ルV1を作成する。このベクトルV1の第１要素から第４要
素までの４個を第２オペランドのベクトルとし、第５要
素から第７要素までを第３オペランドのベクトルとして
第１段階のマージソート演算４を実行すると、部品番号
の部分に関して２要素毎にソートされた第１オペランド
のベクトルV2が作成される。第３図および後で説明する
第４図において各ベクトルは最下段が第１要素を示し、
最上段が第７要素を示している。第３図において、△印
はソート順が保証されていないストリングの切目を示し
ている。以下ベクトルV2に対する第２段階のマージソー
ト４によりベクトルV3が生成され、ベクトルV3に対する
第３段階のマージソートも命令を引続き実行することに
より、７個すべてが完全にソートされたベクトルV4を得
ることができる。各ベクトルV1〜V4の要素は、レコード
番号を示す４バイトと部品番号を示す４バイトの合計８
バイトで構成されている。前半の４バイトは、後半の４
バイトで示される部品番号を持つレコードの所在を示す
識別情報として保持されており、マージソート時にはそ
の内容は無視される。

第２図の作業者テーブルについても同様なソートが実行
されるがレコードの個数が４個であるため、２回のマー
ジソート命令の実行で完全にソートされたベクトルV5
（第４図）を得ることができる。

第４図は、マージジヨイン命令の動作を示したものであ
る。第２オペランドとしては部品テーブルから作成した
ソート済のベクトルV4を入力し、第３オペランドとして
は作成者テーブルから作成したソート済ベクトルV4を入
力して、各ベクトル要素の後半4Bを順次突き合せ、一致
したベクトル要素の前半部の各４バイトを合わせた８バ
イトを第１オペランドのベクトルV5の要素として格納す
る。

上記のようにして得られたテーブル1,2のレコード番号
のペアを要素とするベクトルV5を用いて、各レコード番
号をアドレスとして従来のベクトル演算（C1i）＝Ａ
（Ｂ（ｉ））ｉ＝１〜Ｎ）により第２図の下方に示した
テーブル３が作成できる。

以上にのべた、マージソート命令とマージジヨイン命令
はいずれも第１図に示した拡張ベクトル演算の一種と考
えることができる。マージソート命令において、以下の
対応付けが可能である。

（イ）演算はx:＝Min（Ａ（ｉ）,B（ｊ））である。

（ロ）Ａ（ｉ）の更新は、Ａ（ｉ）≦Ｂ（ｊ）の時必要
である。

（ハ）Ａ（ｊ）の更新は、Ａ（ｉ）≦Ｂ（ｊ）の時必要
である。

（ニ）Ｃ（ｋ）の格納は、Ａ（ｉ）とＢ（ｊ）に有効な
要素が存在するかぎり必要である。

（ホ）Ａ（ｉ）とＢ（ｊ）にともに有効な要素が残つて
いない時、停止指示（Stop:＝true）を行なう。

また、マージジヨイン命令においては以下の対応付けが
可能である。

（ａ）演算はx:＝（Ａ（ｉ）の前半,B（ｊ）の前半）（ｂ）Ａ（ｉ）の更新は、Ａ（ｉ）≦Ｂ（ｊ）の時必要
である。但し比較は各要素の後半4Bで行う。（ｃ），
（ｄ）も同じ比較である。

（ｃ）Ｂ（ｊ）の更新は、Ａ（ｉ）≧Ｂ（ｊ）の時必要
である。

（ｄ）Ｃ（ｋ）への格納は、Ａ（ｉ）＝Ｂ（ｊ）の時必
要である。

（ｅ）Ａ（ｉ）又はＢ（ｊ）のいずれかに有効な要素が
無くなつた時、停止の指示（Stop:＝true）を行う。

以下、第５図以降を用いて上記２命令の詳細な仕様と実
現方法の実施例を示す。

第５図は、拡張ベクトル演算命令の命令形式を示したも
のである。４バイト命令の前半16ビツト（OPコード部）
によりマージソート命令とマージジヨイン命令を指定す
る。最後の４ビツト（Ｒ部）により、16個の汎用レジス
タ群GPR中の使用レジスタ番号の先頭番号を指定する。
汎用レジスタＲ〜Ｒ＋２には第2,第3,第１オペランド
（OP2,OP3,OP1）の未処理先頭要素アドレスを記憶し、
汎用レジスタＲ＋３〜Ｒ＋５番にはこれらのオペランド
の最大要素個数をセツトし、汎用レジスタＲ＋６〜Ｒ＋
８番にはこれらのオペランドの処理済要素個数をセツト
する。これらのセツトは命令の開始時にセツトする。汎
用レジスタＲ＋９番にはマージソート命令でのみ使用さ
れ、入力ベクトル中のソート済ストリング長（要素個
数）がセツトされる。第１図における３本のベクトルＡ
（ｉ）,B（ｊ）,C（ｊ）はそれぞれOP2,OP3,OP1と対応
づけられる。

本命令は命令の実行中にも割込み可能な形式であり、命
令の実行が中断された時には各オペランドの未処理先頭
アドレスと処理済要素個数の更新値が汎用レジスタに格
納される。

第2,第３オペランドOP2,OP3およびマージソート命令に
おける第１オペランドOP1は、第３図に示した要素当り
８バイトのベクトルV1〜V4のようであり、各要素の前半
４バイトはレコード番号、後半４バイトはソート又はジ
ヨインで参照されるデータ値を格納している。マージジ
ヨイン命令における第１オペランドOP1は、第４図に示
した要素当り８バイトのベクトルV5のように、各要素の
前半４バイトは第２オペランドOP2から入力されたレコ
ード番号、後半４バイトはOP3から入力されたレコード
番号を格納している。

第６図は、拡張ベクトル演算命令を実行する拡張ベクト
ル演算装置の一実施例を示したものである。主記憶ユニ
ツト90よりデータ線92を経由して命令語レジスタ10に命
令語が格納される。命令解読回路11は命令語レジスタ11
の上位16ビツトを入力して命令の種類を識別する。スカ
ラ命令の時には制御線96を経由してスカラ演算ユニツト
93が起動される。ベクトル命令の時には制御線97を経由
してベクトル演算ユニツト94が起動される。

拡張ベクトル命令の時、制御線98を経由して順序制御回
路12が起動される。同時に、命令語レジスタ10の下位４
ビツトで指定される汎用レジスタ群13中の10個のレジス
タの内容がデータ線15を経由して拡張ベクトル演算ユニ
ツト100に転送される。順序制御回路12は、制御線16を
経由して１サイクルのSTART信号を拡張ベクトルユニツ
ト100に転送する。次のサイクルには、制御線17を経由
してマージソート命令命令有効」又は「マージジヨイン
命令有効」信号を送出し、制御線18を経由して演算完了
を示すEND信号が到着するか、制御線88を経由して割込
検出回路89より中断信号が到着するまで、上記有効信号
を順序制御回路12は送出を続ける。

拡張ベクトル演算が完了又は中断すると、データ線14を
経由して、命令語レジスタ10の下位４ビツトが指定する
レジスタ（６個）に、各オペランドの未処理先頭要素ア
ドレス（３組）と処理済要素個数（３組）の内容が書戻
される。

第12図は、第６図の順序制御回路12の詳細な実施例を示
したものである。ＤタイプのFlip Flop123,126,127はク
ロツクCLKに同期して入力信号の内容を１サイクルの間
保持する。S/RタイプのFlip Flop125はクロツクに同期
してＳピンからの入力を、Ｒピンからリセツト信号が入
力されるまで保持する。

信号線98から１サイクルのマージソート又はマージジヨ
イン起動信号が入力されると、信号線121を経由して、
上記汎用レジスタ13の読出しと拡張ベクトル演算ユニツ
ト100内の各レジスタ（後述）の初期設定を指定する。
次のサイクルでは、FF123が“1"となり、信号線16を経
由して１サイクルパルスのSTART信号が拡張ベクトル演
算ユニツト100に転送される。次のサイクルでは、FF125
がセツトされ、マージソート命令有効信号又はマージジ
ヨイン命令有効信号が信号線17を経由して拡張ベクトル
演算ユニツト100に転送される。以上が命令の実行開始
時の動作である。

信号線18により１サイクルパルスの命令完了信号（END
信号）が転送されるが、信号線88により１サイクルパル
スの割込み要求信号が転送されると、ORゲート124を介
してFF125がリセツトされ、マージソート命令有効信号
又はマージジヨイン有効命令がリセツトされる。FF126
と127により次々サイクルでは、信号線122を経由して前
記の汎用レジスタ13への各オペランドの未処理先頭要素
アドレスと処理済要素個数の書き戻し要求信号が指示さ
れる。

第７図は、拡張ベクトル演算ユニツト100の詳細な実施
例であり、OP2記憶制御回路20a、OP3記憶制御回路20bお
よびOP1記憶制御回路20Cは同じ回路構成であり、具体的
回路を第８図に示す。OP2カウント回路50a、OP3カウン
ト回路50bおよびOP1カウント回路50Cは、同じ回路構成
であり、具体的回路を第９図に示す。

第７図の拡張ベクトル演算ユニツトは３サイクルの長さ
を持つた、１サイクルをピツチとしたパイプラインを構
成している。

（１）第２・第３オペランドOP2,OP3の読出し。

（２）オペランド間の比較、カウンタ間の比較および選
択結果の格納レジスタ（SDR）111への格納。

（３）第１オペランドOP1の書込み。

汎用レジスタ13からデータ線15を経由して読出された各
オペランド（OP2,OP3,OP1）の未処理先頭要素アドレス
はそれぞれ、各オペランド記憶制御回路20a〜20cのアド
レスレジスタ（AR）21a,21b,21c（第８図）に初期設定
される。

汎用レジスタから同じくデータ線15を経由して読出され
た各オペランド（OP2,OP3,OP1）の最大要素個数値はそ
れぞれ、各オペランドカウント回路50の最大個数レジス
タ（MAX）52a,52b,52c（第９図）に格納される。

汎用レジスタ13から同じくデータ線15を経由して読出さ
れた各オペランド（OP2,OP3,OP1）の処理済要素個数値
はそれぞれ、各オペランドカウント回路50のカウンタ
（CNT）51a,51b,51cに初期設定される。

汎用レジスタ13から同じくデータ線15を経由して読出さ
れたソート済要素列長（ストリング長）は、ストリング
長レジスタ（STRNG）105（第７図）に格納される。

以上の格納は、START信号に先立つて第12図の信号線122
の指示（第８図，第９図には明記していない）により実
行される。

第８図のオペランド記憶制御回路20は、図では明記され
ていないが、読出し又は書込みのいずれかのモードの動
作を外部より指示できる。

OP2又はOP3記憶制御回路20a,20bとして使用される時に
は、読出しモードに固定され、OP1記憶制御回路20cとし
て使用される時には書込みモードに固定されている。

最初に読出しモードでの動作について説明する。読出し
モードでは、要求信号線25が“1"のサイクルでは、アド
レスレジスタ21の出力をアドレスとしてバツフア記憶22
より読出し、結果を次のサイクルの開始時にデータレジ
スタ（DR）24に格納する。次のサイクルの開始時には同
時に、アドレスレジスタ21の出力をアドレスレジタデイ
レイ（ARD）30に格納し、アドレスレジスタ21の出力を
（＋８）加算器23により（＋８）した値をアドレスレジ
スタ21に格納する。読出しモードでは、選択回路29はア
ドレスレジスタデイスク30の内容をデータ線14に常時送
出する。要求信号が“0"のサイクルではバツフアの読出
しもレジスタの更新も実行されない。読出しモードでは
データ線27は使用されない。なお、第７図において記号
＆は使用されないデータ線を示す。バツフアの内容は必
要に応じてデータ線91を経由して第６図の主記憶ユニツ
ト90から読出される。

次に書込みモードでの動作について説明する。要求信号
線25が“1"のサイクルでは、アドレスレジスタ21の内容
をアドレスとし、データ線27の内容を書込みデータとし
てバツフア記憶22に書込まれる。次のサイクルの開始時
には、アドレスレジスタ21の出力を加算器23により＋８
加算した値にアドレスレジスタ21を更新する。選択回路
29は書込みモードでは、アドレスレジスタ21の出力を常
時データ線14に出力する。書込みモードでは、アドレス
レジスタデイレイ30,データレジスタ24は使用されな
い。

第９図のオペランドカウント回路50は、要求信号線55が
“1"の時次のサイクルの開始時に、＋１加算器54を用い
てカウンタ（CNT）51の内容が＋１だけ更新される。カ
ウンタ51の内容はデータ線14と57を経由して外部に転送
される。比較回路53は、カウンタ51と最大個数レジスタ
52の内容の大小比較を実行し結果を制御線56に出力す
る。

以下第７図の残りの構成要素を簡単に説明する。103と1
04は２入力ORゲートである。比較回路106は、データ線2
6aと26bの後半4Bの大小比較を行い結果を制御線110に出
力する。選択演算回路101は、制御線17を経由してマー
ジソート命令が指定されている場合には制御線55aおよ
び55bを経由した第２オペランド選択信号OP2SELおよび
第３オペランド選択信号OP3SELに応じて、データ線26a
又は26bの８バイトの内容を出力する。マージジヨイン
命令が指定されている場合には、データ線26aおよび26b
の前半４バイトづつを統合した８バイト（前半は26aよ
り後半は26bより統合）を出力する。格納レジスタ（SD
R）111は８バイトのレジスタで各サイクルの開始時に選
択回路101の出力を格納する。110は１ビツトのレジスタ
であり、OP1格納信号OP1OUTを各サイクルの開始時に格
納する。110の出力はOP1OUTの１サイクル遅延させた信
号になつている。比較回路108は、OP2のCNT51aの内容と
OP3のCNT51bの内容をSTRNG105の内でそれぞれ除算（小
数点以下切捨て）した商同志の大小比較を行う結果は、
制御線109に出力される。この比較は、OP2とOP3がそれ
ぞれ対応するストリング中に存在しているか、一方が次
のストリングにまで進んでいるかを判定している。STRN
Gの内容はかならず2^L（Ｌはリートの段階番号）である
ので、除算は（Ｌ−１）ビツトの右シフトで代用するこ
とも可能である。また、除算でなく下位（Ｌ−１）ビツ
トをクリアした値同志の大小比較では同一比較結果が得
られる。

次に、第10図のタイムチヤートを用いて第７図の動作を
説明する。本実施例は１サイクルピツチのクロツク信号
に同期して動作している。

第６図の命令語レジスタ10のMerge Sort命令が格納され
ると、前述のごとく第７図以降の各レジスタ（OP2AR・2
1a,OP3AR・21b,OP1AR・21c,OP2MAX・52a,OP3MAX・52b,O
P1MAX・52c,OP2CNT・51a,OP3CNT・51b,OP1CNT・51c,及
びSTRNG・105）に汎用レジスタの内容が最初に初期設定
される。

本タイムチヤートでは、第３図における２回目のMerge
Sort命令の実行過程を示している。入力ベクトルは100
₁₆番地より始まり、出力ベクトルは200₁₆番地より始ま
ると仮定する。各要素の長さは８バイトである。本命令
は実行の途中で割込み要因が発生した時、中断と再開が
可能な命令（Interuptible命令と呼ばれる）であるが、
本タイムチヤートではこの様な中断も再開も無い場合を
示している。

以上の仮定から各レジスタは以下の値に初期設定されね
ばならない。

OP2AR・21a＝100₁₆ OP3AR・21b＝120₁₆ OP1AR・21c＝200₁₆ OP2MAX・52a＝４ OP3MAX・52b＝３ OP1MAX・52c＝７ OP2CNT・51a＝０ OP3CNT・51b＝０ OP1CNT・51c＝０ STRG・105＝２各レジスタの初期値設定に引続いて第６図の順序制御回
路12は、信号線16を経由して１サイクルのパルスのSTAR
T信号を第７図の拡張ベクトルユニツト100に送出する。
説明の都合上START信号が発行されたサイクルから順に
第１サイクル、第２サイクルと名付ける。

OR回路103と104の働きにより、信号線25aおよび25bが
“1"となり、第２サイクルの開始時には、100番地およ
び120番地の内容がバツフア読出レジスタ（DR）24aおよ
び24bに格納され、アドレスレジスタ（AR）21aおよび21
b、アドレスレジスタデイレイ（ARD）30aおよび30bが更
新される。

第２サイクルからは、第６図の順序制御回路12は信号線
17上にソート命令有効信号を送出する。比較回路106
は、読出しレジスタ24aの後半４バイトの出力値（第３
図からその値は“0"である）と、読出しレジスタ24bの
後半４バイトの出力値（第３図からその値は“5"であ
る）を比較し結果（OP2＜OP3）を判定制御回路107に送
出する。

判定制御回路107は、第11図に示す真理値表に従う組合
せ回路である。Ｘは、don′t case条件を示す。ここで
第２サイクルにおける入力条件を考えてみると、信号線
17からはSort命令有効が入力され、信号線110からは（O
P2＜OP3）が入力され、信号線56aからは（OP2CNT＜OP2M
AX）が入力され、信号線56bからは（OP3CNT＜OP3MAX）
が入力され、信号線56cからは（OP1CNT＜OP1MAX）が入
力され、信号線109からはが入力されているので第11図における項番１の入力条件
が成立している。

第11図の項番１では出力として、信号線55aのOP2SEL信
号と信号線55cのOP1OUT信号を“1"とすることを指示し
ている。選択演算回路101は、ソート命令でOP2SEL信号
が入力されるとデータ線26aの内容８バイトを格納レジ
スタ（SDR）111へ送出する。

第３サイクルの開始時には、OP2SEL信号が“1"であるの
でOP2記憶制御回路20aの各レジスタ21a,30a,24a及びOP2
カウント回路50aのOP2CNT51aが更新され、OP1OUT信号が
“1"であるのでOP1カウント回路50cとのOP1CNT51cの内
容が更新される。遅延用FF110の働きにより、OP1のバツ
フア書込み（「＃5,0」の書込み）は第３サイクルで実
行され、OP1記憶制御回路20cのOP1AR21cの更新は第４サ
イクルの開始時に実行される。

以下、第３サイクルでは“7"と“5"の比較から第11図の
項番２の入力条件が成立し、第４サイクルでは“7"と
“6"の比較から第11図の項番２の入力条件が成立する。

第５サイクルでは、条件が成立し第11図の項番３の入力条件が成立し、信号
線110の内容は無視される。第11図の入力条件において
Ｘはdon′t care条件を示す。以下、第６サイクルでは
第11図の項番１、第７サイクルでは項番２、第８サイク
ルでは項番６が成立する。

第９サイクルでは、項番５および項番８が成立し、信号
線18上の命令完了信号（END信号）が“1"となる。第６
図の順序制御回路12はEND信号が“1"となると、第10サ
イクルからはSort命令有効信号を無効とする。次に、第
11サイクルでは第12図の信号線122の指示に従つて30a、
第２オペランドアドレスレジスタデイレイ、（OP2ARD）
30a、第３オペランドアドレスレジスタデイレイ（OP3AR
D）30b、第１オペランドアドレスレジスタ（OP1AR）21
c、第２オペランドカウンタ（OP2CNT）51a、第３オペラ
ンドカウンタ（OP3CNT）51b、第１オペアンドカウンタ
（OP1CNT）51cの内容がそれぞれデータ線14を経由して
汎用レジスタ群13に書戻される。この時、各レジスタの
内容はそれぞれ、128₁₆,140₁₆,238₁₆,4,3,7になつてい
る。

以上の説明は、実行の途中に割込が発生しなかつた場合
を示した。次に割込検出回路89が割込み要求を信号線88
を経由して報告した場合を説明する。第４サイクルに報
告された場合を仮定すると、第５サイクルから順序制御
回路12はソート命令有効信号を無効とする。第10図では
破線でしめした。この場合、第５サイクル以降では第11
図の項番９の入力条件が成立し、第10図のOP2SEL,OP3SE
LおよびOP1SELが“0"となる。遅延用FF110の出力も、第
６サイクル以降は“0"となる。割込による中断時にも命
令完了時と同様に、OP2ARD・30a以下の６レジスタが汎
用レジスタ13に第６サイクルで書込まれる。この時の各
レジスタの内容はそれぞれ、108₁₆,130₁₆,218₁₆,1,2,3
になつている。従つてこの内容を再びSort命令の入力と
して指定すればソート命令の実行が正しく再開できる。

以上の説明はマージソート命令について行つたが、マー
ジジヨイン命令も同様に実行され第11図の真理値表では
項番７以降が使用される。また、選択演算回路101はデ
ータ線26a,26bのそれぞれ上位４バイト合計８バイトを
出力する点がソート命令の場合異なる。また、ストリン
グ長レジスタ（STRNG）105と比較回路108の出力も判定
制御回路107では無視される。

本実施例ではOP1ベクトルの最大要素数を命令で指定す
る形式を示しているが、本指定の目的はOP1ベクトルが
予定される個数以上に出力されることを防止するためで
あり、本発明の本質では無い。マージジヨイン命令では
ストリング長指定は無視されるので指定しない命令形式
も考えられる。本実施例では、10本のレジスタを連続番
号のレジスタに割当てているが、それぞれ個別にまたは
複数のグループに分けて指定する命令形式も可能であ
る。

各オペランドのベクトルの未処理要素先頭アドレス、最
大要素個数、処理済要素個数はレジスタでなく主記憶上
の内容で指定する形式も可能である。

マージジヨイン命令では、最大要素数と処理済要素個数
のかわりに、未処理要素個数を指定する命令形式も可能
である。

マージソート命令およびマージジヨイン命令の終了時未
処理要素の先頭アドレスを書戻さない命令仕様も可能で
あるが、この時各ベクトルは第１要素のアドレスのみが
指定されるので割込みによる中断から再開する場合、各
オペランドのアドレスレジスタを処理済要素数に応じて
増加させる処理が中断命令の再開の前処理として必要と
なる。

本実施例では、ベクトルのオペランドはバツフア記憶に
存在しているが、主記憶装置に存在する場合にもまたベ
クトルレジスタに存在する場合にも本発明は適用でき
る。

第５図以降の実施例によれば、第１図に示した拡張ベク
トル演算の各ループ毎の処理を１サイクルピツチのパイ
プラインで実行するベクトル計算機が実現できる。第１
図のPADにおける各演算および判定が通常命令では１サ
イクルで実行されるとしてもループ一回の実行には少な
くとも５サイクルを必要とするので、本実施例では５倍
以上の高速化が可能になつている。これは、演算、判定
およびインデツクスの更新がベクトル化により並列化さ
れ、１サイクルピツチのパイプライン化が可能となつて
いるためである。

〔発明の効果〕

本発明によれば、第１図に示した各ベクトルは順次読出
し格納されるが各ベクトルのインデツクスが各演算結果
に応じて増加される拡張ベクトル演算もベクトル処理の
適用対象となり高速化される。すなわちベクトル化によ
り、第１図に示した演算、判定、インデツクス更新など
の並列化が容易になるためであり、パイプライン技術を
用いれば５倍以上の高速化が可能となる。

【図面の簡単な説明】

第１図は拡張ベクトル演算のフローチヤート図、第２図
は本発明の適用例である関係データベースの結合処理動
作を示す図、第３図はマージソート命令の動作を示す
図、第４図はマージジヨイン命令の動作を示す図、第５
図は拡張ベクトル命令の命令形式を示す図、第６図は拡
張ベクトル計算機の全体構成図、第７図は第６図の拡張
ベクトル演算ユニツトの構成図、第８図は第７図のオペ
ランド記憶制御回路の構成図、第９図は第７図のオペラ
ンドカウント回路の構成図、第10図はマージソート命令
の動作タイムチヤート図、第11図は第７図の判定制御回
路の真理値表、第12図は第６図の順序制御回路の構成図
である。 101……選択演算回路、21……オペランドアドレスレジ
スタ、51……オペランドカウンタ、52……最大個数レジ
スタ。

Claims

【特許請求の範囲】

【請求項１】主記憶と、該主記憶から第１、第２のベクトルを読み出し、それら
の要素にマージソート演算又はマージジョイン演算の少
なくともいずれか一方を実行し、得られる第３のベクト
ルを該主記憶に書き込む第１のベクトル演算装置と、該主記憶から第４、第５のベクトルを読み出し、それら
の互いに同じ要素番号の要素に対する他のベクトル演算
を施し、得られる第６のベクトルを該主記憶に書き込む
第２のベクトル演算装置と、命令を順次解読し、解読した命令が該いずれか一方の演
算を要求するベクトル命令のとき、該第１のベクトル演
算装置を起動し、該解読した命令が該他のベクトル演算
を要求するベクトル命令のとき、該第２のベクトル演算
装置を起動する命令実行手段とを有するデータ処理装
置。
【請求項２】該命令実行手段は、該解読した命令が該い
ずれか一方の演算を要求するベクトル命令のとき、その
命令が要求する該第１、第２のベクトルをそれぞれ読み
出すべき、該主記憶内の位置および該第３のベクトルを
書き込むべき該主記憶内の位置を含め、該いずれか一方
の演算を実行するに必要なその命令が要求する情報を該
第１のベクトル演算装置に供給する手段を有する第１項
のデータ処理装置。
【請求項３】複数のスカラレジスタと、スカラ演算命令に応答して、それが指定する一つのスカ
ラレジスタの内容又は該主記憶の内容にスカラ演算を施
し、その演算結果としてのスカラデータを、その命令が
指定するいずれか一つのスカラレジスタ又は該主記憶に
書き込むスカラ演算装置をさらに有し、該供給手段は、該いずれか一方の演算を要求するベクト
ル命令が要求する複数のスカラレジスタから該いずれか
一方の演算の実行に必要な情報を該第１のベクトル演算
装置に供給する手段を有する第２項のデータ処理装置。
【請求項４】複数のベクトルを記憶する手段と、第１のベクトルの一つの要素の少なくとも一部と第２の
ベクトルの一つの要素の少なくとも一部とからなる一対
の要素を比較する手段と、該比較された一対の要素に対して演算を行う演算器と、該第１、第２のベクトルに対するマージソート演算又は
マージジョイン演算の少なくともいずれか一方の演算を
要求するベクトル命令に応答して、その命令が要求する
該記憶手段内の位置から順次該第１のベクトルの要素を
読み出し、該比較手段に順次供給するものであって、第
１の増分信号が供給されたとき、次の要素番号の要素を
次の要素として該比較手段に供給し、該第１の増分信号
が供給されなかったとき、現在供給した要素と同じ要素
を次の要素として該比較手段に供給する第１のオペラン
ド制御回路と、該ベクトル命令に応答して、その命令が要求する該記憶
手段内の位置から該第２のベクトルの要素を順次読み出
し、該比較手段に順次供給するものであって、第２の増
分信号が供給されたとき、現在供給した要素の次の要素
番号の要素を次の要素として該比較手段に供給し、該第
２の増分信号が供給されなかったとき、該現在供給した
要素を次の要素として該比較手段に供給する第２のオペ
ランド制御回路と、該ベクトル命令に応答して、その命令が要求する該記憶
手段内の位置に、該演算器から順次供給される演算結果
の要素を、それぞれ第３の増分信号が供給されたことに
応答して、第３のベクトルの要素として順次書き込む第
３のオペランド制御回路と、該演算器の動作を制御し、かつ、該第１から第３の増分
信号を選択的に発生し、それぞれを該第１から第３のオ
ペランド制御回路に供給する、該比較手段による比較結
果に応答した演算制御回路とを有するデータ処理装置。
【請求項５】該記憶手段は、主記憶である特許請求の範
囲第４項のデータ処理装置。
【請求項６】該第１のベクトルの先頭要素の、該主記憶
内の位置を含め、該第１のベクトルを読み出すのに必要
な該ベクトル命令が指定する第１の情報、該第２のベク
トルの先頭要素の、該主記憶内の位置を含め、該第２の
ベクトルを読み出すのに必要な該ベクトル命令が指定す
る第２の情報、および該第３のベクトルの先頭要素の、
該主記憶内の位置を含め、該第３のベクトルを書き込む
のに必要な該ベクトル命令が指定する第３の情報を、そ
れぞれ該第１から第３のオペランド制御回路に該ベクト
ル命令に応答して供給する手段をさらに有する第４項の
データ処理装置。
【請求項７】複数のスカラレジスタと、スカラ演算命令に応答して、それが指定する一つのスカ
ラレジスタの内容又は該主記憶の内容にスカラ演算を施
し、その演算結果としてのスカラデータを、その命令が
指定するいずれか一つのスカラレジスタ又は該主記憶に
書き込むスカラ演算装置をさらに有し、該供給手段は、該ベクトル命令が要求する複数のスカラ
レジスタから該第１から第３の情報をそれぞれ該第１か
ら第３のオペランド制御回路に該ベクトル命令に応答し
て供給する手段である第６項のデータ処理装置。
【請求項８】該ベクトル命令により要求される演算は、
マージソート演算であり、該第１のベクトルと該第２のベクトルの各要素は、第
１、第２の部分からなり、該比較手段は、そこに供給された一対の要素のそれぞれ
の第１の部分を比較するものであり、該演算制御回路は、該比較された一対の要素の一方の要
素であって、その第１の部分が他方の要素の第１の部分
に対して所定の相対的大小関係にあるものが選択される
ように該演算器を制御し、該一対の要素のいずれか選択
されたかに応じて、該第１と該第２の増分信号の一方を
該第１、第２のオペランド制御回路の対応する一方に供
給し、該第３の増分信号を該第３のオペランド制御回路
に供給する手段を有する特許請求の範囲第４項のデータ
処理装置。
【請求項９】該ベクトル命令により要求される演算は、
マージジョイン演算であり、該第１のベクトルと該第２のベクトルの各要素は、第1,
第２の部分からなり、該比較手段は、そこに供給された一対の要素のそれぞれ
の第１の部分を比較するものであり、該演算制御回路は、該比較された一対の要素の第１の部
分が互いに一致するとき、それぞれの要素の第２の部分
の組合わせからなるデータを出力するように該演算器を
制御し、さらに該第１から該第３の増分信号をそれぞれ
該第１から第３のオペランド制御回路に供給し、該比較
された一対の要素の第１の部分が一致しないとき、該比
較された一対の要素の一方の要素のいずれかの第１の部
分が他方の要素の第１の部分に対して所定の相対的大小
関係にあるかに応じて、該第１と該第２の増分信号の一
方を該第１、第２のオペランド制御回路の対応する一方
に供給する手段を有する特許請求の範囲第４項のデータ
処理装置。