JP2547219B2 - ベクトルデータのアクセス制御装置及び方法 - Google Patents
ベクトルデータのアクセス制御装置及び方法Info
- Publication number
- JP2547219B2 JP2547219B2 JP62229815A JP22981587A JP2547219B2 JP 2547219 B2 JP2547219 B2 JP 2547219B2 JP 62229815 A JP62229815 A JP 62229815A JP 22981587 A JP22981587 A JP 22981587A JP 2547219 B2 JP2547219 B2 JP 2547219B2
- Authority
- JP
- Japan
- Prior art keywords
- vector data
- data
- vector
- access
- bytes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 〔概要〕 ベクトル演算装置と主記憶装置との間で複数種の同一
のデータ幅を有する一連のベクトルデータを主記憶装置
からベクトルレジスタにロード、若しくはベクトルレジ
スタから主記憶装置にストアするためのベクトルデータ
のアクセス制御方式に関し、 主記憶装置とロード／ストアデータレジスタ間のベク
トルデータのブロック転送時のベクトルデータ数をベク
トルデータ長に応じて増減させ、ベクトルデータ長が最
大バイト長以下の場合にそれに応じて上記レジスタを空
けて他のユニットによる主記憶装置のアクセスを可能に
し、また主記憶装置と上記レジスタ、及び該レジスタと
アクセスパイプライン間のアクセス頻度を等しくするこ
とにより、アクセス制御を単純化することのできるベク
トルデータのアクセス制御方式を提供することを目的と
し、 ベクトルレジスタに接続されるＰ本のデータパスを有
するアクセスパイプラインと、該各データパスに任意に
接続されるＰ個のＬバイト幅のレジスタと、該各レジス
タと主記憶装置とを接続するＰ個のＬバイト幅のアクセ
スバスとを用いて前記アクセスパイプラインと前記主記
憶装置との間で最大Ｌバイト以下の任意のＭバイト幅の
一連のベクトルデータを転送するベクトルデータのアク
セス制御方式において、前記主記憶装置と前記各レジス
タとの間で転送されるベクトルデータは、（ベクトルデ
ータ幅Ｍ）×（並列転送数Ｐ）バイトをブロック単位と
して前記各アクセスバス及び前記各レジスタの全部若し
くは一部を用いてブロック転送され、前記各レジスタと
前記各データパスとの間で転送されるベクトルデータ
は、ベクトルデータ幅Ｍバイトを単位としてＰ個並列に
転送されるように構成する。
のデータ幅を有する一連のベクトルデータを主記憶装置
からベクトルレジスタにロード、若しくはベクトルレジ
スタから主記憶装置にストアするためのベクトルデータ
のアクセス制御方式に関し、 主記憶装置とロード／ストアデータレジスタ間のベク
トルデータのブロック転送時のベクトルデータ数をベク
トルデータ長に応じて増減させ、ベクトルデータ長が最
大バイト長以下の場合にそれに応じて上記レジスタを空
けて他のユニットによる主記憶装置のアクセスを可能に
し、また主記憶装置と上記レジスタ、及び該レジスタと
アクセスパイプライン間のアクセス頻度を等しくするこ
とにより、アクセス制御を単純化することのできるベク
トルデータのアクセス制御方式を提供することを目的と
し、 ベクトルレジスタに接続されるＰ本のデータパスを有
するアクセスパイプラインと、該各データパスに任意に
接続されるＰ個のＬバイト幅のレジスタと、該各レジス
タと主記憶装置とを接続するＰ個のＬバイト幅のアクセ
スバスとを用いて前記アクセスパイプラインと前記主記
憶装置との間で最大Ｌバイト以下の任意のＭバイト幅の
一連のベクトルデータを転送するベクトルデータのアク
セス制御方式において、前記主記憶装置と前記各レジス
タとの間で転送されるベクトルデータは、（ベクトルデ
ータ幅Ｍ）×（並列転送数Ｐ）バイトをブロック単位と
して前記各アクセスバス及び前記各レジスタの全部若し
くは一部を用いてブロック転送され、前記各レジスタと
前記各データパスとの間で転送されるベクトルデータ
は、ベクトルデータ幅Ｍバイトを単位としてＰ個並列に
転送されるように構成する。
本発明はベクトル演算処理装置と主記憶装置との間の
ベクトルデータのアクセス制御方式に係り、特に複数種
の同一のデータ幅を有する一連のベクトルデータを主記
憶装置からベクトルレジスタにロード、若しくはベクト
ルレジスタから主記憶装置にストアするためのベクトル
データのアクセス制御方式に関する。
ベクトルデータのアクセス制御方式に係り、特に複数種
の同一のデータ幅を有する一連のベクトルデータを主記
憶装置からベクトルレジスタにロード、若しくはベクト
ルレジスタから主記憶装置にストアするためのベクトル
データのアクセス制御方式に関する。
近年、スーパーコンピュータの利用が急速に進んでい
る。スーパーコンピュータにおいては、ベクトル演算ユ
ニットを用いて各データ列に対して複数の命令を高速パ
イプライン処理で実行し、またそれを並列に配置して多
数のデータを同時に扱うことにより、科学技術計算等を
超高速で実行することが可能である。
る。スーパーコンピュータにおいては、ベクトル演算ユ
ニットを用いて各データ列に対して複数の命令を高速パ
イプライン処理で実行し、またそれを並列に配置して多
数のデータを同時に扱うことにより、科学技術計算等を
超高速で実行することが可能である。
この場合、ベクトル演算ユニットが超高速でデータを
処理するため、相対的に主記憶装置のデータ処理速度が
遅くなってしまう。そこで主記憶装置とベクトル演算ユ
ニットの間の動作速度の格差を埋めるために、中間に高
速アクセスが可能なベクトルレジスタを置き、このレジ
スタ上に置いたベクトルデータをベクトル演算ユニット
により次々に実行することにより、演算を主記憶装置を
介さずに高速に行なうことを可能にしている。
処理するため、相対的に主記憶装置のデータ処理速度が
遅くなってしまう。そこで主記憶装置とベクトル演算ユ
ニットの間の動作速度の格差を埋めるために、中間に高
速アクセスが可能なベクトルレジスタを置き、このレジ
スタ上に置いたベクトルデータをベクトル演算ユニット
により次々に実行することにより、演算を主記憶装置を
介さずに高速に行なうことを可能にしている。
更に、主記憶装置とベクトルレジスタ間のベクトルデ
ータのアクセス速度の差を埋めるために、主記憶装置を
複数のバンクに分割し、各バンクに接続される複数のア
クセスバスと、それらアクセスバスとベクトルレジスタ
との間に接続されるアクセスパイプラインを用いて、上
記複数のバンクにインターリーブして記憶される一連の
ベクトルデータ列を同時にアクセスすることにより、主
記憶装置とベクトルレジスタ間のベクトルデータの高速
転送を実現している。
ータのアクセス速度の差を埋めるために、主記憶装置を
複数のバンクに分割し、各バンクに接続される複数のア
クセスバスと、それらアクセスバスとベクトルレジスタ
との間に接続されるアクセスパイプラインを用いて、上
記複数のバンクにインターリーブして記憶される一連の
ベクトルデータ列を同時にアクセスすることにより、主
記憶装置とベクトルレジスタ間のベクトルデータの高速
転送を実現している。
第４図に、上記動作のうち主記憶装置からベクトルレ
ジスタへベクトルデータをロードする動作を実現するた
めの一般的な構成を示す。なお、ストア動作はロード動
作の全く逆として実現できるため、その構成は省略す
る。まず、ベクトル演算処理ユニット（VXU）３は、ベ
クトルレジスタ７、ALIGN回路４、及び特には図示しな
いベクトル演算ユニット、マスクレジスタなどにより構
成される。次に、第４図では主記憶装置は、MSU1−１と
MSU1−２の２つから構成され、各MSU1−１、１−２は更
にBANK＃０とBANK＃１の２つのバンク（記憶領域）に分
割されており、各バンクとVXU3内のALIGN回路４の４つ
のロードデータレジスタ（LDR）５−１〜５−４は、２
−1A、２−1B、２−2A、２−2Bの４本のアクセスバスに
よって接続されている。そしてALIGN回路４において、
各LDR5−１〜５−４と４つのロードレジスタスタック
（LRS）６−１〜６−４は、バス群７により任意に接続
され、各LRS6−１〜６−４はベクトルレジスタ７に接続
される。ここで、各アクセスバス２−1A、1B、2A、2Bは
８バイト（64ビット）のベクトルデータを転送でき、各
LDR5−１〜５−４はそれに対応して８バイトのベクトル
データを一時記憶できる。また、各LRS6−１〜６−４は
８バイトの他に４バイトのベクトルデータをベクトルレ
ジスタに転送できるアクセスパイプラインである。
ジスタへベクトルデータをロードする動作を実現するた
めの一般的な構成を示す。なお、ストア動作はロード動
作の全く逆として実現できるため、その構成は省略す
る。まず、ベクトル演算処理ユニット（VXU）３は、ベ
クトルレジスタ７、ALIGN回路４、及び特には図示しな
いベクトル演算ユニット、マスクレジスタなどにより構
成される。次に、第４図では主記憶装置は、MSU1−１と
MSU1−２の２つから構成され、各MSU1−１、１−２は更
にBANK＃０とBANK＃１の２つのバンク（記憶領域）に分
割されており、各バンクとVXU3内のALIGN回路４の４つ
のロードデータレジスタ（LDR）５−１〜５−４は、２
−1A、２−1B、２−2A、２−2Bの４本のアクセスバスに
よって接続されている。そしてALIGN回路４において、
各LDR5−１〜５−４と４つのロードレジスタスタック
（LRS）６−１〜６−４は、バス群７により任意に接続
され、各LRS6−１〜６−４はベクトルレジスタ７に接続
される。ここで、各アクセスバス２−1A、1B、2A、2Bは
８バイト（64ビット）のベクトルデータを転送でき、各
LDR5−１〜５−４はそれに対応して８バイトのベクトル
データを一時記憶できる。また、各LRS6−１〜６−４は
８バイトの他に４バイトのベクトルデータをベクトルレ
ジスタに転送できるアクセスパイプラインである。
上記構成において、MSU1−１、１−２上の８バイト単
位のベクトルデータを並列してベクトルレジスタ７へロ
ードする場合のアクセス制御方式を第５図に示す。MSU1
−１、１−２上の各BANK＃０、＃１には例えば番号０〜
７、８〜15、16〜23、24〜31で示す８バイト単位の４個
のベクトルデータが、同図に示すように８バイト単位で
各バンクにインタリーブして記憶されている。これに対
して８バイトベクトルデータのロード動作を実行する
と、８バイトの各アクセスバス２−1A、1B、2A、2Bを介
して上記８バイト単位の４個のベクトルデータが、各LD
R5−１〜５−４に並列して同時に読み出され（これをブ
ロックロードと呼ぶ）、続いて、各LRS6−１〜６−４に
８バイト単位で高速にアライン（並びかえ）して転送さ
れる。これにより各アクセス周期毎に８バイト×４個の
一連のベクトルデータが同時にロードされる。そして各
LRS6−１〜６−４上に読み出された上記ベクトルデータ
は、各アクセス周期でベクトルレジスタ７（第４図）へ
パイプライン処理により高速転送される。このような８
バイト単位のベクトルデータとしては、64ビット倍精度
浮動小数点データ等がある。
位のベクトルデータを並列してベクトルレジスタ７へロ
ードする場合のアクセス制御方式を第５図に示す。MSU1
−１、１−２上の各BANK＃０、＃１には例えば番号０〜
７、８〜15、16〜23、24〜31で示す８バイト単位の４個
のベクトルデータが、同図に示すように８バイト単位で
各バンクにインタリーブして記憶されている。これに対
して８バイトベクトルデータのロード動作を実行する
と、８バイトの各アクセスバス２−1A、1B、2A、2Bを介
して上記８バイト単位の４個のベクトルデータが、各LD
R5−１〜５−４に並列して同時に読み出され（これをブ
ロックロードと呼ぶ）、続いて、各LRS6−１〜６−４に
８バイト単位で高速にアライン（並びかえ）して転送さ
れる。これにより各アクセス周期毎に８バイト×４個の
一連のベクトルデータが同時にロードされる。そして各
LRS6−１〜６−４上に読み出された上記ベクトルデータ
は、各アクセス周期でベクトルレジスタ７（第４図）へ
パイプライン処理により高速転送される。このような８
バイト単位のベクトルデータとしては、64ビット倍精度
浮動小数点データ等がある。
次に、第６図に、第４図の構成で８バイト以外、例え
ば４バイト単位のベクトルデータを、並列してベクトル
レジスタ７へロードする場合のアクセス制御方式を示
す。まず、第６図（ａ）において、MSU1−１、１−２上
の各BANK＃０、＃１には、例えば番号０〜３、４〜７、
８〜11、12〜15、16〜19、20〜23、24〜27、及び28〜31
の４バイト単位の８個のベクトルデータが、８バイト単
位で各バンクにインターリーブして記憶されている。こ
れに対して４バイトベクトルデータのロード動作を実行
すると、８バイトの各アクセスバス２−1A、1B、2A、2B
を介して上記４バイト×８個のベクトルデータが、各LD
R5−１〜５−４に並列して同時にブロックロードされ、
続いてまず第１のアクセス周期で、LDR5−３、５−４上
の４個の４バイトベクトルデータが、各LRS6−１〜６−
４に高速にアラインして転送される。そして次の第２の
アスセス周期で、第６図（ｂ）に示すようにLDR5−１、
５−２上の残りの４個の４バイトベクトルデータが、各
LRS6−１〜６−４に高速にアラインして転送される。こ
れにより、各アクセス周期毎に４バイト×４個の一連の
ベクトルデータが各LRS6−１〜６−４に同時にロードさ
れ、ベクトルレジスタ７（第４図）へパイプライン処理
により高速転送される。このような４バイト単位のベク
トルデータとしては、32ビット単精度浮動小数点データ
又は固定小数点データ等がある。
ば４バイト単位のベクトルデータを、並列してベクトル
レジスタ７へロードする場合のアクセス制御方式を示
す。まず、第６図（ａ）において、MSU1−１、１−２上
の各BANK＃０、＃１には、例えば番号０〜３、４〜７、
８〜11、12〜15、16〜19、20〜23、24〜27、及び28〜31
の４バイト単位の８個のベクトルデータが、８バイト単
位で各バンクにインターリーブして記憶されている。こ
れに対して４バイトベクトルデータのロード動作を実行
すると、８バイトの各アクセスバス２−1A、1B、2A、2B
を介して上記４バイト×８個のベクトルデータが、各LD
R5−１〜５−４に並列して同時にブロックロードされ、
続いてまず第１のアクセス周期で、LDR5−３、５−４上
の４個の４バイトベクトルデータが、各LRS6−１〜６−
４に高速にアラインして転送される。そして次の第２の
アスセス周期で、第６図（ｂ）に示すようにLDR5−１、
５−２上の残りの４個の４バイトベクトルデータが、各
LRS6−１〜６−４に高速にアラインして転送される。こ
れにより、各アクセス周期毎に４バイト×４個の一連の
ベクトルデータが各LRS6−１〜６−４に同時にロードさ
れ、ベクトルレジスタ７（第４図）へパイプライン処理
により高速転送される。このような４バイト単位のベク
トルデータとしては、32ビット単精度浮動小数点データ
又は固定小数点データ等がある。
しかし上記従来例において、最大バイト長（第５、６
図では８バイト）以下のベクトルデータをアクセスする
場合、第６図（ａ），（ｂ）に示したように、主記憶装
置MSUとロードデータレジスタLDRとの間のベクトルデー
タのブロックロードは、最大バイト長のアクセスバス２
−1A、1B、2A、2Bの全てを用いて行ない、また、各LDR
と各ロードレジスタスタックLRSとの間のベクトルデー
タの転送は、最大バイト長以下のベクトルデータ長で並
列に行なうため、MSUとLDR間の転送レートと、LDRとLRS
間の転送レートとが等しくなくなる。例えば、第６図
（ａ），（ｂ）の４バイトのベクトルデータのロードを
行なう場合、MSUとLDRの間のアクセス頻度は、LDRとLRS
間のアクセス頻度の２分の１になる。これにより、MSU
に接続されるアクセスバス２−1A、1B、2A、2Bが休止す
る時間が生ずるが、LDRはLRSとの間のベクトルデータの
転送のために常にビジ−状態になっているため、LDRを
共有する他のユニットがアクセスバスが空いているにも
かかわらず、MSUをアクセスできず、MSUアクセスの効率
が悪くなってしまうという問題点を有していた。また、
LDRとLRSとの間で転送を行なう間に、MSUを転送するベ
クトルデータのデータ長に応じて一定の間隔で休止させ
るような制御を、インターバルIDと呼ばれる制御コード
を用いて行なわなければならず、制御が複雑になってし
まうという問題点を有していた。これらの問題点は、ベ
クトルレジスタから主記憶装置へのベクトルデータのス
トア動作時にも全く同様に発生していた。
図では８バイト）以下のベクトルデータをアクセスする
場合、第６図（ａ），（ｂ）に示したように、主記憶装
置MSUとロードデータレジスタLDRとの間のベクトルデー
タのブロックロードは、最大バイト長のアクセスバス２
−1A、1B、2A、2Bの全てを用いて行ない、また、各LDR
と各ロードレジスタスタックLRSとの間のベクトルデー
タの転送は、最大バイト長以下のベクトルデータ長で並
列に行なうため、MSUとLDR間の転送レートと、LDRとLRS
間の転送レートとが等しくなくなる。例えば、第６図
（ａ），（ｂ）の４バイトのベクトルデータのロードを
行なう場合、MSUとLDRの間のアクセス頻度は、LDRとLRS
間のアクセス頻度の２分の１になる。これにより、MSU
に接続されるアクセスバス２−1A、1B、2A、2Bが休止す
る時間が生ずるが、LDRはLRSとの間のベクトルデータの
転送のために常にビジ−状態になっているため、LDRを
共有する他のユニットがアクセスバスが空いているにも
かかわらず、MSUをアクセスできず、MSUアクセスの効率
が悪くなってしまうという問題点を有していた。また、
LDRとLRSとの間で転送を行なう間に、MSUを転送するベ
クトルデータのデータ長に応じて一定の間隔で休止させ
るような制御を、インターバルIDと呼ばれる制御コード
を用いて行なわなければならず、制御が複雑になってし
まうという問題点を有していた。これらの問題点は、ベ
クトルレジスタから主記憶装置へのベクトルデータのス
トア動作時にも全く同様に発生していた。
本発明は上記問題点を解決するために、主記憶装置と
ロード／ストアデータレジスタ間のベクトルデータのブ
ロック転送時のベクトルデータ数をベクトルデータ長に
応じて増減させ、ベクトルデータ長が最大バイト長以下
の場合にそれに応じて上記レジスタを空けて他のユニッ
トによる主記憶装置のアクセスを可能にし、また主記憶
装置と上記レジスタ、及び該レジスタとアクセスパイプ
ライン間のアクセス頻度を等しくすることにより、アク
セス制御を単純化することのできるベクトルデータのア
クセス制御方式を提供することを目的とする。
ロード／ストアデータレジスタ間のベクトルデータのブ
ロック転送時のベクトルデータ数をベクトルデータ長に
応じて増減させ、ベクトルデータ長が最大バイト長以下
の場合にそれに応じて上記レジスタを空けて他のユニッ
トによる主記憶装置のアクセスを可能にし、また主記憶
装置と上記レジスタ、及び該レジスタとアクセスパイプ
ライン間のアクセス頻度を等しくすることにより、アク
セス制御を単純化することのできるベクトルデータのア
クセス制御方式を提供することを目的とする。
第１図は本発明による装置の基本原理を示す図であ
る。本発明は、主記憶装置８と、ベクトルレジスタ13
と、主記憶装置８とベクトルレジスタ13の間で、最大Ｌ
バイト以下の任意のＭバイトの同一幅のベクトルデータ
15をＰ個並列に転送する、ベクトルレジスタ13に接続さ
れたＰ本のデータパス12を有するアクセスパイプライン
11と、各データパス12に接続され、データパス12との間
でＭバイト幅の一連のベクトルデータ15をベクトルデー
タ幅Ｍバイトを単位としてＰ個並列に転送する、Ｌバイ
ト幅のＰ個のレジスタ10と、該各レジスタ10と該主記憶
装置８とを接続する、Ｌバイト幅のＰ本のアクセスバス
９と、からなる。主記憶装置８は各レジスタ10との間で
一度に転送されるベクトルデータ14を、Ｍ×Ｐバイトを
ブロック単位として各アクセスバス９及び各レジスタ10
の全部若しくは一部を用いてブロック転送する。
る。本発明は、主記憶装置８と、ベクトルレジスタ13
と、主記憶装置８とベクトルレジスタ13の間で、最大Ｌ
バイト以下の任意のＭバイトの同一幅のベクトルデータ
15をＰ個並列に転送する、ベクトルレジスタ13に接続さ
れたＰ本のデータパス12を有するアクセスパイプライン
11と、各データパス12に接続され、データパス12との間
でＭバイト幅の一連のベクトルデータ15をベクトルデー
タ幅Ｍバイトを単位としてＰ個並列に転送する、Ｌバイ
ト幅のＰ個のレジスタ10と、該各レジスタ10と該主記憶
装置８とを接続する、Ｌバイト幅のＰ本のアクセスバス
９と、からなる。主記憶装置８は各レジスタ10との間で
一度に転送されるベクトルデータ14を、Ｍ×Ｐバイトを
ブロック単位として各アクセスバス９及び各レジスタ10
の全部若しくは一部を用いてブロック転送する。
例えば、今、最大Ｌ＝８バイト幅のベクトルデータの
主記憶装置８からベクトルレジスタ13へのロードが４個
並列に可能であり、Ｍ＝４バイト幅のベクトルデータの
ロードを行なう場合、主記憶装置８からレジスタ10へ転
送されるベクトルデータ14は、Ｍ×Ｐ＝４×４＝16バイ
ト単位でブロック転送される。このとき、Ｐ＝４つのア
クセスバス９及びレジスタ10は、最大Ｌ×Ｐ＝８×４＝
32バイトのベクトルデータの転送及び記憶が可能である
ため、上記転送時には４つのうち２つのアクセスバス９
とレジスタ10のみが使用される。そして、各レジスタ10
からのデータパス12へ転送されるベクトルデータ15は、
上記ブロック転送されたベクトルデータが記憶されてい
る２つのレジスタ10から４本のデータパス12へ、Ｍ＝４
バイト単位で４個並列に転送される。そしてアクセスパ
イプライン11の各データパス12へ転送されたベクトルデ
ータ15は、ベクトルレジスタ13へパイプライン転送され
る。
主記憶装置８からベクトルレジスタ13へのロードが４個
並列に可能であり、Ｍ＝４バイト幅のベクトルデータの
ロードを行なう場合、主記憶装置８からレジスタ10へ転
送されるベクトルデータ14は、Ｍ×Ｐ＝４×４＝16バイ
ト単位でブロック転送される。このとき、Ｐ＝４つのア
クセスバス９及びレジスタ10は、最大Ｌ×Ｐ＝８×４＝
32バイトのベクトルデータの転送及び記憶が可能である
ため、上記転送時には４つのうち２つのアクセスバス９
とレジスタ10のみが使用される。そして、各レジスタ10
からのデータパス12へ転送されるベクトルデータ15は、
上記ブロック転送されたベクトルデータが記憶されてい
る２つのレジスタ10から４本のデータパス12へ、Ｍ＝４
バイト単位で４個並列に転送される。そしてアクセスパ
イプライン11の各データパス12へ転送されたベクトルデ
ータ15は、ベクトルレジスタ13へパイプライン転送され
る。
ベクトルレジスタ13から主記憶装置８へのベクトルデ
ータのストア動作は、上記と全く逆の動作により実現で
きる。
ータのストア動作は、上記と全く逆の動作により実現で
きる。
これらのことは、ベクトルデータのアクセス制御方法
として構成することも可能である。
として構成することも可能である。
上記装置、あるいは上記装置により達成されるベクト
ルデータのアクセス制御方法によれば、主記憶装置８と
ベクトルレジスタ13の間で最大Ｌバイト以下のＭバイト
幅のベクトルデータの転送を行なう場合には、それに応
じてアクセスバス９及びレジスタ10が空くことになり、
他のユニットによる主記憶装置８のアクセスが可能にな
る。
ルデータのアクセス制御方法によれば、主記憶装置８と
ベクトルレジスタ13の間で最大Ｌバイト以下のＭバイト
幅のベクトルデータの転送を行なう場合には、それに応
じてアクセスバス９及びレジスタ10が空くことになり、
他のユニットによる主記憶装置８のアクセスが可能にな
る。
また、一回のアクセスで主記憶装置８とレジスタ10と
の間で転送されるベクトルデータの数と、同じくレジス
タ10とアクセスパイプライン11との間で転送されるベク
トルデータの数は一致するため、両者を同一のアクセス
タイミングで制御することができ、制御が単純化され
る。
の間で転送されるベクトルデータの数と、同じくレジス
タ10とアクセスパイプライン11との間で転送されるベク
トルデータの数は一致するため、両者を同一のアクセス
タイミングで制御することができ、制御が単純化され
る。
以下、本発明の実施例につき詳細に説明を行なう。ま
ず、本発明によるベクトル演算処理ユニットと主記憶装
置のロード時の構成図は、第４図の従来例と同様である
ので、その構成は省略する。次に第２図は、第４図の主
記憶装置１−１及び１−２のアクセス制御を行なうため
の、本発明によるアクセス制御回路の構成図である。ベ
クトル・アクセス・アドレス・ジェネレータ16の入力線
18には、先頭アドレスSA若しくは前回のブロックアドレ
スBAが入力し、入力線19にはブロックサイズBS（16バイ
ト又は32バイト）が入力する。これにより同ジェネレー
タ16は先頭アドレスSAから順に32バイト若しくは16バイ
ト単位でブロックアドレスBAを発生し、バッファ20を介
してPRIORITY回路17へ出力する。同回路17は、第４図の
アクセスバス２−1A、1B、2A、2Bなどが他のユニットに
使用されているか否か（バス・コンフリクト・チェッ
ク）、又は第４図の主記憶装置１−1,1−２内のアクセ
スするバンクがビジ−状態でないか否か（バンクビジ−
チェック）などをチェックした後、ベクトル・アクセス
・ジェネレータ16からのブロックアドレスBAに対応し
て、第４図の主記憶装置１−１、１−２内の各BANK＃
０、＃１を選択するためのバンクアドレス選択信号22を
各BANKへ出力する。
ず、本発明によるベクトル演算処理ユニットと主記憶装
置のロード時の構成図は、第４図の従来例と同様である
ので、その構成は省略する。次に第２図は、第４図の主
記憶装置１−１及び１−２のアクセス制御を行なうため
の、本発明によるアクセス制御回路の構成図である。ベ
クトル・アクセス・アドレス・ジェネレータ16の入力線
18には、先頭アドレスSA若しくは前回のブロックアドレ
スBAが入力し、入力線19にはブロックサイズBS（16バイ
ト又は32バイト）が入力する。これにより同ジェネレー
タ16は先頭アドレスSAから順に32バイト若しくは16バイ
ト単位でブロックアドレスBAを発生し、バッファ20を介
してPRIORITY回路17へ出力する。同回路17は、第４図の
アクセスバス２−1A、1B、2A、2Bなどが他のユニットに
使用されているか否か（バス・コンフリクト・チェッ
ク）、又は第４図の主記憶装置１−1,1−２内のアクセ
スするバンクがビジ−状態でないか否か（バンクビジ−
チェック）などをチェックした後、ベクトル・アクセス
・ジェネレータ16からのブロックアドレスBAに対応し
て、第４図の主記憶装置１−１、１−２内の各BANK＃
０、＃１を選択するためのバンクアドレス選択信号22を
各BANKへ出力する。
上記構成において、まず第４図のMSU1−１、１−２上
の８バイト単位のベクトルデータ（例えば64ビット倍精
度浮動小数点データ）を、並列してベクトルレジスタ７
へロードする場合のアクセス制御方式は、第５図の従来
方式と全く同じである。この場合、第２図のアクセス制
御回路の入力線19に入力するブロックサイズBSは32が与
えられる。これにより、ベクトル・アクセス・アドレス
・ジェネレータ16では32バイト単位でブロックアドレス
BAが指定され、PRIORITY回路17からのバンクアドレス選
択信号22は、例えば第５図に示した各MSU1−１、１−２
上の各BANK＃０、＃１内の番号０〜７、８〜15、16〜2
3、24〜31で示した８バイト単位の４個のベクトルデー
タのブロックロードを指定する。以下の動作は第５図で
前記したため省略する。
の８バイト単位のベクトルデータ（例えば64ビット倍精
度浮動小数点データ）を、並列してベクトルレジスタ７
へロードする場合のアクセス制御方式は、第５図の従来
方式と全く同じである。この場合、第２図のアクセス制
御回路の入力線19に入力するブロックサイズBSは32が与
えられる。これにより、ベクトル・アクセス・アドレス
・ジェネレータ16では32バイト単位でブロックアドレス
BAが指定され、PRIORITY回路17からのバンクアドレス選
択信号22は、例えば第５図に示した各MSU1−１、１−２
上の各BANK＃０、＃１内の番号０〜７、８〜15、16〜2
3、24〜31で示した８バイト単位の４個のベクトルデー
タのブロックロードを指定する。以下の動作は第５図で
前記したため省略する。
次に第３図に、第４図の構成で８バイト以外、例えば
４バイト単位のベクトルデータ（例えば32ビット単精度
浮動小数点データ、32ビット固定小数点データ）を、並
列してベクトルレジスタ７へロードする場合のアクセス
制御方式を示す。まず第３図（ａ）において、MSU1−
１、１−２上の各BANK＃０、＃１には、例えば番号０〜
３、４〜７、８〜11、12〜15、16〜19、20〜23、24〜2
7、及び28〜31の４バイト単位の８個のベクトルデータ
が、８バイト単位で各バンクにインタリーブして記憶さ
れている（第６図と同じ条件である）。
４バイト単位のベクトルデータ（例えば32ビット単精度
浮動小数点データ、32ビット固定小数点データ）を、並
列してベクトルレジスタ７へロードする場合のアクセス
制御方式を示す。まず第３図（ａ）において、MSU1−
１、１−２上の各BANK＃０、＃１には、例えば番号０〜
３、４〜７、８〜11、12〜15、16〜19、20〜23、24〜2
7、及び28〜31の４バイト単位の８個のベクトルデータ
が、８バイト単位で各バンクにインタリーブして記憶さ
れている（第６図と同じ条件である）。
これに対して４バイトベクトルデータのロード動作を
実行するためには、まず第２図のアクセス制御回路にお
いて、入力線19に入力するブロックサイズBSとして16を
与える。これにより、ベクトル・アクセス・アドレス・
ジェネレータ16バイト単位でブロックアドレスBAが指定
され、PRIORITY回路17からのバンクアドレス選択信号22
は、まず最初のアクセス周期において、第３図（ａ）に
示したMSU1−１のBANK＃１の番号０〜７、及びMSU1−２
のBANK＃１の番号８〜15の４バイト単位の４個のベクト
ルデータのブロックロードを指定する。
実行するためには、まず第２図のアクセス制御回路にお
いて、入力線19に入力するブロックサイズBSとして16を
与える。これにより、ベクトル・アクセス・アドレス・
ジェネレータ16バイト単位でブロックアドレスBAが指定
され、PRIORITY回路17からのバンクアドレス選択信号22
は、まず最初のアクセス周期において、第３図（ａ）に
示したMSU1−１のBANK＃１の番号０〜７、及びMSU1−２
のBANK＃１の番号８〜15の４バイト単位の４個のベクト
ルデータのブロックロードを指定する。
これにより、第１アクセス周期ではアクセスバス２−
1A、1B、2A、2Bのうち２−1B、2Bのみがビジーになり、
上記計16バイトのベクトルデータがロードデータレジス
タLDR5−１〜５−４のうちLDRに５−３、５−４にブロ
ックロードされる。続いて、同レジスタ上の４個の４バ
イトデータが、各LRS6−１〜６−４に高速にアラインし
て転送される。この時、第１アクセス周期においては、
アクセスバス２−1A、1B及びLDR5−１、５−２は未使用
であるため、LDRを共有する他のユニットがMSU1−１、
１−２の各BANK＃０をアクセスすることが可能となる。
1A、1B、2A、2Bのうち２−1B、2Bのみがビジーになり、
上記計16バイトのベクトルデータがロードデータレジス
タLDR5−１〜５−４のうちLDRに５−３、５−４にブロ
ックロードされる。続いて、同レジスタ上の４個の４バ
イトデータが、各LRS6−１〜６−４に高速にアラインし
て転送される。この時、第１アクセス周期においては、
アクセスバス２−1A、1B及びLDR5−１、５−２は未使用
であるため、LDRを共有する他のユニットがMSU1−１、
１−２の各BANK＃０をアクセスすることが可能となる。
次に、第２図のPRIORITY回路17からのバンクアドレス
選択信号22は、第２のアクセス周期において、第３図
（ｂ）に示したMSU1−１のBANK＃０の番号16〜23、及び
MSU1−２のBANK＃０の番号24〜31の４バイト単位の残り
の４個のベクトルデータのブロックロードを指定する。
選択信号22は、第２のアクセス周期において、第３図
（ｂ）に示したMSU1−１のBANK＃０の番号16〜23、及び
MSU1−２のBANK＃０の番号24〜31の４バイト単位の残り
の４個のベクトルデータのブロックロードを指定する。
これにより、第２アクセス周期ではアクセスバス２−
1A、2Aのみがビジーになり、上記残りの計16バイトのベ
クトルデータがLDR5−１、５−２にブロックロードされ
る。続いて、同レジスタ上の４個の４バイトデータが、
各LRS6−１〜６−４に高速にアラインして転送される。
この時、第２アクセス周期においては、アクセスバス２
−2A、2B及びLDR5−３、５−４は未使用となるため、他
のユニットがMSU1−１、１−２の各BANK＃１をアクセス
することが可能となる。
1A、2Aのみがビジーになり、上記残りの計16バイトのベ
クトルデータがLDR5−１、５−２にブロックロードされ
る。続いて、同レジスタ上の４個の４バイトデータが、
各LRS6−１〜６−４に高速にアラインして転送される。
この時、第２アクセス周期においては、アクセスバス２
−2A、2B及びLDR5−３、５−４は未使用となるため、他
のユニットがMSU1−１、１−２の各BANK＃１をアクセス
することが可能となる。
以上の動作により、各アクセス周期毎にLRS6−１〜６
−４にロードされる４バイト単位のベクトルデータは、
第４図のベクトルレジスタ７に高速にパイプライン転送
される。
−４にロードされる４バイト単位のベクトルデータは、
第４図のベクトルレジスタ７に高速にパイプライン転送
される。
以上示したように、本発明においてはベクトルデータ
のデータ幅が８バイトから４バイトになった場合には、
各MSUから各LDRへのブロックロード時のデータ数を半分
にすることにより、アクセスバスとLDRを半分空けて他
のユニットに開放することができる。また、これにより
MSUとLDR間の転送バイト数と、LDRとLRS間の転送バイト
数を等しくすることができ、両者のアクセス制御を同一
タイミングで行なうことが可能となる。これにより、従
来例の問題点として示したインターバルIDの制御が不要
となり、アクセス制御が単純化される。
のデータ幅が８バイトから４バイトになった場合には、
各MSUから各LDRへのブロックロード時のデータ数を半分
にすることにより、アクセスバスとLDRを半分空けて他
のユニットに開放することができる。また、これにより
MSUとLDR間の転送バイト数と、LDRとLRS間の転送バイト
数を等しくすることができ、両者のアクセス制御を同一
タイミングで行なうことが可能となる。これにより、従
来例の問題点として示したインターバルIDの制御が不要
となり、アクセス制御が単純化される。
以上の実施例は、ベクトルデータのロード時のみの動
作に関するものであるが、ベクトルレジスタから主記憶
装置MSUへのベクトルデータのストア時の動作について
も、ロード時と全く逆の構成により実現することができ
る。
作に関するものであるが、ベクトルレジスタから主記憶
装置MSUへのベクトルデータのストア時の動作について
も、ロード時と全く逆の構成により実現することができ
る。
また、ここでベクトル長は８バイトと４バイトの２種
類で並列数は４つのみであったが、最大長Ｌバイトに対
してそれ以下のＭバイトで並列数Ｐの転送を行なうとい
うような一般化されたケースにおいても、MSUからLDRへ
のブロックロード（又はストア）のサイズを、Ｍ×Ｐバ
イトとすることにより、同様の動作を行なうことが可能
である。
類で並列数は４つのみであったが、最大長Ｌバイトに対
してそれ以下のＭバイトで並列数Ｐの転送を行なうとい
うような一般化されたケースにおいても、MSUからLDRへ
のブロックロード（又はストア）のサイズを、Ｍ×Ｐバ
イトとすることにより、同様の動作を行なうことが可能
である。
本発明によれば、主記憶装置とアクセスパイプライン
のレジスタ間のブロック転送のサイズを、扱うベクトル
データ幅に応じて増減させることにより、他のユニット
のためにアクセスバス及びレジスタを一部開放させるこ
とができ、他のユニットによる主記憶装置の同時アクセ
スが可能となる。
のレジスタ間のブロック転送のサイズを、扱うベクトル
データ幅に応じて増減させることにより、他のユニット
のためにアクセスバス及びレジスタを一部開放させるこ
とができ、他のユニットによる主記憶装置の同時アクセ
スが可能となる。
また、主記憶装置とレジスタ間、及びレジスタとアク
セスパイプライン間のベクトルデータの転送バイト数を
等しくすることができるため、両者のアクセス制御を同
一タイミングで行なうことができ、アクセス制御の単純
化を実現できる。
セスパイプライン間のベクトルデータの転送バイト数を
等しくすることができるため、両者のアクセス制御を同
一タイミングで行なうことができ、アクセス制御の単純
化を実現できる。
第１図は、本発明の機能ブロック図、 第２図は、本発明によるアクセス制御回路の構成図、 第３図（ａ），（ｂ）は、本発明の実施例によるベクト
ルデータのアクセス制御方式の動作説明図、 第４図は、ベクトル演算処理ユニットと主記憶装置の構
成図、 第５図は、従来例によるベクトルデータのアクセス制御
方式の第１の動作説明図、 第６図（ａ），（ｂ）は、従来例によるベクトルデータ
のアクセス制御方式の第２の動作説明図である。 ８……主記憶装置、 ９……アクセスバス、 10……レジスタ、 11……アクセスパイプライン、 12……データパス、 13……ベクトルレジスタ、 14、15……ベクトルデータ。
ルデータのアクセス制御方式の動作説明図、 第４図は、ベクトル演算処理ユニットと主記憶装置の構
成図、 第５図は、従来例によるベクトルデータのアクセス制御
方式の第１の動作説明図、 第６図（ａ），（ｂ）は、従来例によるベクトルデータ
のアクセス制御方式の第２の動作説明図である。 ８……主記憶装置、 ９……アクセスバス、 10……レジスタ、 11……アクセスパイプライン、 12……データパス、 13……ベクトルレジスタ、 14、15……ベクトルデータ。
Claims (8)
- 【請求項１】ベクトルレジスタ（13）に接続され、最大
Ｌバイト以下の任意のＭバイトの同一幅のベクトルデー
タ（15）をＰ個並列に転送するＰ本のデータパス（12）
を有するアクセスパイプライン（11）と、 該各データパスに任意に接続され、前記データパス（1
2）との間で、前記Ｍバイト幅の一連のベクトルデータ
（15）を前記ベクトルデータ幅Ｍバイトを単位として前
記Ｐ個で並列に転送する、前記Ｐ個の前記Ｌバイト幅の
レジスタ（10）と、 該各レジスタに接続される前記Ｐ個の前記Ｌバイト幅の
アクセスバス（９）と、 前記各アクセスバス（９）を介して前記各レジスタ（1
0）と接続され、前記各レジスタ（10）との間で転送さ
れる前記Ｍバイト幅の一連のベクトルデータ（14）を
（前記ベクトルデータ幅Ｍ）×（前記並列転送数Ｐ）バ
イトをブロック単位として前記各アクセスバス（９）及
び前記各レジスタ（10）の全部若しくは一部を用いてブ
ロック転送する主記憶装置と、 からなることを特徴とするベクトルデータのアクセス制
御装置。 - 【請求項２】前記主記憶装置（８）はＮ個のバンクに分
割され、該主記憶装置（18）と前記各レジスタ（10）と
の間でブロック転送される前記ベクトルデータ（14）は
前記各バンク間でインタリーブして記憶され、前記ブロ
ック転送時には前記各バンクは前記アクセスバス（９）
を介して並列にアクセスされることを特徴とする特許請
求の範囲第１項記載のベクトルデータのアクセス制御装
置。 - 【請求項３】前記最大ベクトルデータ幅Ｌバイト及びそ
れ以下の前記ベクトルデータ幅Ｍバイトは、２のべき乗
で規定されるバイト数であることを特徴とする特許請求
の範囲第１項記載のベクトルデータのアクセス制御装
置。 - 【請求項４】前記各レジスタは、前記各データパス（1
2）との間で前記Ｐ個で並列に転送される前記Ｍバイト
幅の前記ベクトルデータ（15）を、前記各レジスタ（1
0）と前記各データパス（12）との間で必要に応じて前
記Ｍバイト単位でアラインして出力することを特徴とす
る特許請求の範囲第１項記載のベクトルデータのアクセ
ス制御装置。 - 【請求項５】ベクトルレジスタ（13）に接続され最大Ｌ
バイト以下の任意のＭバイトの同一幅のベクトルデータ
（15）をＰ個並列に転送するＰ本のデータパス（12）を
有するアクセスパイプライン（11）と該各データパスに
任意に接続される前記Ｐ個の前記Ｌバイト幅のレジスタ
（10）と、該各レジスタと主記憶装置（８）とを接続す
る前記Ｐ個の前記Ｌバイト幅のアクセスバス（９）とを
用いて、前記アクセスパイプライン（11）と前記主記憶
装置（８）との間で一連のベクトルデータを転送するベ
クトルデータのアクセス制御方法において、 前記主記憶装置（８）と前記各レジスタ（10）との間で
転送される前記Ｍバイト幅の一連のベクトルデータ（1
4）を（前記ベクトルデータ幅Ｍ）×（前記並列転送数
Ｐ）バイトをブロック単位として前記アクセスバス
（９）及び前記各レジスタ（10）の全部若しくは一部を
用いてブロック転送し、 前記各レジスタ（10）と前記各データパス（12）との間
で転送される前記Ｍバイト幅の一連のベクトルデータ
（15）を、前記ベクトルデータ幅Ｍバイトを単位として
前記Ｐ個で並列に転送することを特徴とするベクトルデ
ータのアクセス制御方法。 - 【請求項６】前記主記憶装置（８）はＮ個のバンクに分
割され、該主記憶装置（18）と前記各レジスタ（10）と
の間でブロック転送される前記ベクトルデータ（14）は
前記各バンク間でインタリーブして記憶され、前記ブロ
ック転送時には前記各バンクは前記アクセスバス（９）
を介して並列にアクセスされることを特徴とする特許請
求の範囲第５項記載のベクトルデータのアクセス制御方
法。 - 【請求項７】前記最大ベクトルデータ幅Ｌバイト及びそ
れ以下の前記ベクトルデータ幅Ｍバイトは、２のべき乗
で規定されるバイト数であることを特徴とする特許請求
の範囲第５項記載のベクトルデータのアクセス制御方
法。 - 【請求項８】前記各レジスタ（10）と前記各データパス
（12）との間で前記Ｐ個で並列に転送される前記Ｍバイ
ト幅の前記ベクトルデータ（15）を、前記各レジスタ
（10）と前記各データパス（12）との間で必要に応じて
前記Ｍバイト単位でアラインして転送することを特徴と
する特許請求の範囲第５記載のベクトルデータのアクセ
ス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62229815A JP2547219B2 (ja) | 1987-09-16 | 1987-09-16 | ベクトルデータのアクセス制御装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62229815A JP2547219B2 (ja) | 1987-09-16 | 1987-09-16 | ベクトルデータのアクセス制御装置及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6473458A JPS6473458A (en) | 1989-03-17 |
| JP2547219B2 true JP2547219B2 (ja) | 1996-10-23 |
Family
ID=16898102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62229815A Expired - Fee Related JP2547219B2 (ja) | 1987-09-16 | 1987-09-16 | ベクトルデータのアクセス制御装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2547219B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8316215B2 (en) | 2007-03-08 | 2012-11-20 | Nec Corporation | Vector processor with plural arithmetic units for processing a vector data string divided into plural register banks accessed by read pointers starting at different positions |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2899986B2 (ja) * | 1990-08-08 | 1999-06-02 | 株式会社日立製作所 | データ格納方法，ベクトルデータバッファ装置およびベクトルデータ処理装置 |
| DE69319773T2 (de) * | 1992-03-31 | 1999-01-07 | Canon K.K., Tokio/Tokyo | Magnetkopfverwendende magneto-optische Informationsaufnahme und -wiedergabegerät und -verfahren |
-
1987
- 1987-09-16 JP JP62229815A patent/JP2547219B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8316215B2 (en) | 2007-03-08 | 2012-11-20 | Nec Corporation | Vector processor with plural arithmetic units for processing a vector data string divided into plural register banks accessed by read pointers starting at different positions |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6473458A (en) | 1989-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4467419A (en) | Data processing system with access to a buffer store during data block transfers | |
| US5881302A (en) | Vector processing unit with reconfigurable data buffer | |
| JPS618785A (ja) | 記憶装置アクセス制御方式 | |
| JPH0463430B2 (ja) | ||
| JPS59160267A (ja) | ベクトル処理装置 | |
| JP3971535B2 (ja) | Ｓｉｍｄ型プロセッサ | |
| JPH03189843A (ja) | データ処理システムおよび方法 | |
| JP2547219B2 (ja) | ベクトルデータのアクセス制御装置及び方法 | |
| JP2752902B2 (ja) | ベクトル処理装置 | |
| EP0359192B1 (en) | Vector processors and vector register control | |
| JP3628339B2 (ja) | データアクセスシステム | |
| JPH0341554A (ja) | ベクトル処理装置 | |
| JPH0496172A (ja) | データ格納方法，ベクトルデータバッファ装置およびベクトルデータ処理装置 | |
| JPH1091593A (ja) | マイクロプロセッサと付加的計算ユニットとを含むデータ処理装置 | |
| JP3704367B2 (ja) | スイッチ回路 | |
| JPS59218558A (ja) | 情報処理装置 | |
| JPH04107665A (ja) | 入出力制御装置 | |
| JPS61118860A (ja) | デイジタル制御装置 | |
| JPH0232647B2 (ja) | ||
| JPH0332829B2 (ja) | ||
| JPS60205647A (ja) | デ−タ処理装置 | |
| JPH0253820B2 (ja) | ||
| JPH0477945B2 (ja) | ||
| JPS59123974A (ja) | ベクトルデ−タ記憶制御方式 | |
| JPH0713765A (ja) | 高速データ転送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |