JPS6343782B2 - - Google Patents
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- Publication number
- JPS6343782B2 JPS6343782B2 JP23189682A JP23189682A JPS6343782B2 JP S6343782 B2 JPS6343782 B2 JP S6343782B2 JP 23189682 A JP23189682 A JP 23189682A JP 23189682 A JP23189682 A JP 23189682A JP S6343782 B2 JPS6343782 B2 JP S6343782B2
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- JP
- Japan
- Prior art keywords
- stage
- identifier
- vector
- control block
- stages
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- 238000000034 method Methods 0.000 claims description 7
- 238000013500 data storage Methods 0.000 claims 3
- 230000003213 activating effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ベクトルデータ処理装置における記
憶制御方式に関し、特に主メモリへのベクトルデ
ータアクセス命令の実行において、連続する複数
の命令を順次的にかつ多重に実行するための記憶
制御方式に関する。
憶制御方式に関し、特に主メモリへのベクトルデ
ータアクセス命令の実行において、連続する複数
の命令を順次的にかつ多重に実行するための記憶
制御方式に関する。
ベクトル計算機は、大量のデータを高速で処理
することができる。そのためデータを連続的に供
給する必要があり、通常は、バツフアメモリを用
いずに、主メモリとレジスタあるいは演算器との
間で、直接データ転送を行なう方式が多くとられ
ている。
することができる。そのためデータを連続的に供
給する必要があり、通常は、バツフアメモリを用
いずに、主メモリとレジスタあるいは演算器との
間で、直接データ転送を行なう方式が多くとられ
ている。
その際、主メモリのアクセス時間が問題とな
り、たとえば、ベクトルロード命令の場合、第１
図の基本タイムチヤート例に見られるように、ア
ドレスを生成してから、フエツチしたデータをベ
クトルレジスタVRまたはマスクレジスタMRヘ
ライトするまでの間に、数十サイクル分の時間が
必要とされる。
り、たとえば、ベクトルロード命令の場合、第１
図の基本タイムチヤート例に見られるように、ア
ドレスを生成してから、フエツチしたデータをベ
クトルレジスタVRまたはマスクレジスタMRヘ
ライトするまでの間に、数十サイクル分の時間が
必要とされる。
そのため、ベクトルロード命令を連続して実行
させる場合、従来のようにVRへのライト動作が
終了してから次のベクトルロード命令を発信する
ならば、第２図にTDで示すように、立上り時に
常に数十サイクルの遅れが生じることになる。し
たがつて、連続する命令を、オーバーラツプさせ
て実行するならば、処理効率を改善することが可
能である。
させる場合、従来のようにVRへのライト動作が
終了してから次のベクトルロード命令を発信する
ならば、第２図にTDで示すように、立上り時に
常に数十サイクルの遅れが生じることになる。し
たがつて、連続する命令を、オーバーラツプさせ
て実行するならば、処理効率を改善することが可
能である。
本発明の目的は、ベクトルアクセス命令を多重
に連続実行させる手段を提供し、効率の改善を図
ることにあり、そのための構成として、ベクトル
レジスタと、主メモリと、該ベクトルレジスタお
よび主メモリの間でデータ転送を行なうアクセス
パイプラインとをそなえたベクトルデータ処理装
置において、上記アクセスパイプラインは、命令
を管理する複数の順次のステージと異なるステー
ジにより起動されて独立に各々のオペレーシヨン
を実行する複数の制御ブロツクとを有し、上記複
数の順次のステージの一部は、排他的な並列のス
テージを含み、処理待ちの命令を保持するために
使用されるようにするとともに、上記複数の順次
のステージの最初のステージで命令ごとに識別子
を発生し、該識別子を命令コードとともに順次の
各ステージおよび起動する制御ブロツクへ送り、
該識別子により定まる排他的な並列のステージの
一つに保持されるようにすることを特徴としてい
る。
に連続実行させる手段を提供し、効率の改善を図
ることにあり、そのための構成として、ベクトル
レジスタと、主メモリと、該ベクトルレジスタお
よび主メモリの間でデータ転送を行なうアクセス
パイプラインとをそなえたベクトルデータ処理装
置において、上記アクセスパイプラインは、命令
を管理する複数の順次のステージと異なるステー
ジにより起動されて独立に各々のオペレーシヨン
を実行する複数の制御ブロツクとを有し、上記複
数の順次のステージの一部は、排他的な並列のス
テージを含み、処理待ちの命令を保持するために
使用されるようにするとともに、上記複数の順次
のステージの最初のステージで命令ごとに識別子
を発生し、該識別子を命令コードとともに順次の
各ステージおよび起動する制御ブロツクへ送り、
該識別子により定まる排他的な並列のステージの
一つに保持されるようにすることを特徴としてい
る。
以下に、本発明を実施例にしたがつて説明す
る。
る。
第３図は、ベクトルデータ処理装置における記
憶制御部のデータおよびアドレス系の一般的な構
成を示すブロツク図であり、第４図はその制御系
の本発明実施例による構成を示すブロツク図であ
る。
憶制御部のデータおよびアドレス系の一般的な構
成を示すブロツク図であり、第４図はその制御系
の本発明実施例による構成を示すブロツク図であ
る。
第３図において、１はアクセスパイプライン、
２はベクトルレジスタ、３はマスクレジスタ、４
は複数エレメントデータのパウンダリを変換する
ためのアライン部、５はセグメントデータのため
の先頭アドレス生成および論理アドレス／実アド
レス変換を行なうアドレス操作部、６は主メモリ
制御部、７はECC生成およびチエツクあるいは
パーシヤルストアの際のマージ処理などを行なう
データ操作部、８は主メモリに対するアクセスリ
クエストのプライオリテイ制御およびパーシヤル
ストア時のタイミング調整のためのアドレスパイ
ンライン等を含むブロツク、９は主メモリであ
る。
２はベクトルレジスタ、３はマスクレジスタ、４
は複数エレメントデータのパウンダリを変換する
ためのアライン部、５はセグメントデータのため
の先頭アドレス生成および論理アドレス／実アド
レス変換を行なうアドレス操作部、６は主メモリ
制御部、７はECC生成およびチエツクあるいは
パーシヤルストアの際のマージ処理などを行なう
データ操作部、８は主メモリに対するアクセスリ
クエストのプライオリテイ制御およびパーシヤル
ストア時のタイミング調整のためのアドレスパイ
ンライン等を含むブロツク、９は主メモリであ
る。
第４図において、１０乃至１４のブロツクは、
供給された命令を逐次的にシフトさせるパイプラ
インのステージであり、１０はＡステージ、１１
はＢステージ、１２はC0ステージ、１３はC1ス
テージである。また１０ａは供給された順次の命
令に識別子を付加するための２ビツトのカウンタ
である。１４乃至２０のブロツクは、制御ブロツ
クであり、１４はアドレス制御ブロツク、１５は
レジスタリード制御ブロツク、１６は主メモリ制
御インタフエース、１７はアライン制御ブロツ
ク、１８はアラインバツフアライト制御ブロツ
ク、１９はアラインバツフアリード制御ブロツ
ク、２０はレジスタライト制御ブロツクを示す。
供給された命令を逐次的にシフトさせるパイプラ
インのステージであり、１０はＡステージ、１１
はＢステージ、１２はC0ステージ、１３はC1ス
テージである。また１０ａは供給された順次の命
令に識別子を付加するための２ビツトのカウンタ
である。１４乃至２０のブロツクは、制御ブロツ
クであり、１４はアドレス制御ブロツク、１５は
レジスタリード制御ブロツク、１６は主メモリ制
御インタフエース、１７はアライン制御ブロツ
ク、１８はアラインバツフアライト制御ブロツ
ク、１９はアラインバツフアリード制御ブロツ
ク、２０はレジスタライト制御ブロツクを示す。
次に、第３図および第４図を参照して実施例の
動作を説明する。
動作を説明する。
ベクトルロード命令が、命令制御部から発信さ
れると、命令は、Ａステージ１０に入り、同時に
アドレス制御ブロツク１４を起動する。アドレス
制御ブロツク１４は、アドレス操作部５を制御し
て、指定されたエレメント数だけアドレス生成、
アドレス変換、主メモリ制御部６へのリクエスト
を行なわせる。命令は、Ａステージ１０からＢス
テージ１１へ移り、アライン制御ブロツク１７に
起動をかけて、Ｃステージへ移る。Ｃステージ
は、C0ステージ１２およびC1ステージ１３から
なり、命令に付加されている識別子によりいずれ
か一方へ入力される。
れると、命令は、Ａステージ１０に入り、同時に
アドレス制御ブロツク１４を起動する。アドレス
制御ブロツク１４は、アドレス操作部５を制御し
て、指定されたエレメント数だけアドレス生成、
アドレス変換、主メモリ制御部６へのリクエスト
を行なわせる。命令は、Ａステージ１０からＢス
テージ１１へ移り、アライン制御ブロツク１７に
起動をかけて、Ｃステージへ移る。Ｃステージ
は、C0ステージ１２およびC1ステージ１３から
なり、命令に付加されている識別子によりいずれ
か一方へ入力される。
アライン制御ブロツク１７は、主メモリ制御部
６からの、フエツチデータを知らせるデータトラ
ンスフアウオーニング（DTW）信号により、デ
ータを揃える制御信号をアライン部４に送り、次
のサイクルで、アラインバツフアライト制御ブロ
ツク１８に起動をかけ、アラインの結果をアライ
ン部４内のアラインバツフアに入れる。
６からの、フエツチデータを知らせるデータトラ
ンスフアウオーニング（DTW）信号により、デ
ータを揃える制御信号をアライン部４に送り、次
のサイクルで、アラインバツフアライト制御ブロ
ツク１８に起動をかけ、アラインの結果をアライ
ン部４内のアラインバツフアに入れる。
次のサイクルで、アラインバツフアリード制御
ブロツク１９に起動をかけ、ベクトルレジスタ２
は書き込むタイミングになつたら、アラインされ
た結果をアラインバツフアから読み出して、レジ
スタライト制御ブロツク２０へ知らせる。レジス
タライト制御ブロツク２０は、Ｃステージ１２ま
たは１３に保持されているベクトルレジスタ２の
アドレスのところへ書き込む。
ブロツク１９に起動をかけ、ベクトルレジスタ２
は書き込むタイミングになつたら、アラインされ
た結果をアラインバツフアから読み出して、レジ
スタライト制御ブロツク２０へ知らせる。レジス
タライト制御ブロツク２０は、Ｃステージ１２ま
たは１３に保持されているベクトルレジスタ２の
アドレスのところへ書き込む。
次の命令発信は、アドレス制御ブロツク１４
が、前の命令の最後のアドレス生成を終えていれ
ば可能であり、そのとき、その命令はＢ又はＣス
テージに移つているので、Ａステージ１０に入れ
る事ができる。
が、前の命令の最後のアドレス生成を終えていれ
ば可能であり、そのとき、その命令はＢ又はＣス
テージに移つているので、Ａステージ１０に入れ
る事ができる。
ベクトル長（データサイズ）が小さいベクトル
ロード命令においては、最初の命令で、ベクトル
レジスタに書き込み中で、２番目の命令は、アラ
インが終わつてアラインバツフアにあり、３番目
の命令は、アライン中という事がある。そのよう
なベクトル長の小さいベクトルロード命令におい
ても、３命令のパイプライン実行を可能にするた
めには、図示のようにＣステージをC0とC1の２
つの並列に設けるとアライン済みの命令を保持す
る事ができる。
ロード命令においては、最初の命令で、ベクトル
レジスタに書き込み中で、２番目の命令は、アラ
インが終わつてアラインバツフアにあり、３番目
の命令は、アライン中という事がある。そのよう
なベクトル長の小さいベクトルロード命令におい
ても、３命令のパイプライン実行を可能にするた
めには、図示のようにＣステージをC0とC1の２
つの並列に設けるとアライン済みの命令を保持す
る事ができる。
C0ステージ１２とC1ステージ１３は、Ａステ
ージ１０の２ビツトのカウンタ１０ａにより、入
力された命令を順次カウントし、その値を識別子
として命令に付加する。そしてその下位ビツトが
“０”のときはC0ステージへ、“１”のときはC1
ステージへ選択的に格納する。さらに、その識別
子を各制御ブロツクに送り、ステージと制御ブロ
ツクの同期制御を容易にする事ができる。また３
番目の命令は、ＢステージからＣステージに移る
ときに、予め識別子によりC0ステージ又はC1ス
テージが空いているかどうかをみて移ればよい。
なお、上記Ｃステージは、C0とC1の２個に限ら
れるものではなく、任意複数の並列ステージで構
成することができる。
ージ１０の２ビツトのカウンタ１０ａにより、入
力された命令を順次カウントし、その値を識別子
として命令に付加する。そしてその下位ビツトが
“０”のときはC0ステージへ、“１”のときはC1
ステージへ選択的に格納する。さらに、その識別
子を各制御ブロツクに送り、ステージと制御ブロ
ツクの同期制御を容易にする事ができる。また３
番目の命令は、ＢステージからＣステージに移る
ときに、予め識別子によりC0ステージ又はC1ス
テージが空いているかどうかをみて移ればよい。
なお、上記Ｃステージは、C0とC1の２個に限ら
れるものではなく、任意複数の並列ステージで構
成することができる。
以上述べたように、本発明によれば、ベクトル
データの主メモリアクセスにおいて、アクセスパ
イプラインを複数命令により多重に制御すること
が可能となり、ベクトルデータ処理装置の処理速
度を向上させることができる。
データの主メモリアクセスにおいて、アクセスパ
イプラインを複数命令により多重に制御すること
が可能となり、ベクトルデータ処理装置の処理速
度を向上させることができる。
第１図はベクトルロード命令の基本タイムチヤ
ート、第２図はベクトルロード命令を連続実行す
る場合の従来のシーケンス図、第３図はベクトル
データ処理装置の記憶制御部の実施例構成図、第
４図は制御系の実施例構成図である。 図中、１はアクセスパイプライン、２はベクト
ルレジスタ、３はマスクレジスタ、４は複数エレ
メントデータのバウンダリを変換するためのアラ
イン部、５はセグメントデータのための先頭アド
レス生成および論理アドレス／実アドレス変換を
行なうアドレス操作部、６は主メモリ制御部、７
はECC生成およびチエツクあるいはパーシヤル
ストアの際のマージ処理などを行なうデータ操作
部、８は主メモリに対するアクセスリクエストの
プライオリテイ制御およびパーシヤルストア時の
タイミング調整のためのアドレスパイプライン等
を含むブロツク、９は主メモリ、１０はＡステー
ジ、１１はＢステージ、１２はC0ステージ、１
３はC1ステージ、１０ａは供給された順次の命
令に識別子を付加するための２ビツトのカウン
タ、１４はアドレス制御ブロツク、１５はレジス
タリード制御ブロツク、１６は主メモリ制御イン
タフエース、１７はアライン制御ブロツク、１８
はアラインバツフアライト制御ブロツク、１９は
アラインバツフアリード制御ブロツク、２０はレ
ジスタライト制御ブロツクを示す。
ート、第２図はベクトルロード命令を連続実行す
る場合の従来のシーケンス図、第３図はベクトル
データ処理装置の記憶制御部の実施例構成図、第
４図は制御系の実施例構成図である。 図中、１はアクセスパイプライン、２はベクト
ルレジスタ、３はマスクレジスタ、４は複数エレ
メントデータのバウンダリを変換するためのアラ
イン部、５はセグメントデータのための先頭アド
レス生成および論理アドレス／実アドレス変換を
行なうアドレス操作部、６は主メモリ制御部、７
はECC生成およびチエツクあるいはパーシヤル
ストアの際のマージ処理などを行なうデータ操作
部、８は主メモリに対するアクセスリクエストの
プライオリテイ制御およびパーシヤルストア時の
タイミング調整のためのアドレスパイプライン等
を含むブロツク、９は主メモリ、１０はＡステー
ジ、１１はＢステージ、１２はC0ステージ、１
３はC1ステージ、１０ａは供給された順次の命
令に識別子を付加するための２ビツトのカウン
タ、１４はアドレス制御ブロツク、１５はレジス
タリード制御ブロツク、１６は主メモリ制御イン
タフエース、１７はアライン制御ブロツク、１８
はアラインバツフアライト制御ブロツク、１９は
アラインバツフアリード制御ブロツク、２０はレ
ジスタライト制御ブロツクを示す。
Claims (1)
- 【特許請求の範囲】 １ ベクトルレジスタと、主メモリと、該ベクト
ルレジスタおよび主メモリの間でデータ転送を行
なうアクセスパイプラインとをそなえたベクトル
データ処理装置において、上記アクセスパイプラ
インは、命令を管理する複数の順次のステージ
と、異なるステージにより起動されて独立に各々
のオペレーシヨンを実行する複数の制御ブロツク
とを有し、上記複数の順次のステージの一部は、
排他的な並列のステージを含み、処理待ちの命令
を保持するために使用されるようにするととも
に、上記複数の順次のステージの最初のステージ
で命令ごとに識別子を発生し、該識別子を命令コ
ードとともに順次の各ステージおよび起動する制
御ブロツクへ送り、該識別子により定まる排他的
な並列のステージの一つに保持されるようにする
ことを特徴とするベクトルデータ記憶制御方式。 ２ 前記第１項において、複数の順次のステージ
の最初のステージで発生された識別子を、順次の
ステージおよび起動する制御ブロツクへ送り、こ
れらの順次のステージおよび起動する制御ブロツ
クでは、該識別子を用いてそれぞれのステージお
よび制御ブロツクを管理することを特徴とするベ
クトルデータ記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23189682A JPS59123975A (ja) | 1982-12-29 | 1982-12-29 | ベクトルデ−タ記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23189682A JPS59123975A (ja) | 1982-12-29 | 1982-12-29 | ベクトルデ−タ記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123975A JPS59123975A (ja) | 1984-07-17 |
| JPS6343782B2 true JPS6343782B2 (ja) | 1988-09-01 |
Family
ID=16930730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23189682A Granted JPS59123975A (ja) | 1982-12-29 | 1982-12-29 | ベクトルデ−タ記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123975A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4402671A1 (de) * | 1994-01-29 | 1995-08-03 | Hoechst Ag | Leitfähigkeitssensor |
-
1982
- 1982-12-29 JP JP23189682A patent/JPS59123975A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59123975A (ja) | 1984-07-17 |
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