JPS621067A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はベクトル演算を効率よく実行するために主記憶
からプロセッサへデータを効率よく供給するベクトル処
理装置に関する。゛ 〔従来の技術〕 データ処理の分野における計算機の開発が進む中で、ベ
クトルデータの処理能力を高めるためにさまざまなベク
トル計算機システムが開発されている。この種のシステ
ムとしては、米国特許第４．１７２，２８７や米国特許
第４，１２８，８８０に記されているものがある。

米国特許第４，１７２，２８７の計算機システムにおい
ては、演算器の処理能力にみあった主記憶装置から演算
器へのデータ転送能力が必要となる。

しかしこのデータ転送能力には限度があり主記憶装置か
らのデータ転送の負担を軽くするために、米国特許第４
，１２８，８８０では（主記憶装置に比べて相対に演算
器の近くに）主記憶装置からロードしたベクトルデータ
やベクトル演算中の中間結果などを保持するベクトルレ
ジスタが設けられている。

ベクトルレジスタはベクトルデータを処理するパイプラ
イン演算器を効率よく動作させるための有効な手法であ
る。特に−回のベクトル処理において、必要なベクトル
データの数が、ベクトルレジスタ数より少ない場合は、
一度、主記憶からベクトルデータをベクトルレジスタに
ロードしたあとは、ベクトルレジスタ間で演算が行える
ので、ベクトルレジスタの効力は非常に大きい。

〔発明が解決しようとする問題点〕

上記従来技術では、−回のベクトル処理において、必要
なベクトルデータの数がベクトルレジスタ数より多い場
合にはベクトル処理の途中で、主記憶とベクトルレジス
タ間のベクトルデータの転送が必要となり、性能劣化の
大きな要因となる。

汎用の大型計算機システムでは、レジスタと主記憶間の
データ転送の負荷を軽減するために、キャッシュメモリ
が設けられている。一般にキャッシュメモリはスカラデ
ータを対象としているため。

参照キーはアドレス値であり、また、保持単位は必要な
データを含む（たとえば６４バイトの連続領域の）ブロ
ックである。このためこのようなキャッシュメモリを、
主記憶とベクトルレジスタ間で用いることは、（１）１
つ１つのデータをアドレス値で参照する必要があること
、（２）非連続なベクトルデータを扱う場合、キャッシ
ュメモリ内が無駄なデータばかりになってしまうことな
どからむずかしい。

本発明の目的は主記憶装置へのベクトルデータ要求の負
担を軽減するベクトル処理装置を提供することである。

〔問題点を解決するための手段〕

上記目的を提供するために、本発明に係るベクトル処理
装置では、ベクトルレジスタを処理装置に設ける場合に
は、ベクトルデータを一時的に保持スるベクトルバッフ
ァストレージを、相対的に主記憶装置よりはベクトルレ
ジスタの近くに設け、かつベクトルバッファストレージ
の各格納場所に格納されるベクトルデータの識別情報を
記憶する記憶手段と、主記憶装置からのベクトルデータ
読出しを要求する命令により指定されるベクトルデータ
識別情報が記憶手段に記憶されているかどうかを検索る
検索手段を備え、ベクトルバッファストレージの読出し
書込みを制御するベクトルバッファストレージ制御手段
とを設ける。ベクトルデータ識別情報としては例えばベ
クトルデータの主記憶装置上の先頭アドレスと増分値を
用いることができる。主記憶装置からのベクトルデータ
読出しを要求する命令に応じてベクトルバッファストレ
ージ制御手段は当該ベクトルデータの識別情報が記憶手
段に記憶されているかどうかを検索し、記憶されている
場合にはベクトルデータをベクトルバッファストレージ
から読出してベクトルレジスタに供給し、記憶されてい
ない場合には主記憶装置からの読出しを指定し、主記憶
装置からベクトルデータをベクトルレジスタにロードす
ると同時にそのベクトルデータをベクトルバッファスト
レージに格納する。

〔作用〕

従来、ベクトル処理装置における主記憶装置からのベク
トルデータ読出し、転送の負担を軽減するためにベクト
ルレジスタが用いられているが。

ベクトルバッファストレージを主記憶装置とベクトルレ
ジスタとの間におくことにより更に主記憶装置からのベ
クトルデータ続出し、転送の負担を軽減することができ
る。

又、主記憶装置とレジスタとの間のデータ転送の負担軽
減のためにキャッシュメモリが従来用いられているが、
キャッシュメモリが連続領域のデータを格納しデータの
アクセス及びメモリ領域の利用度の点で問題があったの
に対し、本発明によればベクトルバッファストレージに
格納されているベクトルデータは、例えば主記憶装置上
の先頭番地及び増分値の如き識別情報を用いて読出すこ
とができベクトルデータ単位毎に読出すことが可能であ
り、又非連続なベクトルデータを扱う場合、必要なデー
タのみをベクトルバッファストレージに格納することが
でき、ベクトルバッファストレージの格納場所の有効利
用を図ることが可能である。

ベクトル処理装置にベクトルレジスタを設けない場合に
はベクトルバッファストレージを主記憶装置と演算装置
との間に設けるが、この場合にも主記憶装置からのベク
トルデータ読出し、転送の負担を軽減することができ、
かつベクトルのアクセス等において上記と同様の利益を
得ることができる。

〔実施例〕

以下、本発明の具体的な実施例を図面を用いて説明する
。第１図はベクトル処理装置の一実施例を示している。

第１図中、１０は命令バッファ、１１はベクトル長を保
持するレジスタＶＬＲ５１２は主記憶上のベクトルデー
タの先頭アドレスを示しているレジスタＶＢＲの集まり
、１３は主記憶上のベクトルデータの増分値を保持して
いるレジスタＶＩＲの集まり、１４はベクトル命令、１
９は命令デコーダ、２０はベクトルバッファストレージ
制御、２１はベクトルバッファストレージ、９４はフェ
ッチリクエスタ、９５はストアリクエスタ、９６は主記
憶、９７は記憶制御、９８はベクトルレジスタ群、９９
はパイプライン演算器群をそれぞれ表わしている。ベク
トルバッファストレージ制御２０・およびベクトルバッ
ファストレージ２１は本発明で新しく設けた機能である
。

ベクトルバッファストレージ２１の例を第６図に示す。

この場合、最大ｎ個のベクトルデータを保持することが
できる。また、１つのベクトルデータは最大ｎ個の要素
から成る。ベクトルバッファストレージ２１上のベクト
ルデータをアクセスするためには、ベクトルバッファス
トレージ制御により、Ｑ４１あるいは１２４２を通して
、アドレスと読み出し信号、あるいはアドレスと書き込
み信号が送られてくる。

たとえば、ｉ番目のエントリのベクトル長ｍのベクトル
データ（２１−１ないし２１−ｍのアドレスで各要素が
アドレスされている）を読み出す場合は、Ｑ４１から、
読み出し信号と２１−１を示すアドレスが送られてくる
。このアドレスは目的のベクトルデータの第１要素のア
ドレスである。

この２１−１の要素が読み出されると１次のタイミング
で、Ｑ４１から、読み出し信号と２１−２を示すアドレ
スが送られてくる。このアドレスはベクトルデータの第
２要素のアドレスである。これをくりかえして、ベクト
ル長がｍの場合、最後に第ｍ要素が読み出される。

主記憶９６から記憶制御９７を介して送られた命令は命
令バッファ１０に蓄えられ１命令ずつ命令レジスタ１４
に送られる。ベクトル処理ユニットで実行される命令に
は、ベクトルレジスタ９８と主記憶９６間のベクトルデ
ータの転送命令（ベクトルロード命令、ベクトルストア
命令など）とベクトルレジスタ間のデータのベトクル演
算命令がある。命令レジスタ１４中の命令が後者のベク
トル演算命令であることが命令デコーダ１９で解読され
てわかると、命令で指定されたベクトルレジスタ群９８
中のベクトルレジスタ及びパイプライン演算器群９９中
の演算器を動作させ、命令で指定した演算処理を行う。

これらのベクトル演算命令による処理は従来のベクトル
処理装置での処理と同じである０本発明では、ベクトル
ロード命令およびベクトルストア命令の実行時に新しい
処理を行う。

まずベクトルロード命令が実行される場合を述べる。命
令レジスタ１４に取りこまれた命令は１４−１ないし１
４−４で示されるような形式となっている、ＯＰ　　１
４−１　　は命令コードで、ここでは命令デコーダ１９
で解読されたベクトルロード命令であることがわかる。

Ｒ１１４−２はベクトルデータをロードする先のベクト
ルレジスタの番号を示し、１２３４を通してベクトルレ
ジスタ群９８に送られる。Ｒ２１４−３は主記憶上のベ
クトルデータの先頭アドレスを示しているレジスタＶＢ
Ｒの番号を示しており、この値を用いて目的のレジスタ
ＶＢＲを選択する。複数のレジスタＶＢＲのあつまり１
２を図示しである。Ｒ３１４−４主記憶上のベクトルデ
ータの増分値を示しているレジスタＶＩＲの番号を示し
ており、この値を用いて目的のレジスタＶＩＲを選択す
る。

複数のレジスタＶＩＲの集まり１３を図示しである。レ
ジスタＶＬＲＩ　１はベクトルデータの長さくすなわち
ベクトルデータ中の要素数）を保持している。ベクトル
ロード命令が命令デコーダ１９で解読される以前にレジ
スタＶＬＲＩＩ、レジスタＶＢＲの集まり１２およびレ
ジスタＶＩＲの集まり１３にはそれぞれ必要な情報が主
記憶９６から送られているとする。ベクトルロード命令
が命令デコーダ１９で解読されてその時に発生した起動
信号をＲ３３を通して本発明で新しく加えられた機構で
あるベクトルバッファストレージ制御２０に起動をかけ
る。また同時に、レジスタＶＬＲＩＩからＲ３０を通し
て、ベクトル長がベクトルバッファストレージ制御２０
とフェッチリクエスタ９４とストアリクエスタ９５に送
られる。

レジスタＶＢＲの集まり１２からはＲ２１４−３で選択
された１つのレジスタＶＢＲの内容が１２３１を通して
ベクトルバッファストレージ制御とフェッチリクエスタ
９４とストアリクエスタ９５に送られる。これは主記憶
上のベクトルデータの先頭アドレスを示す。またレジス
タＶＩＲの集まり１３からはＲ３１４−４で選択された
１つのレジスタＶＩＲの内容がＲ３２を通してベクトル
バッファストレージ制御２０とフェッチリクエスタ９４
とストアリクエスタ９５に送られる。

これはベクトルデータの増分値を示す。この先頭アドレ
スと増分値がベクトルバッファストレージ２１上に必要
とするベクトルデータが存在するかどうかを調べるため
のキーとなる。本実施例においてベクトルデータを識別
する情報として先頭アドレスと増分値が用いられている
が識別情報はこれらに限らず他のものを用いてもよい。

ベクトルバッファストレージ制御２０で、目的のベクト
ルデータがベクトルバッファストレージ２１にあること
がわかると、ベクトルバッファストレージ制御２０から
０４１を通して、ベクトルデータのアドレスと読み出し
信号をベクトルバッファストレージ２１に送る。また１
３９を通してセレクト信号を送り、セレクタ７１を通し
て、ベクトルデータがベクトルバッファストレージ２１
からベクトルレジスタ群９８に転送される。

逆に、ベクトルバッファストレージ制御２０で。

目的のベクトルデータがベクトルバッファストレージ２
１にないことがわかると、ベクトルバッファストレージ
制御２０からρ４３を通して、フェッチリクエスタ９４
に起動をかけ、主記憶９６から記憶制御９７．Ｑ３Ｂ、
セレクタ７１を通してベクトルレジスタ群９８にベクト
ルデータを送る。

この時、ベクトルバッファストレージ制御２０からＲ４
２を通してベクトルデータのアドレスと書込み信号が送
られ、Ｑ３Ｂを通して、ベクトルデータがベクトルバッ
ファストレージ２１にも書き込まれる。

次に、ベクトルバッファストレージ制御２０の詳細な動
作を第２図を用いて説明する。

第２図は本発明で新しく加えられた機構であるベクトル
バッファストレージ制御２ｏの詳細を示したものである
。

第２図中、６０はエンコーダ、６１は比較回路、６２は
インデックスアレイ、６３は有効ビットアレイ、６８は
読出し制御、６９は書込み制御、６４は登録回路、８３
，８４．７０はＡＮＤ回路、８５．８６はＯＲ回路、６
７はＮＯＴ回路である。

登録回路６４は、８２のプライオリエンコーダ、８１の
Ｌ　ＲＵ　（Ｌｅａｓｔ　Ｒｅｃａｒ＋ｌ：ｌｙ　Ｕｓ
ｅｄ）回路、８０−０乃至８０−１０２３のＡＮＤ回路
、８８−０乃至８８−１０２３のＮＯＴ回路および８９
のセレクタから構成されている。この機構の動作は前に
述べたように必要としているベクトルデータでベクトル
バッファストレージ２１上にある場合とない場合で異な
る。これらについて詳細な説明を行なう。

まず共通の動作について説明を行なう。ベクトルロード
命令が解読されてｕ３３からＡＮＤ回路８４、ＡＮＤ回
路７０へ信号が送られる。これでＡＮＤ回路３４．ＡＮ
Ｄ回路７０はＡＮＤ回路６６またはＮＯＴ回路６７から
の起動指示持ちとなる。Ｑ３１からベクトルデータの先
頭アドレスが、またＱ３２からは増分値がそれぞれ比較
回路６Ｉに送られてインデックスアレイ６２の各先頭ア
ドレスと増分値の組と比較される。ここで比較結果がエ
ンコーダ６０に送られる。一致するものが見つかった場
合はまずエンコーダ６ｏからＡＮＤ回路６６に一致信号
が送られる。次に同じくエンコーダ６０より別にセレク
タ７３およびセレクタ８７に一致したインデックスアレ
イの番号が送られる。セレクタ８７では有効指示ビット
アレイ６３から比較回路６１より送られた番号に対応す
る有効ビットを取り出し、この結果をＡＮＤ回路６６に
送る。ＡＮＤ回路６６は一致信号と有効ビット信号を受
は取る。そして両方とも成立すればＡＮＤ回路７０から
読出し制御に起動信号を送る。またどちらか一方でも成
立しなければＡＮＤ回路８４．ＯＲ回路８６を通して登
録回路６４を起動する。

ここから登録回路６４が起動される場合とＡＮＤ回路７
０が読出し制御６８を起動する場合についてそれぞれ述
べる。

登録回路６４が起動された場合について述べる。

登録回路６４の構成は第２図に示しである。ＯＲ回路８
６からの信号を受けとると有効ビットアレイ６３の中の
各有効ビットを取ってきて、そ九ぞれをＮＯＴ回路８８
−１及びＡＮＤ回路８０−１を通した信号をプライオリ
ティエンコーダ８２に送る。プライオリティエンコーダ
では、有効ビットが無効になっているものを１つ探す。

もし無効ビットが見つからなかった場合つまりインデッ
クスアレイがすべて有効ピッ１−である場合は。

ＬＲＵ回路８１などの公知のアルゴリズムを用いて１つ
を選ぶ。この決定された位置をセレクタ７３、インデッ
クスアレイ６２に知らせる。また有効指示ビットアレイ
６３にも知らせ、その位置を有効にする。インデックス
アレイ６２では指示された位置に１２３１およびＱ３２
から送られていた先頭アドレスを増分値をセントする。

セレクタ７３に送られてきたデータはさらにベクトルバ
ッファストレージ２１のエントリ番号を書き込み制御６
９に送る。Ｎ　ＯＴ回路６７からはまた主記憶からデー
タを取り出すための起動信号をＱ４３を通してフェッチ
リクエスタ９４へ送る。フェッチリクエスタ９４へはこ
の他にＱ３０．Ｑ３１およびＱ３２からそれぞれベタ１
−ル長、先頭アドレスおよび増分値が送られる。ＡＮＤ
＠２３８４からはさらに書込み制＠６９にＯＲ回路８５
を通して起動信号が送られる。書込み制御６９にはまた
主記憶からＱ３６を通してデータの送り出し信号が送ら
れる。これは書込み制御からベクトルバッファス１−レ
ージ２１に送られたアドレスをインクリメントするため
に用いられる。主記憶装置からベクトルデータが読み出
されてρ３８を通してベクトルバッファストレージ２１
に書込まれる。またセレクタ７１を通してベクトルレジ
スタに書きこまれる。

次にＡＮＤ回路７０から読み出し制御６８に起！Ｉ！！
Ｊ信号が出された場合について述べる。インデックスア
レイ６２で見つけられた位置をセレクタ７３を通して読
出し制９１Ｉ６８に送る。読出し制御６８には＋２３０
からベクトル長が送られる。またＡＮＤ回′１ｆＳ７０
から起動信号が送られる。読出し制御６８からベクトル
バッファストレージ２１にアドレスと読み出し信号が送
られ、ベクトルデータが読出される。読出し制御６８に
はカウンタ回路があり、ベクトルバッファストレージ２
１に読み出し信号と共に送るアドレスを更新し、その結
果、ベクトルバッファストレージ２１から、ベクトルデ
ータの要素を１つずつ読出しセレクタ７１（第１図に図
示されている）に送り、さらにベクＩ−ルレジスタ９０
に送る。

このセレクタ７１はＡ、　Ｎ　Ｄ回路７０からのＱ３９
を介したセレクタ４７１４号により１１ｉＩＩ御される
。

また転送元のベクトルレジスタの番号は０３４から送ら
れる。

最後にベクトルストア命令が実行される場合について述
べる。第１図において、命令レジスタ１４から命令デコ
ーダ１９に送られた命令がベクトルストア命令としてデ
コードされると、Ｒ３５を通して、ベクトルバッファス
トレージ制御２０に起動をかける。またストアすべき主
記憶装置上の位置を示すレジスタＶＢＲとレジスタＶＩ
Ｒがそれぞれ選択されＱ３ＩとＱ３２を通してベクトル
バッフアメ１−レージ制御２０に送られる。以下第２図
を用いて説明を行なう。Ｑ３１とＱ３２から送られてき
た先頭アドレスと増分値は比較回路６１に送られ、イン
デックスアレイ６２と比較を行なう。もし一致したもの
が見つかった場合は、その位置を登録回路６４に知らせ
て、書き込み制御６９に起動をかけて対応するベクトル
バッファストレージ２１に（そのベグ１−ルデータを主
記憶装置にストアすると同時に）書込む。この時ベタ１
−ルバソフアストレージ２１上の同じ位置に保持されて
いたベクトルデータが消去されることに注意されたい。

もし一致したものが見つからなかった場合は有効指示ビ
ットアレイ６３から、まだベクトルバッファストレージ
２１上にベグ１−ルデータが登録されていない場所をさ
がして、その位置に（そのベクトルデータを主記憶装置
にストアすると同時に）書き込む。

この時同時に対応するインデックスアレイ６２の中の位
置に先頭アドレスと増分値を登録し、また対応する有効
ピッＩ・アレイ６３の中の位置を有効にする。

ベクトルストア命令に応じてベクｌ−ルデータを主記憶
装置及びベクトルバッファストレージ２１の双方に書込
むことを上に述べたが、ベクトルデータをベクトルバッ
ファストレージのみに一時的に書込み主記憶装置には書
込まないように構成することもできる。

本発明で示したベク（−ルバツファストレージ２１を用
いないで、ベクトルレジスタの数をふやすことにより主
記憶装置へのベクトルデータ要求を軽減することが考え
ら九る。しかし、この場合には２つの問題点が考えられ
る。第１の問題点はベクトルレジスタの数をふやした場
合、ベクトルレジスタをふやす前のロードモジュールや
コンパイラを用いたものではベクトルレジスタの数をふ
やしたことによる効果は得られない。ベタ１−ルバツフ
アス１−レージ２１を用いればそれらを変更することも
なく、ベク１へルバソファストレージを用いた効果を得
ることができる。第２の問題点はベクトルレジスタの番
号をベクトル命令のオペランドで指定するようなベクト
ルプロセッサでは命令形式を変更しなければならない場
合がある。現状のベクトル処理装置の命令仕様では命令
フィールドで最大１６〜６４個までのレジスタしか指定
できない。それ以上の数を指定するためには命令形式を
拡張する必要がある。これに対し、ベクトルバッファス
トレージを導入しても命令形式を変更する必要がまった
くない。

次に第２の実施例について記す。第１の実施例ではベク
トルレジスタを持つベクトルプロセッサたとえば米国特
許第４．．１２８．８８０のような場合に対しての適用
について記した。第２の実施例では、ベクトルレジスタ
を持たないベクトルプロセッサたとえば、日立製作所の
Ｍ　２００　ＨＴＡＰのような場合に対しての適用につ
いて記す。

第３図はベクトルレジスタを用いない場合のベクトル処
理装置の一実施例を示している。

第３図中、２１はベクトルバノファスｊ−レージ。

１１はベクトル長を保持するレジスタＶ　Ｌ　Ｒ１９６
は主記憶、９７は記憶制御、９９はパイプライン演算器
群で、これらは第１図で示したものと同一である。さら
に、１０１は命令制御、１０３゜１０４はフェッチリク
エスタ、１０５はストア１ｆクエスタ、１０２はベクト
ルバッファストレージ制御、１０６，１０７はセレクタ
をそれぞれ示している。

主記憶９６から記憶制御９７を介して送られた命令はρ
】２０を通って命令制御１０１で解読される。解読され
た命令がベクトル命令の場合は、Ω１２１を通してベク
トルバッファストレージ制御１０２に起動をかける。ベ
クトルレジスタを持たないベクトル処理装置、たとえば
Ｍ　２００１−（丁Ａ、　Ｐでは、ベクトル命令はＳ　
Ｓ　（Ｓ　Ｉ＝ｏｒａｇｅヒＯ３ｔｏｒａｇｅ）形式で
あり、１つの命令で主記憶上の２つのベクトルデータを
指定し、その２つのベクトルデータ間でベクトル演算を
行うことを指定し、その結果をストアする主記憶９６上
の位置を指定する。主記憶９６上のベク１へルデータの
位置は１０８ないし１１３で指定される。まず読み出さ
れる２つのベクトルデータのアドレスは、ＶＢ１１０８
、Ｖｌｌ　　１０９およびＶＢ２　１１０゜ＶＴ２　１
１１で指定される。ここで、ＶＢはベクトルデータの先
頭アドレス、ＶＴはベクトルデータの増分値を示す。ま
たストアされるべきベタ１−ルデータの主記憶上のアド
レスはＶＢ３　１１２およびＶＩ３１］、３で示される
。このＶＢＩ。

ＶＩＩはベクトルバッファストレージ制御１０２とフェ
ッチリクエスタ１０３に送られる。ＶＢ２゜ＶＴ２はベ
クトルバッファストレージ制御１０２とフェッチリクエ
スタ１０４に送られる。ＶＢ３゜ＶＴ３は、ベクトルバ
ッファストレージ制御１０３とストアリクエスタ１０５
に送られる。

ベクトルバッファストレージ制御１０２はＶＢＩ、ＶＩ
Ｉをキーとして用いて目的のベクトルデータがベクトル
バッファストレージ２】内にあるかどうかを調べる。も
し、ベクトルバッファストレージ２１内に目的のベクト
ルデータがある場合には、Ω１３６を通して、ベクトル
データのアドレスと読み出し信号をベタ１−ルバツフア
ストレージ２１に送る。またΩ１３４を通してセレクト
信号を送り、ベクトルバッファストレージ２１からセレ
クタ１０６を通してベクトルデータをパイプライン演算
器９９に送る。逆に、もしベクトルデータがベクトルバ
ッファストレージ２１にないことがわかると、Ω１２９
を通してフェッチリクエスタ１０３を起動し、主記憶９
６からΩ１４１を通してベクトルデータをパイプライン
演算器群９９に送る。同時にこのとき、このベクトルデ
ータはｆｆ１４１からベクトルバッファストレージにも
送り、Ω１３７から送られたアドレスと書込み光指示信
号に従って登録する。

もう一つのベクトルデータについても、ＶＢ２゜ＶＴ２
を用いて行う。

２つのベクトルデータを用いてパイプライン演算器でベ
クトル演算された結果は、ｆｆ１４３を通して主記憶９
６に送られる。このときの主記憶上のストアアドレスは
、ＶＢ３１１２とＶＩＲ１１３をｆｆ１２７．Ω１２８
を用いて取出し、ストアリクエスタ１０５を用いて調べ
る。この結果ベクトルデータはΩ１４３を通ってベクト
ルバッファストレージ２１にも格納される。このときの
格納場所は、Ｑ　】２７　、Ω１２８で送られてきたＶ
Ｂ３．ＶＴ３をＫｅｙとして用いてベクトルバッファス
トレージ制御１０２で調べられて、Ω１４０を通して書
き込み指示およびアドレスがベクトルバッファストレー
ジ２１に送られる。

第４図にベクトルバッファストレージ制御１０２の詳ぼ
を示す。このベクトルバッファストレージ制御１０２は
第２図のベクトルレジスタを用いた場合のベクトルバッ
ファストレージ制御と同じ機能を持っている。ただし、
信号線Ｑ１２１〜ｌ１１４０およびセレクタ２０１〜２
０５が第４図で新しく設けられているので、これらにつ
いて説明する。

第２の実施例ではベクトルバッファストレージ制御１０
２において、同時に３つのベタ１−ルデータについて調
べなければならない。しかし、本実施例では１つの比較
回路しかもたないので、３つの処理をシリアルに行う必
要がある。そのためにセレクタ２０１〜２０５を設ける
。

ｌ１１２１を通して、ベクトルバッファストレージ制御
１０２に起動かかると、 まず、ＶＢＩ、ＶＩＩで指定されるベクトルデータにつ
いて調べるために、セレクタ２０１はＩ２２１０を、セ
レクタ２０２はΩ１２３を、セレクタ２０３はΩ１２４
を、セレクタ２０４はΩ２１２を、セレクタ２０５はΩ
２１４を選択し、ＶＢｌ、、Ｖｌｌで指定されるベクト
ルデータがベクトルバッフアメ１〜レージ２１中にある
かどうかを調べる６ もし、ベクトルバッファストレージ２１上にある場合は
、ＡＮＤ回路１３１３．ＡＮＤ回路７０およびセレクタ
２０５をへて、読出し制御１５１に起動をかける。読み
出し制御１５１には、またエンコーダ６０から、ベクト
ルバッファストレージ上のベクトルデータの位置が送ら
れてくる。これらの情報をもとに、読出し制御１５１は
Ω１３６を通して、ベタ１−ルデータのアドレスと読み
出し信号をベクトルバッフアメ１−レージ２Ｉに送る。

もし、ベクトルバッファストレージ２１上にない場合に
は、ＡＮＤ回路６６、セレクタ２０４を通して、書き込
み制御１ｓ２ｔこ起動をかける。書き込み制御１５２に
は、また、登録回路６４から登録すべき位置の情報が送
られてくる。これらの情報をもとに、書き込み制御１５
２はΩ１５７を通して、ベクトルデータのアドレスと書
き込み信号をベクトルバッファストレージ２１に送る。

次に、ＶＢ２．ＶＩ　２で指定されるベクトルデータに
ついて調べるために、セレクタ２０１はΩ２１０を、セ
レクタ２０２はΩ１２５を、セレクタ２０３はΩ１２６
を、セレクタ２０４はΩ２１３を、セレクタ２０５はΩ
２４５を選択し、ＶＢ２．ＶＩ２で指定されるベクトル
データがベクトルバッファストレージ２１中にあるかど
うかを調べる。

もし、ベクトルバッファストレージ２１上にある場合は
、ＡＮＤ回路６６、ＡＮＤ回路７０およびセレクタ２０
５を八て、読み出し制御１５３に起動をかける。読み出
し制４１５３には、またエンコーダ６０から、ベクトル
バッファストレージ上のベクトルデータの位置が送られ
てくる。これらの情報をもとに、読み出し制御１５３は
Ω１３６を通して、ベクトルデータのアドレスと読み出
し信号をベクトルバッファストレージ２１に送る。

もし、ベクトルバッファストレージ２１上にない場合に
は、ＡＮＤ回路６６、セレクタ２０４を通して、書き込
み制御１５４に起動をかける。書き込み制御１５４には
、また登録回路６４から登録すべき位置の情報が送られ
てくる。これらの情報をもとに、書き込み制御１５４は
２１３７を通して、ベクトルデータのアドレスと書き込
み信号をベクトルバッファストレージ２１に送る。

最後に、ＶＢ３．ＶＩ３で指定さ九るベクトルデータを
主記憶にストアすると同時に、ベクトルバッファストレ
ージに保持するために、ＶＢ３゜ＶＩ３で指示されるベ
クトルデータがベクトルバッファス１−レージ２１中に
すでにあるかどうかを調べるために、セレクタ２０１は
Ｉ２２１１を、セレクタ２ｏ２はΩ１２７を、セレクタ
２０３はΩ１２５を、選択し、主記憶にストアするベク
トルデータを同時に保持すべき、ベクトルバッファスト
レージ２１上の位置を調べる。

このとき、得られた位置は書き込み制御１５５に送られ
る。また、Ω１２１からセレクタ２０１を通って書き込
み制御１５５に起動をかける。これらの情報をもとに、
書き込み制御１５５はΩ１４０を通して、ベクトルデー
タのアドレスと書き込み信号をベクトルバッフアメ１−
レージ２１に送る。

ベクトルバッファストレージ中からは、３つのベクトル
データの読み出し、書き込みが同時に並行して行われる
ため、読み出し制御が２個、書き込み制御が３個ある。

以上の動作を１つのベクトル命令で行うことによりベク
トルレジスタがない場合のベクトルバッファストレージ
の機能を実現することができる。

ベクトルバッファストレージ２１の構成は第１の実施例
の場合と本質的にかわりはない。第６図のような構成に
なっている。ベクトルバッファストレージ２１は一般に
メモリで構成されるがこの場合、１人力、２出力の処理
ないし、３人力の処理が同時に行なわれるので、それら
の動作が無理なく行なえるような多バンク構成にする必
要がある。

最後に第３の実施例について記す。本実施例はベクトル
バッファストレージを並列プロセッサに適用した例であ
る。ベクトル処理を高速に行うために演算パイプライン
方式が用いられている（たとえば第１の実施例）。しか
し、さらに計算機の性能を上げるために、処理するベク
トルデータをいくつかに分割し、並列に処理を行う並列
プロセッサ方式がある。並列プロセッサ方式では、並列
に並べた演算ａ（この演算器自体がパイプライン演算器
）の台数分だけベクトルデータを分割し、各（パイプラ
イン）演算器を用いて並列処理を行う。しかし、この場
合ｌ？＋ｆｆｍとなるのは主記憶と各演算器間のデータ
スループッ１〜が並列厚が高くなればなるほどそれに比
例して高くする必要があることである。このデータスル
ープン１−を演算器台数に比例させて増加させることは
困難である。そこで、この並列プロセッサに対して、ベ
クトルバッファストレージを適用する一実施例を第５図
を用いて、説明する。

第５図中、１０は命令バッファ、１１はベクトル長を保
持するレジスタＶＬＲ，１２は主記憶上のベクトルデー
タの先頭アドレスを示しているレジスタＶＢＲの集まり
、１３は主記憶上のベクトルデータの増分値を保持して
いるレジスタＶＩＲの集まり、１４はベクトル命令、１
９は命令デコーダ、２０はベクトルバッファストレージ
制御、９６は主記憶、９７は記憶制御を表わしている。

以上は第１図で用いられたものと基本的構成は変わらな
い。また、２００−１，２００−２等は並列に実行する
ことができるプロセッサエレメント、２９８−１および
２９８−２等はベクトルデータをプロセッサエレメント
の台数分だけ分割した部分ベクトルデータを保持する、
ベクトルレジスタ２９８を分割した各部分であるベクト
ルレジスタ群である。

具体的には、たとえばベクトルレジスタ中の要素数が２
５６、プロセッサエレメントの台数が６４台の時には、
各プロセッサエレメントは、要素数８の部分ベクトルを
保持する。つまり、プロセッサエレメント＃１は、要素
番号］、６５゜工２９．・・・、１９３番のデータを保
持するバク１〜ルレジス５部分を構成し、プロセッサエ
レメント＃２は、要素番号２，６６．１３０．・・・、
Ｉ９４のデータを保持するベクトルレジスタ部分を構成
し、以下同様である。２９９−１および２９９−２等に
それぞれパイプライン演算器、２２１−１および２２１
−２等はベクトルレジスタ群と対応して分割されたベク
トルデータを保持する、ベクトルバッファ２２１を分割
した各部分であるベクトルバッファストレージ部分であ
る。

具体的には、先程のベクトルレジスタに対応させると、
第６図に示したベクトルバッファストレージ２１のうち
、第１要素の列、第６５要素の列。

・・・、第１９３要素の列が、プロセッサエレメント＃
１上に構成され、第２要素の列、第６６要素の列、・・
・、第１９４要素の列が、プロセッサエレメント＃２上
に構成され、以下同様である。このようにして、２５６
台のプロセッサエレメントにベクトルバッファストレー
ジ２１は分割保持される。

２９４はプロセッサエレメントの台数だけ同時にリクエ
ストが出せるフェッチリクエスタ、２９５はプロセッサ
エレメントの台数だけリクエストが出せるストアリクエ
スタである。

命令バッフ７１０．ＶＬＲＩ　１．ＶＢＲＩ　２゜ＶＩ
ＲＩ　３．命令デコーダ１９．ベクトルバッファストレ
ージ制御２０の動作は第１の実施例で第１図および第２
図を用いて説明した場合と同じなのでここでは省略する
。ここでは、第１の実施例と異なる部分について記す。

まず、ベクトルロード命令が実行され、ベクトルバッフ
ァストレージ部分を２２１−１ないし２２１−２中に目
的のベクトルデータがあることがベクトルバッファスト
レージ制御２ｏを用いてわかった場合、ベクトルバッフ
ァストレージ制御２０から読み出し信号およびアドレス
がρ４１を通して、各プロセッサエレメント２００−１
ないし２００−２等内のベクトルバッファストレージ部
分２２１−１ないし２２１−２等に送られる。

各プロセッサエレメント２００−１ないし２０〇−２等
では各ベクトルバッファストレージ部分２２１−１ない
し２２１−２等からベクトルデータをセレクタ２７１−
１ないし２７１−２等を通して、それぞれベクトルレジ
スタ群２９８−１ないし２９８−２等の間のＲ１１４−
］で指定されるベクトルレジスタの各部分に送る。

また、ベクトルロード命令が実行され、ベクトルバッフ
ァストレージ部分２２１−１ないし２２１−２等中に目
的のベクトルデータがないことがベクトルバッファスト
レージ制御２０を用いてわかった場合、ベクトルバッフ
ァストレージ制御２０から０４３を通して、起動信号を
送り、フェッチリクエスタ２９４を起動する。フェッチ
リクエスタ２９４はプロセッサエレメント２００−１な
いし２００−２等の台数分だけ同時に主記憶９６に対し
てリクエスト信号を送り、各プロセッサエレメント上の
ベクトルレジスタ群にはそれぞれ主記憶９６から同時に
データが送られる。この時同時に、ベクトルバッファス
トレージ制御２０からＱ４２を通して書き込み信号およ
びアドレスがベクトルバッファストレージ部分２２１−
１ないし２２１−２等に対して送られ、主記憶９６から
送られてきたベクトルデータは分割され、ベクトルレジ
スタに対応して、ベクトルバッファストレー・ジ２２１
−］ないし２２１−２に書き込まれる。

ベクトルストア命令が実行された場合は、主記憶９６上
のストア先アドレスをストアリクエスタ２９５でＱ４５
を通してプロセッサエレメント台数分だけ同時に主記憶
９６に対して送り、各プロセッサエレメントにベクトル
レジスタから主記憶９６にベクトルデータをストアする
。この時同時に、ベクトルバッファストレージ制御２ｏ
から０４２を通して、ベクトルデータを保持すべきベク
トルバッファストレージ２２１−１ないし２２１−２上
の場所を指示し、ベクトルレジスタから主記憶にストア
するベクトルデータをベクトルバッファストレージ２２
１−１ないし２２１−２にて保持する。ベクトルデータ
を主記憶装置に送らずベクトルバッファストレージにの
み一時記憶するようにしてもよい。

このように、ベクトルレジスター主記憶９６のデータ転
送処理の内のいくつかをベクトルレジスタ群２９８−１
ないし２９８−２等−ベクトルバッファストレージ２２
１−１ないし２２１−２等と、各プロセッサエレメント
２００−１ないし２００−２等のそれぞれの内で閉じさ
せることにより、主記憶９６に対するデータ要求の一部
を減らすことが可能となる。

このときのベクトルバッファストレージの特長は、ベク
トルデータを保持するベクトルバッファストレージ２２
１−１ないし２２１−２等はベクトルレジスタ群２９８
−１ないし２９８−２等に対応させて各プロセッサエレ
メント中に分散配置させるのに対して、この制御系であ
るベクトルバッファストレージ制御では他の制御系と共
に１つですむことである。

〔発明の効果〕

本発明によれば、以上述べたように、主記憶装置へのベ
クトルデータの読出し、書込み要求の負担を軽減するこ
とができる。

従来この効果を得る一つの方法として、ベクトルレジス
タが用いられているが、この場合でもベクトルバッファ
ストレージを、主記憶装置とベクトルレジスタの間にお
くことにより、さらに主記憶装置へのベクトルデータ要
求の負担を軽減することができる。

【図面の簡単な説明】

第１図はベク１へルレジスタを用いたベクトルプロセッ
サの場合のベクトルプロセッサの一実施例の全体構成図
で、特に、命令制御４１Ｉ構とベクトルバッファストレ
ージ及びその制御機構の間の関係を示す図、第２図は第
１図中のベクトルバッファストレージ制御の詳細を示す
図、第３図は、ベクトルレジスタを用いないベクトルプ
ロセッサの場合のベクトルプロセッサの一実施例の全体
構成図で、第４図は第３図中のベクトルバッファストレ
ージ制御の詳細を示す図、第５図は並列プロセッサ方式
でベクトルプロセッサを実現する場合のベクトルプロセ
ッサの一実施例の全体構成図、第６図はベクトルバッフ
ァストレージの構成を示す図である。 ２０・・・ベクトルバッファストレージ制御、２１・・
・ベクトルバッファストレージ、６０・・・エンコーダ
、６１・・・比較回路、６２・・・インデックスアレイ
、６３・・・有効ビットアレイ、６４・・・２８９回路
。 代理人　弁理士　小川勝男と”、パ”）Ｎ、 ［株］発　明　者　　杉　　江　　　　　衛　　国分寺
市東恋ケア央研究所内 ＠発明者　長島　重夫　国分寺市競何 央研究所内

Claims (1)

1. 【特許請求の範囲】 １、それぞれベクトルデータを格納する複数のエリアか
   らなるベクトルバッファストレージと、ベクトルデータ
   の読出し要求および書込み要求に応答し、前記ベクトル
   バッファストレージの読出し書込みを制御するベクトル
   バッファストレージ制御手段であって、前記ベクトルバ
   ッファストレージの各格納場所に格納されるベクトルデ
   ータの識別情報を記憶する記憶手段と、ベクトルデータ
   の読出し要求または書込み要求により指示されるベクト
   ルデータの識別情報が前記記憶手段に記憶されているか
   否かを検索する検索手段と、前記ベクトルバッファスト
   レージにおけるベクトルデータを新たに格納するべき位
   置を選ぶ選択手とを備え、主記憶装置からのベクトルデ
   ータの読出しに応じて、読出すべきベクトルデータに対
   する識別情報が、前記記憶手段に記憶されているか否か
   を検索し、記憶されている場合には前記ベクトルバッフ
   ァストレージから読出し、また、主記憶装置へベクトル
   データを書込み要求に応じて、前記選択手段で決定され
   る前記ベクトルバッファストレージ内の位置にベクトル
   データを書込むことを指示する前記ベクトルバッファス
   トレージ制御手段を有するベクトル処理装置。 ２、第１項のベクトル処理装置において、前記識別情報
   として、ベクトルデータの主記憶装置上の先頭番地およ
   びベクトルデータ内のとなり合うベクトル要素間のアド
   レスの距離としての増分値を用いるベクトル処理装置。