JPS6367705B2 - - Google Patents
Info
- Publication number
- JPS6367705B2 JPS6367705B2 JP58034197A JP3419783A JPS6367705B2 JP S6367705 B2 JPS6367705 B2 JP S6367705B2 JP 58034197 A JP58034197 A JP 58034197A JP 3419783 A JP3419783 A JP 3419783A JP S6367705 B2 JPS6367705 B2 JP S6367705B2
- Authority
- JP
- Japan
- Prior art keywords
- vector
- instruction
- processing
- data transfer
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 5
- 238000013500 data storage Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Description
〔発明の利用分野〕
本発明は複数のデータ転送回路と、複数のベク
トルレジスタと複数のベクトル演算器を有するベ
クトル処理装置に関する。 〔従来技術〕 従来のベクトル処理装置では、複数のベクトル
命令を同時に実行して処理速度を上げる為に、ベ
クトル演算器（以下単に演算器と呼ぶ）及び／又
は、主記憶装置とベクトルレジスタ間のデータ転
送を司さどるデータ転送回路（以下単にデータ転
送回路と呼ぶ）を複数個持つ場合である。しか
し、実際のベクトル処理を構成するベクトル命令
群の命令数が少ない場合、これら複数の演算器や
データ転送回路が同時に使用されないことがあ
り、資源の有効利用という点で問題があつた。 そこで、例えば演算器を二個持つベクトル処理
装置においては、ソフトウエアからは二つの演算
器を一つの演算器と見做し、ベクトル演算命令実
行時に、ベクトルの偶数番目要素に対する演算を
一方の演算器で実行し、奇数番目要素に対する演
算を他方の演算器で同時に実行し、処理速度を約
二倍に向上させることが考えられる。これは、例
えばベクトル加算命令 Ａ(i)＝Ｂ(i)＋Ｃ(i) ｉ＝０、１、２、…、ｎ のように、要素番号対応の演算のみからなる単純
なベクトル命令（以下単純命令と呼ぶ）の場合に
有効である。 ところがベクトル命令としては、上記の単純命
令ばかりでなく、次のイタレーシヨン命令 Ａ（ｉ＋１）＝Ａ(i)＊Ｂ(i)＋Ｃ(i) ｉ＝０、１、２、…、ｎ のように、要素番号間にまたがつた演算を必要と
する複雑な命令（以下マクロ命令と呼ぶ）も存在
する。 上記の様にベクトルの偶数番目要素と奇数番目
要素に分けてベクトル処理を行なう様な構成を取
つているベクトル処理装置で、マクロ命令を実行
しようとした場合、二つの演算器間にデータパス
が必要となり、制御も複雑となり、実際上は実現
不可能となる。従つて、従来のベクトル処理装置
では、マクロ命令をサポートしないか、上記の様
に偶数番目の要素と奇数番目の要素に分けて処理
する構成を取らないか、又はマクロ命令はベクト
ル処理せずにスカラ処理するかの方法が取られて
おり、処理の高速化、性能等の面で不十分であつ
た。 〔発明の目的〕 本発明の目的は、従来に比べて処理の高速化、
性能の向上を図ることを可能にしたベクトル処理
装置を提供することにある。 〔発明の概要〕 本発明は、複数のベクトル命令を同時に並行し
て処理することにより処理の高速化を可能とする
為に、データ転送回路及び／又は演算器を複数持
つたベクトル処理装置において、ベクトル処理の
種類を識別し、モード制御用フリツプフロツプ
（FF）の指定に従つて、単純命令のみからなるベ
クトル処理に対しては、データ転送回路とベクト
ルレジスタと演算器を複数の組に分けて、それら
を用いてベクトル処理を分割して並列に行い、マ
クロ命令を含むベクトル処理に対しては、該ベク
トル処理を分割せずに実行することを特徴とす
る。 〔発明の実施例〕 第１図は本発明の一実施例のブロツク図であ
る。全体の動作概要を説明すると、主記憶制御回
路１７の制御のもとで主記憶装置（以下単にMS
と呼ぶ）１から読み出されたスカラ命令はラカラ
命令読出しパス２を経てスカラ処理装置３で処理
される。スカラ処理装置３は通常のコンピユータ
であり、汎用レジスタ群３−１を内蔵している。
ベクトル命令列の処理開始を指示する命令（以下
EXVP命令と呼ぶ）が読み出されると、スカラ処
理装置３からベクトル処理装置４のベクトルプロ
セツサ制御部５に起動がかけられる。ベクトルプ
ロセツサ制御部５は、EXVP命令によつて指示さ
れたベクトル命令先頭アドレスからベクトル命令
列を読出して解読し、その結果に従つてデータ転
送回路６〜１１、ベクトルレジスタ１２−０〜１
２−７、ベクトル演算器１３，１４にベクトル命
令の実行を指示する。こゝで、データ転送回路６
〜９はデータロード用、データ転送回路１０，１
１はデータストア用であり、アドレスレジスタ群
１６は該データ転送回路６〜１１で用いられるメ
モリアドレスを格納している。 ベクトルプロセツサ制御部５には、モード制御
用フリツプフロツプ（FF）５−１が具備されて
いる。スカラ処理装置３はEXVP命令の実行によ
り、ベクトルプロセツサ制御部５に起動をかける
と同時に、該ベクトル命令列の処理を、分割して
行うか否かのモード指示を行う。以下、ベクトル
処理を分割して行うモードをPP（Pair Process）
モードと呼び、分割せずに処理する通常のモード
をSP（Single Process）モードと呼ぶ。スカラ処
理装置３から指示されたPPあるいはSPモードは
ベクトルプロセツサ制御部５内のモード制御FF
５−１にセツトされ、ベクトルプロセツサ制御部
５は該モード制御用FF５−１の指示に従い、デ
ータ転送回路６〜１１、ベクトルレジスタ１２−
０〜１２−７、ベクトル演算器１３，１４を複数
の組に分けるか否かを制御する。 第２図１にEXVP命令の形式を示す。該命令の
各フイールドの意味は下記の通りである。 R1：処理ベクトル要素数（第１オペランド） R3：使用しない B2＋D2：ベクトル命令列の先頭アドレス こゝで、B2フイールドで指定される汎用レジ
スタのビツト０の内容は、ベクトル命令列の先頭
アドレスの生成には使用せず、ベクトルプロセツ
サ制御部５に設けたモード制御用FF５−１にセ
ツトして、ベクトル命令列の処理を分割して行う
か否かの指定に用いる。 今、第３図１に示したようなFORTRANプロ
グラムのDOループをベクトル命令列に変換する
と第３図２のようになる。ここで、ベクトル命令
列１５−１〜１５−５及びベクトルデータＡ(i)、
Ｂ(i)、Ｃ(i)（ｉ＝０、１、…、31）をMS上で第
４図の様に配置するものとする。このベクトル処
理をSPモードで処理する場合には、第２図２の
様にEXVP命令及び汎用レジスタ（以下GRと呼
ぶ）１，２を設定し、PPモードで処理する場合
には、第２図３の様にGR１のビツト０を“１”
（従つて、1000＝８）とする。 以下、第１図に示したベクトル処理装置におい
て、第３図で示したFORTRANプログラムDOル
ープを、SPモード及びPPモードで処理する場合
について詳細に説明する。 SPモード： SPモードの場合、第２図２で示されたEXVP
命令を読出すと、スカラ処理装置３は汎用レジス
タ群３−１内のGR１及びGR２の内容からそれ
ぞれベクトル命令列の先頭アドレス100（16）、及
び処理ベクトル長VL＝1F（16）を知り、ベクト
ルプロセツサ制御部５にそれらを通知する。スカ
ラ処理装置３から起動を受けたベクトルプロセツ
サ制御部５は、スカラ処理装置３から指示された
先頭アドレス100（16）からベクトル命令を読出し
て順次解読し、その実行を所定のデータ転送回
路、ベクトルレジスタ、ベクトル演算器に指示す
る。第３図２のベクトル命令列に対しては、以下
のようになる。 命令１５−１はもとの第３図１のFORTRAN
プログラム中のベクトルＢ(i)（ｉ＝０、…、31）
のベクトルロードに相当する。命令１５−１はロ
ード用データ転送回路６〜９で実行可能であるが
本実施例においては、データ転送回路６を使用す
るものとする。ベクトルプロセツサ制御部５は
VL＝1F（16）及びアドレスレジスタ番号を付加
して、データ転送回路６に命令１５−１の起動を
行なうと同時に、格納先のVR(4)１２−４にも
VL＝1F（16）を付加して書込みの起動を行なう。
データ転送回路６は制御部５から指示されたアド
レスレジスタ群１６中のアドレスレジスタを用い
てアドレス計算を行ない、ベクトルデータの読出
しを行なう。以下、第５図を用いて命令１５−１
の実行を説明する。 第５図には、第１図のアドレスレジスタ群１６
及びデータ転送回路６，７の詳細る示す。アドレ
スレジスタ群１６は、４本のVAR（０〜３）１６
−１、４本のVIR（０〜３）１６−２、及び４本
のVBR（０〜３）１６−３からなる。データ転送
回路６は、レジスタVARN（０）６−０、レジス
タVBRN（０）６−１、VARセレクタ６−２、
VIRセレクター６−３、VBRセレクタ６−４、
WVAR（０）６−５、WVAR（０）入力セレクタ
６−６、VIR2倍回路６−７、セレクタ６−８、
加算器６−９，６−１０及びそれらの制御論理回
路（図示せず）から成る。同様にして、データ転
送回路７は７−１〜７−１０から成る。他のデー
タ転送回路８−１１は第５図には図示しない。 第４図の命令１５−１がデータ転送回路６に起
動されると、命令のR2フイールドがレジスタ
VARN（０）６−０にセツトされ、VAR（０〜
３）及びVIR（０〜３）の選択に用いられ、同時
にR3フイールトがレジスタVBRN（０）６−１に
セツトされ、VBR（０〜３）の選択に用いられ
る。本実施例においては、第６図に示す様に、
VBR（０）＝０、VAR(2)＝300（16）、VIR(2)＝８
がEXVB命令実行前にセツトアツプされている。
命令１５−１でVR(4)１２−４にロートされるべ
きベルトルデータＢ(i)（ｉ＝０、１、…、31）の
アドレス計算は以下の様に行なわれる。
VARNO６−０の値02（16）によりVARセレクタ
６−２で選択されたVAR(2)＝300（16）はWVAR
（０）入力セレクタ６−６を通つて、WVAR（０）
６−５にセツトされ、加算器６−１０に入り、
VBRN（０）６−１の値00（16）によりVBRセレ
クタ６−４で選択されたVBR（０）＝０（16）と加
算され、加算器６−１０の出力としてＢ（０）の
アドレス300（16）が求められる。Ｂ(1)のアドレス
308（16）は、WVAR（０）６−５＝300（16）に
VAR(2)と同様にして選択されたVIR(2)＝８（16）
が加算された結果がセレクタ６−６を通つて
WVAR（０）６−５に入り、再び加算器６−１０
でVBR（０）＝０（16）と加算されて求められる。
以下同様にしてＢ（31）までのアドレスが計算さ
れる。これらのアドレスを用いて第１図の主記憶
制御回路１７、MS１を経て読み出されたベクト
ルデータは、データ転送回路６スイツチング回路
１８を経てVR(2)１２−２に書き込まれる。 以上の処理は、１マシンサイクルに１要素の割
合で行なわれ、命令記動等のオーバヘツドを無視
すれば、およそベクトル長×１マシンサイクル時
間だけの処理時間、本実施例においては約32マシ
ンサイクルを要す。 全く同様にして命令１５−２もロード用データ
転送回路８を用いて行なうことが出来る。 命令１５−３は演算器１３を用いて行なわれ、
VR(2)１２−２の内容とVR(3)１２−３の内容が
加算され、VR(1)１２−１に書き込まれる。この
命令処理も上記命令１５−１の処理と同様に、約
32マシンサイクルで行なわれる。 命令１５−４はストア用データ転送回路１０を
用いて実行することが出来る。VR(1)１２−１か
ら読み出されたデータがスイツチング回路１９を
経てデータ転送回路１０に送られると、データ転
送回路１０では、上記データ転送回路６及び８に
おける命令１５−１，１５−２の処理時と全く同
様にして、VBR（０）、VAR(1)、VIR(1)の内容を
用いてアドレス計算を行ない、上記のVR(1)１２
−１から転送されて来たデータにアドレスを付加
して主記憶制御回路１７に送り、MS１にベクト
ルデータＡ(i)（ｉ＝１、２、…、31）をストアす
る。この命令処理も約32マシンサイクルで行なわ
れる。 命令１５−５はベクトル命令列の終了を示す制
御命令であり、実質的なベクトル処理を伴わな
い。 ベクトル処理装置においては、一般に上記の様
な各ベクトル命令処理はパイプライン処理され、
又、それら各パイプライン処理が連結され、ベク
トル要素レベルでは連続処理されるが、命令レベ
ルでは並列実行される。本実施例で言うならば、
ベクトル要素Ｂ（０）とＣ（０）のMS１からの読
出し及びVR(4)、VR(6)への格納は同時に実行さ
れる。その後、直ちにVR(4)及びVR(6)から読出
され、演算器１３で加算され、VR(2)に格納され
る。その後、直ちにVR(2)から読出されMS１の
200（16）番地からの８バイトに格納される。これ
らの処理が１マシンサイクルピツチで32回行なわ
れ、上記５命令の処理が並列実行される。MS１
から読出されたデータがVRに書き込まれるまで
α1マシンサイクルかかり、VRに書き込まれたデ
ータが読出されて演算され、結果がVRに書き込
まれるまでα2マシンサイクルかかり、VRに書き
こまれたデータが読出され、MS１に書き込まれ
るまでα3マシンサイクルかかるとし、α＝α1＋
α2＋α3とすると、上記の一連のベクトル処理の
概略タイムチヤートは第７図の様になる。第７図
を見ると分る様に、全処理時間は32＋αマシンサ
イクルである。 SPモードにおけるデータ転送回路及び演算器
の割当てアルゴリズムは次の表１の通りである。
トルレジスタと複数のベクトル演算器を有するベ
クトル処理装置に関する。 〔従来技術〕 従来のベクトル処理装置では、複数のベクトル
命令を同時に実行して処理速度を上げる為に、ベ
クトル演算器（以下単に演算器と呼ぶ）及び／又
は、主記憶装置とベクトルレジスタ間のデータ転
送を司さどるデータ転送回路（以下単にデータ転
送回路と呼ぶ）を複数個持つ場合である。しか
し、実際のベクトル処理を構成するベクトル命令
群の命令数が少ない場合、これら複数の演算器や
データ転送回路が同時に使用されないことがあ
り、資源の有効利用という点で問題があつた。 そこで、例えば演算器を二個持つベクトル処理
装置においては、ソフトウエアからは二つの演算
器を一つの演算器と見做し、ベクトル演算命令実
行時に、ベクトルの偶数番目要素に対する演算を
一方の演算器で実行し、奇数番目要素に対する演
算を他方の演算器で同時に実行し、処理速度を約
二倍に向上させることが考えられる。これは、例
えばベクトル加算命令 Ａ(i)＝Ｂ(i)＋Ｃ(i) ｉ＝０、１、２、…、ｎ のように、要素番号対応の演算のみからなる単純
なベクトル命令（以下単純命令と呼ぶ）の場合に
有効である。 ところがベクトル命令としては、上記の単純命
令ばかりでなく、次のイタレーシヨン命令 Ａ（ｉ＋１）＝Ａ(i)＊Ｂ(i)＋Ｃ(i) ｉ＝０、１、２、…、ｎ のように、要素番号間にまたがつた演算を必要と
する複雑な命令（以下マクロ命令と呼ぶ）も存在
する。 上記の様にベクトルの偶数番目要素と奇数番目
要素に分けてベクトル処理を行なう様な構成を取
つているベクトル処理装置で、マクロ命令を実行
しようとした場合、二つの演算器間にデータパス
が必要となり、制御も複雑となり、実際上は実現
不可能となる。従つて、従来のベクトル処理装置
では、マクロ命令をサポートしないか、上記の様
に偶数番目の要素と奇数番目の要素に分けて処理
する構成を取らないか、又はマクロ命令はベクト
ル処理せずにスカラ処理するかの方法が取られて
おり、処理の高速化、性能等の面で不十分であつ
た。 〔発明の目的〕 本発明の目的は、従来に比べて処理の高速化、
性能の向上を図ることを可能にしたベクトル処理
装置を提供することにある。 〔発明の概要〕 本発明は、複数のベクトル命令を同時に並行し
て処理することにより処理の高速化を可能とする
為に、データ転送回路及び／又は演算器を複数持
つたベクトル処理装置において、ベクトル処理の
種類を識別し、モード制御用フリツプフロツプ
（FF）の指定に従つて、単純命令のみからなるベ
クトル処理に対しては、データ転送回路とベクト
ルレジスタと演算器を複数の組に分けて、それら
を用いてベクトル処理を分割して並列に行い、マ
クロ命令を含むベクトル処理に対しては、該ベク
トル処理を分割せずに実行することを特徴とす
る。 〔発明の実施例〕 第１図は本発明の一実施例のブロツク図であ
る。全体の動作概要を説明すると、主記憶制御回
路１７の制御のもとで主記憶装置（以下単にMS
と呼ぶ）１から読み出されたスカラ命令はラカラ
命令読出しパス２を経てスカラ処理装置３で処理
される。スカラ処理装置３は通常のコンピユータ
であり、汎用レジスタ群３−１を内蔵している。
ベクトル命令列の処理開始を指示する命令（以下
EXVP命令と呼ぶ）が読み出されると、スカラ処
理装置３からベクトル処理装置４のベクトルプロ
セツサ制御部５に起動がかけられる。ベクトルプ
ロセツサ制御部５は、EXVP命令によつて指示さ
れたベクトル命令先頭アドレスからベクトル命令
列を読出して解読し、その結果に従つてデータ転
送回路６〜１１、ベクトルレジスタ１２−０〜１
２−７、ベクトル演算器１３，１４にベクトル命
令の実行を指示する。こゝで、データ転送回路６
〜９はデータロード用、データ転送回路１０，１
１はデータストア用であり、アドレスレジスタ群
１６は該データ転送回路６〜１１で用いられるメ
モリアドレスを格納している。 ベクトルプロセツサ制御部５には、モード制御
用フリツプフロツプ（FF）５−１が具備されて
いる。スカラ処理装置３はEXVP命令の実行によ
り、ベクトルプロセツサ制御部５に起動をかける
と同時に、該ベクトル命令列の処理を、分割して
行うか否かのモード指示を行う。以下、ベクトル
処理を分割して行うモードをPP（Pair Process）
モードと呼び、分割せずに処理する通常のモード
をSP（Single Process）モードと呼ぶ。スカラ処
理装置３から指示されたPPあるいはSPモードは
ベクトルプロセツサ制御部５内のモード制御FF
５−１にセツトされ、ベクトルプロセツサ制御部
５は該モード制御用FF５−１の指示に従い、デ
ータ転送回路６〜１１、ベクトルレジスタ１２−
０〜１２−７、ベクトル演算器１３，１４を複数
の組に分けるか否かを制御する。 第２図１にEXVP命令の形式を示す。該命令の
各フイールドの意味は下記の通りである。 R1：処理ベクトル要素数（第１オペランド） R3：使用しない B2＋D2：ベクトル命令列の先頭アドレス こゝで、B2フイールドで指定される汎用レジ
スタのビツト０の内容は、ベクトル命令列の先頭
アドレスの生成には使用せず、ベクトルプロセツ
サ制御部５に設けたモード制御用FF５−１にセ
ツトして、ベクトル命令列の処理を分割して行う
か否かの指定に用いる。 今、第３図１に示したようなFORTRANプロ
グラムのDOループをベクトル命令列に変換する
と第３図２のようになる。ここで、ベクトル命令
列１５−１〜１５−５及びベクトルデータＡ(i)、
Ｂ(i)、Ｃ(i)（ｉ＝０、１、…、31）をMS上で第
４図の様に配置するものとする。このベクトル処
理をSPモードで処理する場合には、第２図２の
様にEXVP命令及び汎用レジスタ（以下GRと呼
ぶ）１，２を設定し、PPモードで処理する場合
には、第２図３の様にGR１のビツト０を“１”
（従つて、1000＝８）とする。 以下、第１図に示したベクトル処理装置におい
て、第３図で示したFORTRANプログラムDOル
ープを、SPモード及びPPモードで処理する場合
について詳細に説明する。 SPモード： SPモードの場合、第２図２で示されたEXVP
命令を読出すと、スカラ処理装置３は汎用レジス
タ群３−１内のGR１及びGR２の内容からそれ
ぞれベクトル命令列の先頭アドレス100（16）、及
び処理ベクトル長VL＝1F（16）を知り、ベクト
ルプロセツサ制御部５にそれらを通知する。スカ
ラ処理装置３から起動を受けたベクトルプロセツ
サ制御部５は、スカラ処理装置３から指示された
先頭アドレス100（16）からベクトル命令を読出し
て順次解読し、その実行を所定のデータ転送回
路、ベクトルレジスタ、ベクトル演算器に指示す
る。第３図２のベクトル命令列に対しては、以下
のようになる。 命令１５−１はもとの第３図１のFORTRAN
プログラム中のベクトルＢ(i)（ｉ＝０、…、31）
のベクトルロードに相当する。命令１５−１はロ
ード用データ転送回路６〜９で実行可能であるが
本実施例においては、データ転送回路６を使用す
るものとする。ベクトルプロセツサ制御部５は
VL＝1F（16）及びアドレスレジスタ番号を付加
して、データ転送回路６に命令１５−１の起動を
行なうと同時に、格納先のVR(4)１２−４にも
VL＝1F（16）を付加して書込みの起動を行なう。
データ転送回路６は制御部５から指示されたアド
レスレジスタ群１６中のアドレスレジスタを用い
てアドレス計算を行ない、ベクトルデータの読出
しを行なう。以下、第５図を用いて命令１５−１
の実行を説明する。 第５図には、第１図のアドレスレジスタ群１６
及びデータ転送回路６，７の詳細る示す。アドレ
スレジスタ群１６は、４本のVAR（０〜３）１６
−１、４本のVIR（０〜３）１６−２、及び４本
のVBR（０〜３）１６−３からなる。データ転送
回路６は、レジスタVARN（０）６−０、レジス
タVBRN（０）６−１、VARセレクタ６−２、
VIRセレクター６−３、VBRセレクタ６−４、
WVAR（０）６−５、WVAR（０）入力セレクタ
６−６、VIR2倍回路６−７、セレクタ６−８、
加算器６−９，６−１０及びそれらの制御論理回
路（図示せず）から成る。同様にして、データ転
送回路７は７−１〜７−１０から成る。他のデー
タ転送回路８−１１は第５図には図示しない。 第４図の命令１５−１がデータ転送回路６に起
動されると、命令のR2フイールドがレジスタ
VARN（０）６−０にセツトされ、VAR（０〜
３）及びVIR（０〜３）の選択に用いられ、同時
にR3フイールトがレジスタVBRN（０）６−１に
セツトされ、VBR（０〜３）の選択に用いられ
る。本実施例においては、第６図に示す様に、
VBR（０）＝０、VAR(2)＝300（16）、VIR(2)＝８
がEXVB命令実行前にセツトアツプされている。
命令１５−１でVR(4)１２−４にロートされるべ
きベルトルデータＢ(i)（ｉ＝０、１、…、31）の
アドレス計算は以下の様に行なわれる。
VARNO６−０の値02（16）によりVARセレクタ
６−２で選択されたVAR(2)＝300（16）はWVAR
（０）入力セレクタ６−６を通つて、WVAR（０）
６−５にセツトされ、加算器６−１０に入り、
VBRN（０）６−１の値00（16）によりVBRセレ
クタ６−４で選択されたVBR（０）＝０（16）と加
算され、加算器６−１０の出力としてＢ（０）の
アドレス300（16）が求められる。Ｂ(1)のアドレス
308（16）は、WVAR（０）６−５＝300（16）に
VAR(2)と同様にして選択されたVIR(2)＝８（16）
が加算された結果がセレクタ６−６を通つて
WVAR（０）６−５に入り、再び加算器６−１０
でVBR（０）＝０（16）と加算されて求められる。
以下同様にしてＢ（31）までのアドレスが計算さ
れる。これらのアドレスを用いて第１図の主記憶
制御回路１７、MS１を経て読み出されたベクト
ルデータは、データ転送回路６スイツチング回路
１８を経てVR(2)１２−２に書き込まれる。 以上の処理は、１マシンサイクルに１要素の割
合で行なわれ、命令記動等のオーバヘツドを無視
すれば、およそベクトル長×１マシンサイクル時
間だけの処理時間、本実施例においては約32マシ
ンサイクルを要す。 全く同様にして命令１５−２もロード用データ
転送回路８を用いて行なうことが出来る。 命令１５−３は演算器１３を用いて行なわれ、
VR(2)１２−２の内容とVR(3)１２−３の内容が
加算され、VR(1)１２−１に書き込まれる。この
命令処理も上記命令１５−１の処理と同様に、約
32マシンサイクルで行なわれる。 命令１５−４はストア用データ転送回路１０を
用いて実行することが出来る。VR(1)１２−１か
ら読み出されたデータがスイツチング回路１９を
経てデータ転送回路１０に送られると、データ転
送回路１０では、上記データ転送回路６及び８に
おける命令１５−１，１５−２の処理時と全く同
様にして、VBR（０）、VAR(1)、VIR(1)の内容を
用いてアドレス計算を行ない、上記のVR(1)１２
−１から転送されて来たデータにアドレスを付加
して主記憶制御回路１７に送り、MS１にベクト
ルデータＡ(i)（ｉ＝１、２、…、31）をストアす
る。この命令処理も約32マシンサイクルで行なわ
れる。 命令１５−５はベクトル命令列の終了を示す制
御命令であり、実質的なベクトル処理を伴わな
い。 ベクトル処理装置においては、一般に上記の様
な各ベクトル命令処理はパイプライン処理され、
又、それら各パイプライン処理が連結され、ベク
トル要素レベルでは連続処理されるが、命令レベ
ルでは並列実行される。本実施例で言うならば、
ベクトル要素Ｂ（０）とＣ（０）のMS１からの読
出し及びVR(4)、VR(6)への格納は同時に実行さ
れる。その後、直ちにVR(4)及びVR(6)から読出
され、演算器１３で加算され、VR(2)に格納され
る。その後、直ちにVR(2)から読出されMS１の
200（16）番地からの８バイトに格納される。これ
らの処理が１マシンサイクルピツチで32回行なわ
れ、上記５命令の処理が並列実行される。MS１
から読出されたデータがVRに書き込まれるまで
α1マシンサイクルかかり、VRに書き込まれたデ
ータが読出されて演算され、結果がVRに書き込
まれるまでα2マシンサイクルかかり、VRに書き
こまれたデータが読出され、MS１に書き込まれ
るまでα3マシンサイクルかかるとし、α＝α1＋
α2＋α3とすると、上記の一連のベクトル処理の
概略タイムチヤートは第７図の様になる。第７図
を見ると分る様に、全処理時間は32＋αマシンサ
イクルである。 SPモードにおけるデータ転送回路及び演算器
の割当てアルゴリズムは次の表１の通りである。
【表】
例えばデータ転送回路６及び７が使用中の時、
次命令としてロード命令又はストア命令をデコー
ドすると、その命令に対しては、上記アルゴリス
ムに従いデータ転送回路８を割当てる。ベクトル
レジスタについては、ベクトル命令のレジスタ指
定フイールドより指定されるベクトルレジスタを
使用する。 PPモード： 次にPPモードの場合、第２図３で示された
EXVP命令を読出すと、スカラ処理装置３は汎用
レジスタ３−１中のGR１及びGR２の内容から
それぞれベクトル命令列の先頭アドレス100（16）
及び処理ベクトル長VL＝1F（16）を知り、ベク
トルプロセツサ制御部５にそれらを通知すると同
時に、GR１の０ビツト目の“１”によりPPモー
ドでの処理であることを知り、それをベクトルプ
ロセツサ制御部５に通知する。スカラ処理装置３
からPPモードでの起動を受けたベクトルプロセ
ツサ制御部５は、モード制御用FF５−１をセツ
トすると共に、スカラ処理装置３から指示された
先頭アドレス100（16）からベクトル命令を読み出
し、順次解読し、その実行を指示する。第３図２
のベクトル命令列に対しては、以下の様になる。 先のSPモードでは、命令１５−１はデータ転
送回路６で実行され、ベクトルデータＢ(i)（ｉ＝
０、…、31）はVR(4)１２−４に格納された。こ
れに対し、PPモードでは、命令１５−１を、デ
ータ転送回路６，７で実行し、ベクトルデータＢ
(i)（ｉ＝０、…、31）はVR(4)１２−４、VR(5)
１２−５に格納されるとする。この為に制御部５
は、VL＝Ｆ（16）及びアドレスレジスタ番号を付
加して、PPモード指示と共にデータ転送回路６，
７に命令１５−１の起動を行なう。それと同時に
格納先のVR(4)１２−４、VR(5)１２−５にもVL
＝Ｆ（16）を付加して書き込みの起動を行なう。
この時VRに対してはPPモードの指定は必要な
い。 以下第５図を用いてPPモードにおける命令１
５−１の実行を説明する。SPモードの場合と同
様にしてVAR(2)＝300（16）とVBR（０）＝０が加
算器６−１０で加算され、その結果としてＢ（０）
のアドレス300（16）が出力される。この加算と同
時に、VIR(2)＝８（16）がVIR用セレクタ６−３
を経て、VIR2倍回路６−７で２倍され、セレク
タ６−８を経て加算器６−９に入力された10（16）
とWVAR（０）６−５に格納されたVAR(2)＝300
（16）との加算が行なわれ、結果がWVAR（０）
入力セレクタ６−６を経てWVAR（０）６−５に
セツトされる。次のサイクルでは、この新しい
WVAR（０）の値310（16）とVBR（０）＝０（16）
との加算が行なわれ、Ｂ(2)のアドレス310（16）が
出力される。以下同様にして、データ転送回路６
では、ベクトルデータＢ(i)（ｉ＝０、１、…、
31）のうちの偶数番目要素のアドレス計算が行な
われ、そのアドレスを用いてMS１からのデータ
の読出しを行い、VR(4)１２−４に格納される。
この際、起動時にデータ転送回路６及びVR(4)１
２−４に指示されたVL＝Ｆ（16）に従い、16個の
データがロードされる。 上記の様に、データ転送回路６で偶数番目要素
がロードが実行されるのと同時に、データ転送回
路７では奇数番目要素のロードが実行される。命
令起動時に、セツトされたVARN(1)７−０の値
02（16）によりVARセレクタ７−２で選択された
VAR(2)＝300（16）は、WVAR(1)入力セレクタ７
−６を通つてWVAR(1)７−５にセツトされ、加
算器７−１０に入る。同様に、VARN(1)７−０
の値02（16）によりVIRセレクタ７−３で選択さ
れたVIR（０）＝８（16）がセレクタ７−８を経て
加算器７−１０に入る。加算結果はWVAR(1)入
力セレクタ７−６を経てWVAR(1)７−５にセツ
トされる。このWVAR(1)の出力が、VBRN(1)７
−１の値00（16）によりVBRセレクタ７−４で選
択されたVBR（０）＝０（16）と加算器１７−１０
において加算されて、Ｂ(1)のアドレス308（16）が
出力される。以後はデータ転送回路６におけるＢ
(i)（ｉ＝０、２、４、…、30）のアドレス計算と
同時に、１サイクルピツチでVIRの２倍を加算器
７−９で積算することにより、Ｂ(i)（ｉ＝３、
５、…、31）のアドレスを出力する。この様にし
て、生成されたアドレスを用いて、データ転送回
路７によつて奇数番目要素16個がVR(5)１２−５
に格納される。 以下同様にして、PPモードでは、命令１５−
２はデータ転送回路８，９によつて実行され、ベ
クトルデータＣ(i)（ｉ＝０、１、２、…、31）は
VR(6)１２−６、VR(7)１２−７に格納される。
命令１５−３は演算器１３，１４によつて実行さ
れ、VR(4)１２−４とVR(6)１２−６の加算結果
がVR(2)１２−２に格納され、VR(5)１２−５と
VR(7)１２−７の加算結果がVR(3)１２−３に格
納される。命令１５−４はデータ転送回路１０，
１１により実行され、VR(2)１２−２、VR(3)１
２−３のデータがMS１の200（16）番地からの領
域にＡ(i)（ｉ＝０、１、…、31）としてストアさ
れる。この場合の概略タイムチヤートを第８図に
示す。第８図を見ると分る様に、全処理時間は16
＋αである。 PPモードにおけるデータ転送回路及び演算器
の割当てアルゴリズムは次の表２の通りである。
次命令としてロード命令又はストア命令をデコー
ドすると、その命令に対しては、上記アルゴリス
ムに従いデータ転送回路８を割当てる。ベクトル
レジスタについては、ベクトル命令のレジスタ指
定フイールドより指定されるベクトルレジスタを
使用する。 PPモード： 次にPPモードの場合、第２図３で示された
EXVP命令を読出すと、スカラ処理装置３は汎用
レジスタ３−１中のGR１及びGR２の内容から
それぞれベクトル命令列の先頭アドレス100（16）
及び処理ベクトル長VL＝1F（16）を知り、ベク
トルプロセツサ制御部５にそれらを通知すると同
時に、GR１の０ビツト目の“１”によりPPモー
ドでの処理であることを知り、それをベクトルプ
ロセツサ制御部５に通知する。スカラ処理装置３
からPPモードでの起動を受けたベクトルプロセ
ツサ制御部５は、モード制御用FF５−１をセツ
トすると共に、スカラ処理装置３から指示された
先頭アドレス100（16）からベクトル命令を読み出
し、順次解読し、その実行を指示する。第３図２
のベクトル命令列に対しては、以下の様になる。 先のSPモードでは、命令１５−１はデータ転
送回路６で実行され、ベクトルデータＢ(i)（ｉ＝
０、…、31）はVR(4)１２−４に格納された。こ
れに対し、PPモードでは、命令１５−１を、デ
ータ転送回路６，７で実行し、ベクトルデータＢ
(i)（ｉ＝０、…、31）はVR(4)１２−４、VR(5)
１２−５に格納されるとする。この為に制御部５
は、VL＝Ｆ（16）及びアドレスレジスタ番号を付
加して、PPモード指示と共にデータ転送回路６，
７に命令１５−１の起動を行なう。それと同時に
格納先のVR(4)１２−４、VR(5)１２−５にもVL
＝Ｆ（16）を付加して書き込みの起動を行なう。
この時VRに対してはPPモードの指定は必要な
い。 以下第５図を用いてPPモードにおける命令１
５−１の実行を説明する。SPモードの場合と同
様にしてVAR(2)＝300（16）とVBR（０）＝０が加
算器６−１０で加算され、その結果としてＢ（０）
のアドレス300（16）が出力される。この加算と同
時に、VIR(2)＝８（16）がVIR用セレクタ６−３
を経て、VIR2倍回路６−７で２倍され、セレク
タ６−８を経て加算器６−９に入力された10（16）
とWVAR（０）６−５に格納されたVAR(2)＝300
（16）との加算が行なわれ、結果がWVAR（０）
入力セレクタ６−６を経てWVAR（０）６−５に
セツトされる。次のサイクルでは、この新しい
WVAR（０）の値310（16）とVBR（０）＝０（16）
との加算が行なわれ、Ｂ(2)のアドレス310（16）が
出力される。以下同様にして、データ転送回路６
では、ベクトルデータＢ(i)（ｉ＝０、１、…、
31）のうちの偶数番目要素のアドレス計算が行な
われ、そのアドレスを用いてMS１からのデータ
の読出しを行い、VR(4)１２−４に格納される。
この際、起動時にデータ転送回路６及びVR(4)１
２−４に指示されたVL＝Ｆ（16）に従い、16個の
データがロードされる。 上記の様に、データ転送回路６で偶数番目要素
がロードが実行されるのと同時に、データ転送回
路７では奇数番目要素のロードが実行される。命
令起動時に、セツトされたVARN(1)７−０の値
02（16）によりVARセレクタ７−２で選択された
VAR(2)＝300（16）は、WVAR(1)入力セレクタ７
−６を通つてWVAR(1)７−５にセツトされ、加
算器７−１０に入る。同様に、VARN(1)７−０
の値02（16）によりVIRセレクタ７−３で選択さ
れたVIR（０）＝８（16）がセレクタ７−８を経て
加算器７−１０に入る。加算結果はWVAR(1)入
力セレクタ７−６を経てWVAR(1)７−５にセツ
トされる。このWVAR(1)の出力が、VBRN(1)７
−１の値00（16）によりVBRセレクタ７−４で選
択されたVBR（０）＝０（16）と加算器１７−１０
において加算されて、Ｂ(1)のアドレス308（16）が
出力される。以後はデータ転送回路６におけるＢ
(i)（ｉ＝０、２、４、…、30）のアドレス計算と
同時に、１サイクルピツチでVIRの２倍を加算器
７−９で積算することにより、Ｂ(i)（ｉ＝３、
５、…、31）のアドレスを出力する。この様にし
て、生成されたアドレスを用いて、データ転送回
路７によつて奇数番目要素16個がVR(5)１２−５
に格納される。 以下同様にして、PPモードでは、命令１５−
２はデータ転送回路８，９によつて実行され、ベ
クトルデータＣ(i)（ｉ＝０、１、２、…、31）は
VR(6)１２−６、VR(7)１２−７に格納される。
命令１５−３は演算器１３，１４によつて実行さ
れ、VR(4)１２−４とVR(6)１２−６の加算結果
がVR(2)１２−２に格納され、VR(5)１２−５と
VR(7)１２−７の加算結果がVR(3)１２−３に格
納される。命令１５−４はデータ転送回路１０，
１１により実行され、VR(2)１２−２、VR(3)１
２−３のデータがMS１の200（16）番地からの領
域にＡ(i)（ｉ＝０、１、…、31）としてストアさ
れる。この場合の概略タイムチヤートを第８図に
示す。第８図を見ると分る様に、全処理時間は16
＋αである。 PPモードにおけるデータ転送回路及び演算器
の割当てアルゴリズムは次の表２の通りである。
本発明によれば、ソフトウエア等でベクトル処
理の種類を識別し、単純命令のみからなるベクト
ル処理に対しては、ソフトウエア等の指定に従つ
て、データ転送回路とベクトルレジスタと演算器
を複数の組に分けて、それらを用いてベクトル処
理を分割して並行に行なうことが出来るので、処
理の高速化が可能となる。
理の種類を識別し、単純命令のみからなるベクト
ル処理に対しては、ソフトウエア等の指定に従つ
て、データ転送回路とベクトルレジスタと演算器
を複数の組に分けて、それらを用いてベクトル処
理を分割して並行に行なうことが出来るので、処
理の高速化が可能となる。
第１図は本発明の一実施例のブロツク図、第２
図１，２及び３はEXVP命令の形式例とそれに関
係するデータ構造例を示す図、第３図１，２は本
発明の動作を説明するためのプログラム例とそれ
に対応するベクトル命令列を示す図、第４図は
MS上でのベクトル命令列及びベクトルデータの
配置を示す図、第５図は第１図におけるアドレス
レジスタ群及びデータ転送回路の詳細図、第６図
はアドレスレジスタ群の初期設定値を示す図、第
７図及び第８図は本発明の各モードにおける処理
の概略タイミング図である。 １……主記憶装置、３……スカラ処理装置、４
……ベクトル処理装置、５……ベクトルプロセツ
サ制御部、５−１……モード制御用フリツプフロ
ツプ、６〜１１……データ転送回路、１２−０〜
１２−７……ベクトルレジスタ、１３，１４……
ベクトル演算器、１６……アドレスレジスタ群、
１７……主記憶制御回路、１８，１９……データ
パス。
図１，２及び３はEXVP命令の形式例とそれに関
係するデータ構造例を示す図、第３図１，２は本
発明の動作を説明するためのプログラム例とそれ
に対応するベクトル命令列を示す図、第４図は
MS上でのベクトル命令列及びベクトルデータの
配置を示す図、第５図は第１図におけるアドレス
レジスタ群及びデータ転送回路の詳細図、第６図
はアドレスレジスタ群の初期設定値を示す図、第
７図及び第８図は本発明の各モードにおける処理
の概略タイミング図である。 １……主記憶装置、３……スカラ処理装置、４
……ベクトル処理装置、５……ベクトルプロセツ
サ制御部、５−１……モード制御用フリツプフロ
ツプ、６〜１１……データ転送回路、１２−０〜
１２−７……ベクトルレジスタ、１３，１４……
ベクトル演算器、１６……アドレスレジスタ群、
１７……主記憶制御回路、１８，１９……データ
パス。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置と、複数のベクトルレジスタと、
主記憶装置とベクトルレジスタとの間のデータ転
送を司さどる複数のデータ転送回路と、ベクトル
レジスタから受け取つたベクトルデータに対しベ
クトル演算処理を行ない、結果をベクトルレジス
タに送出する複数のベクトル演算器を有するベク
トル処理装置において、データ転送回路とベクト
ルレジスタとベクトル演算器を複数の組に分け、
該複数組を用いてベクトル処理を分割して並列に
行う第１制御モードと、ベクトル命令によつて指
定されたベクトルレジスタ及び該ベクトルレジス
タと連動するデータ転送回路やベクトル演算器を
用いて、ベクトル処理を分割せずに実行する第２
制御モードを具備し、ベクトル処理の種類によつ
て前記第１と第２制御モードのいずれかのモード
で当該ベクトル処理を実行することを特徴とする
ベクトル処理装置。 ２ ベクトル処理のうち、要素番号対応の演算の
みからなる単純なベクトル命令は前記第１制御モ
ードにより処理し、要素番号間にまたがつた演算
を必要とする複雑なベクトル命令は前記第２制御
モードにより処理することを特徴とする特許請求
の範囲第１項記載のベクトル処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034197A JPS59160267A (ja) | 1983-03-02 | 1983-03-02 | ベクトル処理装置 |
| GB08400729A GB2136172B (en) | 1983-03-02 | 1984-01-12 | Vector processor |
| US06/572,521 US4641275A (en) | 1983-03-02 | 1984-01-20 | Vector processor having pair process mode and single process mode |
| DE3401995A DE3401995A1 (de) | 1983-03-02 | 1984-01-20 | Vektorprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034197A JPS59160267A (ja) | 1983-03-02 | 1983-03-02 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59160267A JPS59160267A (ja) | 1984-09-10 |
| JPS6367705B2 true JPS6367705B2 (ja) | 1988-12-27 |
Family
ID=12407435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58034197A Granted JPS59160267A (ja) | 1983-03-02 | 1983-03-02 | ベクトル処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4641275A (ja) |
| JP (1) | JPS59160267A (ja) |
| DE (1) | DE3401995A1 (ja) |
| GB (1) | GB2136172B (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027984A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | デ−タ処理装置 |
| JPS6057467A (ja) * | 1983-09-09 | 1985-04-03 | Nec Corp | ベクトルデ−タ処理装置 |
| JPS6072069A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | ベクトル演算処理装置 |
| JPS6077265A (ja) * | 1983-10-05 | 1985-05-01 | Hitachi Ltd | ベクトル処理装置 |
| JPH077385B2 (ja) * | 1983-12-23 | 1995-01-30 | 株式会社日立製作所 | データ処理装置 |
| JPH0640337B2 (ja) * | 1984-10-03 | 1994-05-25 | 株式会社日立製作所 | パイプライン演算装置 |
| US4890220A (en) * | 1984-12-12 | 1989-12-26 | Hitachi, Ltd. | Vector processing apparatus for incrementing indices of vector operands of different length according to arithmetic operation results |
| JPS621067A (ja) * | 1985-02-25 | 1987-01-07 | Hitachi Ltd | ベクトル処理装置 |
| JPS62120574A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | ベクトル処理装置 |
| JPS62208167A (ja) * | 1986-03-10 | 1987-09-12 | Hitachi Ltd | ベクトル処理装置 |
| JPS6353678A (ja) * | 1986-08-22 | 1988-03-07 | Hitachi Ltd | ベクトル処理装置 |
| JPH0648486B2 (ja) * | 1986-10-08 | 1994-06-22 | 日本電気株式会社 | ベクトルデ−タ処理装置 |
| JP2760790B2 (ja) * | 1986-10-09 | 1998-06-04 | 株式会社日立製作所 | データ処理装置 |
| JPS63253468A (ja) * | 1987-04-10 | 1988-10-20 | Hitachi Ltd | ベクトル処理装置 |
| US4980817A (en) * | 1987-08-31 | 1990-12-25 | Digital Equipment | Vector register system for executing plural read/write commands concurrently and independently routing data to plural read/write ports |
| JPS6462764A (en) * | 1987-09-03 | 1989-03-09 | Agency Ind Science Techn | Vector computer |
| US5115497A (en) * | 1987-10-01 | 1992-05-19 | California Institute Of Technology | Optically intraconnected computer employing dynamically reconfigurable holographic optical element |
| US5261113A (en) * | 1988-01-25 | 1993-11-09 | Digital Equipment Corporation | Apparatus and method for single operand register array for vector and scalar data processing operations |
| US4949250A (en) * | 1988-03-18 | 1990-08-14 | Digital Equipment Corporation | Method and apparatus for executing instructions for a vector processing system |
| US5113521A (en) * | 1988-03-18 | 1992-05-12 | Digital Equipment Corporation | Method and apparatus for handling faults of vector instructions causing memory management exceptions |
| US5210834A (en) * | 1988-06-01 | 1993-05-11 | Digital Equipment Corporation | High speed transfer of instructions from a master to a slave processor |
| JP3068138B2 (ja) * | 1989-04-06 | 2000-07-24 | 甲府日本電気株式会社 | ベクトル演算処理装置 |
| US5389835A (en) * | 1991-04-12 | 1995-02-14 | Hewlett-Packard Company | Vector logic method and dynamic mousetrap logic gate for a self-timed monotonic logic progression |
| US5208490A (en) * | 1991-04-12 | 1993-05-04 | Hewlett-Packard Company | Functionally complete family of self-timed dynamic logic circuits |
| JPH04336378A (ja) * | 1991-05-14 | 1992-11-24 | Nec Corp | 情報処理装置 |
| US5418973A (en) * | 1992-06-22 | 1995-05-23 | Digital Equipment Corporation | Digital computer system with cache controller coordinating both vector and scalar operations |
| DE69519449T2 (de) * | 1994-05-05 | 2001-06-21 | Conexant Systems, Inc. | Raumzeigersdatenpfad |
| US5838984A (en) * | 1996-08-19 | 1998-11-17 | Samsung Electronics Co., Ltd. | Single-instruction-multiple-data processing using multiple banks of vector registers |
| US6681315B1 (en) * | 1997-11-26 | 2004-01-20 | International Business Machines Corporation | Method and apparatus for bit vector array |
| WO2006064461A1 (en) * | 2004-12-17 | 2006-06-22 | Koninklijke Philips Electronics N.V. | Arithmetic or logical operation tree computation. |
| JP5182284B2 (ja) * | 2007-03-08 | 2013-04-17 | 日本電気株式会社 | ベクトル処理装置 |
| GB2484906A (en) * | 2010-10-21 | 2012-05-02 | Bluwireless Tech Ltd | Data processing unit with scalar processor and vector processor array |
| WO2012052774A2 (en) | 2010-10-21 | 2012-04-26 | Bluwireless Technology Limited | Data processing units |
| GB2489914B (en) * | 2011-04-04 | 2019-12-18 | Advanced Risc Mach Ltd | A data processing apparatus and method for performing vector operations |
| US9355061B2 (en) | 2014-01-28 | 2016-05-31 | Arm Limited | Data processing apparatus and method for performing scan operations |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
| US4174514A (en) * | 1976-11-15 | 1979-11-13 | Environmental Research Institute Of Michigan | Parallel partitioned serial neighborhood processors |
| US4287566A (en) * | 1979-09-28 | 1981-09-01 | Culler-Harrison Inc. | Array processor with parallel operations per instruction |
| US4412303A (en) * | 1979-11-26 | 1983-10-25 | Burroughs Corporation | Array processor architecture |
| KR860001434B1 (ko) * | 1980-11-21 | 1986-09-24 | 후지쑤 가부시끼가이샤 | 데이타 처리시 스템 |
| US4541046A (en) * | 1981-03-25 | 1985-09-10 | Hitachi, Ltd. | Data processing system including scalar data processor and vector data processor |
| US4524455A (en) * | 1981-06-01 | 1985-06-18 | Environmental Research Inst. Of Michigan | Pipeline processor |
| US4524428A (en) * | 1982-01-26 | 1985-06-18 | Hughes Aircraft Company | Modular input-programmable logic circuits for use in a modular array processor |
| US4498134A (en) * | 1982-01-26 | 1985-02-05 | Hughes Aircraft Company | Segregator functional plane for use in a modular array processor |
| US4594682A (en) * | 1982-12-22 | 1986-06-10 | Ibm Corporation | Vector processing |
| US4589067A (en) * | 1983-05-27 | 1986-05-13 | Analogic Corporation | Full floating point vector processor with dynamically configurable multifunction pipelined ALU |
-
1983
- 1983-03-02 JP JP58034197A patent/JPS59160267A/ja active Granted
-
1984
- 1984-01-12 GB GB08400729A patent/GB2136172B/en not_active Expired
- 1984-01-20 DE DE3401995A patent/DE3401995A1/de active Granted
- 1984-01-20 US US06/572,521 patent/US4641275A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2136172A (en) | 1984-09-12 |
| DE3401995C2 (ja) | 1988-07-28 |
| GB2136172B (en) | 1986-06-11 |
| JPS59160267A (ja) | 1984-09-10 |
| DE3401995A1 (de) | 1984-09-06 |
| GB8400729D0 (en) | 1984-02-15 |
| US4641275A (en) | 1987-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6367705B2 (ja) | ||
| EP0053457B1 (en) | Data processing apparatus | |
| US4553203A (en) | Easily schedulable horizontal computer | |
| WO1988004806A1 (en) | Risc computer with unaligned reference handling and method for the same | |
| JPH0731669B2 (ja) | ベクトル・プロセツサ | |
| JPH0463430B2 (ja) | ||
| JPS6131502B2 (ja) | ||
| GB2133595A (en) | Vector processor | |
| JPS60101644A (ja) | ノイマン型コンピュータプログラムを実行するコントロールフローコンピュータ | |
| JPS59111569A (ja) | ベクトル処理装置 | |
| JPS60136870A (ja) | ベクトル処理装置 | |
| JPH0512751B2 (ja) | ||
| JPS6055864B2 (ja) | ベクトルプロセツサ | |
| JP2752902B2 (ja) | ベクトル処理装置 | |
| JPH0616287B2 (ja) | マスク付きベクトル演算処理装置 | |
| JP2001167084A (ja) | ベクトル演算処理装置及びベクトルデータ移送方法 | |
| JP2504974B2 (ja) | シ−ケンサの高速演算処理方式 | |
| JPH0721154A (ja) | ベクトル処理装置 | |
| JPS60205647A (ja) | デ−タ処理装置 | |
| JPH01271875A (ja) | ベクトル演算制御方式 | |
| JPS5896346A (ja) | 階層型演算方式 | |
| JPS6343782B2 (ja) | ||
| JP2504535B2 (ja) | バスユニットの構成方法 | |
| JPH0243216B2 (ja) | ||
| JPH0554059A (ja) | ベクトル処理装置 |