SU1234839A1 - Устройство дл распределени заданий процессорам - Google Patents

Abstract

Устройство дл  распределени  заданий процессорам откоситс  к области вычислительной техники и может быть использовано при организации вычислительного процесса по обработке пакета информационно-св занных заданий в многопроцессорной (многомашинной ) вьтислительной системе. Цель изобретени  - повышение быстродействи . Указанна  цель достигаетс  тем, что устройство содержит блок пам ти (матрицу триггеров), шифратор, две группы элементов ИЛИ-НЕ, две группы триггеров, группу элементов И и группу элементов ИЛИ с соответствующими св з ми. Новым в .устройстве  вл етс  то, что в него введена группа регистров. Устройство может функционировать в режиме, при котором обеспечиваетс  реализаци  пакета информационно-св занных задач с минимальным средним временем ответа дл  заданий данного пакета. 1 ил. f СП

Description

Устройство относитс  к вычислительной технике и может быть использовано при автоматизации выбора очередной программы, задани  из инфор- мационно-св занного набора программ, заданий дл  решени  в управл ющей многопроцессорной вычислительной системе .

Цель изобретени  - повышение быстродействи  устройства.

На чертеже изображена структурна  схема устройства.

Устройство содержит группу информационных выходов 1 устройства, блок 2 пам ти, группу элементов ИЛИ-НЕ 3, группу регистров 4, группу триггеров 5, группу блоков элементов И 6, шифратор 7, группу триггеров 8, группу элементов ИЛИ 9, группу элементов ИЛИ-НЕ 10, тактовый вход 11 устройства .

Устройство работает следующим образом.

Первоначально в блок 2 заноситс  информаци  о топологии моделируе- jyioro графа, информационно-св занного пакета заданий (матрица смежности графа), триггеры 5 и 8, регистры 4 наход тс  в нулевом состо нии. На регистры 4 занос тс  веса соответствующих вершин заданий. Число выходов шифратора и устройства соответствует числу столбцов матрицы смежности, т.е. числу вершин, заданий . Число групп выходов блока 2 пам ти соответствует числу строк матрицы смежности, т.е. также числу вершин, заданий. Число вьссодов блока 2 пам ти в группе также соответствует числу вершин, заданий.

После занесени  исходной информации на выходе хот  бы одного из элементов Ш1И-НЕ 3 будет высокий потенциал . Это объ сн етс  тем, что в однонаправленном графе без циклов и петель первые вершины не содержат вход щих ветвей, т.е. в графе об зательно существуют вершины (задани ), готовые к работе.

Таким образом, первоначально в устройстве происходит вы вление заданий , готовых к работе, элементами ИЛИ-НЕ 3. Коды весов этих заданий с регистров 4 через элементы И 6 по сигналам с выходов элементов ИЛИ-НЕ 3 передаютс  на соответствующие входы информатора 7, где выбираетс  из мих падание с мен -.шим; весом, и на

соответствующем ему выходе шифратора по вл етс  высокий потенциал, который обеспечивает по тактовому сигналу 11 устройства перевод одноименного триггера 8 в единичное состо ние,

В результате на триггерах устанавливаетс  код, содержащий набор нулей и одну или несколько единиц. После

этого тактовьш сигнал должен быть сн т.

Наличие элементов ИЛИ 9 и ИЛИ-НЕ 10 обеспечивает по вление высокого потенциала только на одном из выходов

устройства, что необходимо при по влении единичного сигнала одновременно на нескольких триггерах 8. Высокий потенциал соответствует позиционному номеру очередного задани  информационно-св занного пакета, которое должно затем решатьс  процессором ВС. Преимущественное право имеет задание с меньшим позиционнЕзГм номером.. -Одновременно в.единичное состо ние

перебрасываетс  одноименный триггер 5, и перекрьшаетс  тем самым проход соответствующего веса на шифратор.

Одновременно высокий потенциал с выхода устройства поступает на одноименный вход блока 2 пам ти, которым обнул етс  соответствующий столбец матрицы смежности, и устройство автоматически подключает на шифратор внось по вившиес  готовые вершины, задани .

Врем  работы устройства значительно меньше времени решени  задани  и поэтому после окончани  его выполнени  тактовым сигналом 11 практи

чески будет зафиксирован на выходе устройства код следукчцего задани .

Claims (1)

1. Формула изобретени 

   Устройство дл  распределени  заданий процессорам, содержащее блок пам ти , шифратор, группу блоков элементов И, первую и вторую группы элементов ИЛИ-НЕ, первую и вторую группы триггеров и группу элементов ИЛИ, причем нулевые выходы триггеров первой группы соединены с первыми управл вшими входами .одноименных блоков элементов И группы, вькоды которых

   соединены с соответствующими входами группы входов шифратора, информационные выходы которого соединены с единичными входами одноименных триггеров второй

   -

   группы, синхронизирующие входы которых соединены с тактовым входом устройства , единичный выход первого триггера второй группы  вл етс  первым информационным выходом группы информационных выходов ус- ройства, каждый из которых соединен с входом одноименного триггера первой группы, единичные выходы первого и второго триггеров второй группы соединены с входами первого элемента ИЛИ группы,

   выход каждого i -го (i 1, . .., п , где п - число заданий) элемента ИЛИ группы соединен с первым входом

   (i + 1)-го элемента Ш1И-НЕ первой группы и с первым входом (i + 1)-го элемента ИЛИ грзшпы, вторые входы i -х элементов. ИЛИ группы, начина  со второго , соединены с единичными выходами (+ 1)-х триггеров второй группы нулевые выходы триггеров второй группы , начина  с третьего, соединены с

   8394

   вторыми входами соответствующих элр- ментов ИЛИ-НЕ первой группы, начина  . со второго, выходы которых соеди 1ены с соответствующими информационными выходами устройства, группы выходов блока пам ти соединены с входами одноименных элементов ИЛИ-НЕ второй группы, входы первого элемента ИЛИ-НЕ второй группы соединены с пр мым вы-

   ходом первого и с инверсным выходом второго триггеров второй группы, отличающеес  тем, что, с целью повьшени  быстродействи , оно содержит группу регистров, причем выходы регистров группы соединены с группами .информационных входов одноименных блаков элементов И группы , вторые управл ющие входы которых соединены с выходом одноименного

   элемента ИЛИ-НЕ второй группы, группа информационных выходов устройства соединена с группой входов сброса блока пам ти.

   Ф

   ТГ- Д, гЧр

   /R- I i

   Редактор E. Копча

   Составитель М. Кудр шев

   Техред М.Ходанич Корректор Л. Пилипенко

   Заказ 2986/51

   Тираж 671

   ВНИШШ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, , Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   Подписное