JPS62208167A - ベクトル処理装置 - Google Patents
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- JPS62208167A JPS62208167A JP61050378A JP5037886A JPS62208167A JP S62208167 A JPS62208167 A JP S62208167A JP 61050378 A JP61050378 A JP 61050378A JP 5037886 A JP5037886 A JP 5037886A JP S62208167 A JPS62208167 A JP S62208167A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/22—Arrangements for sorting or merging computer data on continuous record carriers, e.g. tape, drum, disc
- G06F7/24—Sorting, i.e. extracting data from one or more carriers, rearranging the data in numerical or other ordered sequence, and rerecording the sorted data on the original carrier or on a different carrier or set of carriers sorting methods in general
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はベクトル処理装置に係り、特に関係データベー
ス処理に多用される演算の種類が途中で変わるベクトル
処理に好適なベクトル処理装置に関する。
ス処理に多用される演算の種類が途中で変わるベクトル
処理に好適なベクトル処理装置に関する。
半分ずつがソートされているときに、全体をソートする
バイトニックソート法は従来ソフトウェアで行なわれて
いた。これをハード化しようとすると次の問題点が生じ
る。入力ベクトルに対し、大きくない要素を出力する部
分と小さくない要素を出力する部分が混在する。従って
、本出願人発行のＨＩＴＡＣＳ−８１０処理装置マニユ
アルに記載のように２個のベクトルを比較して小さくな
い方を出力する命令や、大きくない方を出力する命令で
は、元のベクトルを大きくない要素を出力する部分と小
さくない要素を出力する部分に分割しなくてはならない
。この場合、分割したベクトルの長さは短く、初期設定
のオーバーヘッドが大きくなり性能が低下する。なお、
ソーティングアンドサーチング（ＳＯＲＴＩＮＧ ＡＮ
Ｄ ５ＥＡＲＣＨＩＮＧ） ＶＯＬ、 ３クヌース（に
ｎｕｔｈ ）著第５章２３２〜２３３項に記載されてい
るように、バイトニックソート法のアルゴリズムが進む
につれ分割されたバク１−ルの長さは短くなり性能の低
下が著しくなる。
バイトニックソート法は従来ソフトウェアで行なわれて
いた。これをハード化しようとすると次の問題点が生じ
る。入力ベクトルに対し、大きくない要素を出力する部
分と小さくない要素を出力する部分が混在する。従って
、本出願人発行のＨＩＴＡＣＳ−８１０処理装置マニユ
アルに記載のように２個のベクトルを比較して小さくな
い方を出力する命令や、大きくない方を出力する命令で
は、元のベクトルを大きくない要素を出力する部分と小
さくない要素を出力する部分に分割しなくてはならない
。この場合、分割したベクトルの長さは短く、初期設定
のオーバーヘッドが大きくなり性能が低下する。なお、
ソーティングアンドサーチング（ＳＯＲＴＩＮＧ ＡＮ
Ｄ ５ＥＡＲＣＨＩＮＧ） ＶＯＬ、 ３クヌース（に
ｎｕｔｈ ）著第５章２３２〜２３３項に記載されてい
るように、バイトニックソート法のアルゴリズムが進む
につれ分割されたバク１−ルの長さは短くなり性能の低
下が著しくなる。
本発明の目的はベクトル処理において、演算の種類、イ
ンクリメント値が変化してもベクトルを複数に切らず、
ベクトル長が長いままで処理に途切れを生じさせないベ
クトル処理装置を提供することにある。
ンクリメント値が変化してもベクトルを複数に切らず、
ベクトル長が長いままで処理に途切れを生じさせないベ
クトル処理装置を提供することにある。
本発明は、ベクトル要素の番号と何番目の演算であるか
を契機として、１命令中で演算を切り換え、インクリメ
ント値を可変とすることにより、途切れを生じさせずベ
クトル処理を行なう。
を契機として、１命令中で演算を切り換え、インクリメ
ント値を可変とすることにより、途切れを生じさせずベ
クトル処理を行なう。
以下、本発明の一実施例を図に従って詳細に説明する。
第１図、第２図、第３図、第４図を用いて、計算機シス
テムの概略、全体終了信号生成回路、インクリメント値
切り換え信号生成回路、演算切り換え信号生成回路、フ
ェッチ／ストアアドレス生成回路を説明する。
テムの概略、全体終了信号生成回路、インクリメント値
切り換え信号生成回路、演算切り換え信号生成回路、フ
ェッチ／ストアアドレス生成回路を説明する。
第１図において、１は命令語レジスタであり、３Ａは終
了信号生成回路であり、３Ｂは演算切り換え信号生成回
路であり、３Ｃはインクリメント値切り換え信号生成回
路であり、４は最小値最大値算定回路であり、５はフェ
ッチ／ストア生成回路であり、６は主記憶である。
了信号生成回路であり、３Ｂは演算切り換え信号生成回
路であり、３Ｃはインクリメント値切り換え信号生成回
路であり、４は最小値最大値算定回路であり、５はフェ
ッチ／ストア生成回路であり、６は主記憶である。
命令語レジスタ１には主記憶６から送られて来た命令語
が格納される。命令語の形式は演算を指定するためのＯ
Ｐコードと、ベクトルの要素長ＶＬ、ベクトルの開始ア
ドレスＳＡ、インクリメント値切給換え用パラメータＬ
、演算切り換え用パラメータＫから成る。
が格納される。命令語の形式は演算を指定するためのＯ
Ｐコードと、ベクトルの要素長ＶＬ、ベクトルの開始ア
ドレスＳＡ、インクリメント値切給換え用パラメータＬ
、演算切り換え用パラメータＫから成る。
動作を説明する。主記憶６にはベクトル２７があるとす
る６ベクトル２７の中に書かれている数字は要素である
とする。
る６ベクトル２７の中に書かれている数字は要素である
とする。
フェッチ／ス（−アアドレス生成回路５により、ベクト
ル２７の３と８が指定され、最小値最値算定回路４へ入
る０次に３と８は最小値最大値算定回路４で比較されて
３が線１１５を通して送られ、８が線１１６を通して送
られてフェッチストアアドレス生成回路５の指定に従っ
て元の位置にストアされる。ベクトル２７の６と２の場
合も同様であるが、最小値最大値算定回路４からの出力
で、２が線１１５を通して送られ６が線１１６を通して
送られるため２と６は位置を交換する。即ち、ベクトル
２７で２と６を入れ換えた形になる０次は、インクリメ
ント値切り換え信号生成回路３Ｃからの信号が線１０７
を通してフェッチ／ストアアドレス生成回路５に送られ
て来ることにより、インクリメント値が切り換わりフェ
ッチ／ストアアドレス生成回路は１と７のアドレスを指
定する。
ル２７の３と８が指定され、最小値最値算定回路４へ入
る０次に３と８は最小値最大値算定回路４で比較されて
３が線１１５を通して送られ、８が線１１６を通して送
られてフェッチストアアドレス生成回路５の指定に従っ
て元の位置にストアされる。ベクトル２７の６と２の場
合も同様であるが、最小値最大値算定回路４からの出力
で、２が線１１５を通して送られ６が線１１６を通して
送られるため２と６は位置を交換する。即ち、ベクトル
２７で２と６を入れ換えた形になる０次は、インクリメ
ント値切り換え信号生成回路３Ｃからの信号が線１０７
を通してフェッチ／ストアアドレス生成回路５に送られ
て来ることにより、インクリメント値が切り換わりフェ
ッチ／ストアアドレス生成回路は１と７のアドレスを指
定する。
１と７は最小値最大値算定回路４へ入るが、このとき演
算切り換え信号生成回路３Ｂから線１０８を通して送ら
れ来る信号により最小値と最大値との出力が逆になる。
算切り換え信号生成回路３Ｂから線１０８を通して送ら
れ来る信号により最小値と最大値との出力が逆になる。
即ち、７が線１１５を通して送られ、１が線１１６を通
して送られる。これはフェッチ／ストアアドレス生成回
路５の指定に従ってストアされる。この結果ベクトル２
７で１と７は入れ換わる。
して送られる。これはフェッチ／ストアアドレス生成回
路５の指定に従ってストアされる。この結果ベクトル２
７で１と７は入れ換わる。
第１図の終了信号生成回路３Ａ、インクリメント値切給
換え信号生成１回路３Ｃ１演算切り換え信号生成回路３
Ｂの詳細を第２図を用いて説明する。
換え信号生成１回路３Ｃ１演算切り換え信号生成回路３
Ｂの詳細を第２図を用いて説明する。
第２図において４７，５１，５６，５９は切り換え回路
であり、４Ｂ、５２．Ｇｏはカインタ用レジスタであり
、４９，５３．６１はカウント更新用加算器であり、５
０，５４．６２はゼロ検出器でありそれぞれＳ２．Ｓ３
．ＳＬで表わす。５５は１ビツトのフリップフロップで
あり、５７は演算切り換木信号用レジスタでありそれぞ
れＣＬ。
であり、４Ｂ、５２．Ｇｏはカインタ用レジスタであり
、４９，５３．６１はカウント更新用加算器であり、５
０，５４．６２はゼロ検出器でありそれぞれＳ２．Ｓ３
．ＳＬで表わす。５５は１ビツトのフリップフロップで
あり、５７は演算切り換木信号用レジスタでありそれぞ
れＣＬ。
Ｃ２で表わす、５８はＮＯＴ回路である。
インクリメン］・値切り換え信号生成回路３Ｃについて
説明する。この回路は第２図の左側に書かれでいる回路
である。線１０３を通してＬが、線１０４を通してＫが
、線１０１を通してＶＬが送られて来る。線１０３を通
して送られて来たＬは４８に入る。４８の中身は１回フ
ェッチが起る度に４９で１ずつ減じられる。Ｌ個の要素
がフェッチされると４９から８２へＯが送られ、Ｓ２か
ら信号が発せられる。この信号によって、４８には再び
Ｌが入り、１０７を通して送られる信号によって第１図
フェッチ／ストアアドレス生成回路５ではインクリメン
ト値が切り換わる。このインクリメント値が切り換わる
契機はベクトル要素の番号に従っている。
説明する。この回路は第２図の左側に書かれでいる回路
である。線１０３を通してＬが、線１０４を通してＫが
、線１０１を通してＶＬが送られて来る。線１０３を通
して送られて来たＬは４８に入る。４８の中身は１回フ
ェッチが起る度に４９で１ずつ減じられる。Ｌ個の要素
がフェッチされると４９から８２へＯが送られ、Ｓ２か
ら信号が発せられる。この信号によって、４８には再び
Ｌが入り、１０７を通して送られる信号によって第１図
フェッチ／ストアアドレス生成回路５ではインクリメン
ト値が切り換わる。このインクリメント値が切り換わる
契機はベクトル要素の番号に従っている。
演算切り換え信号生成回路３Ｂについて説明する。この
回路は第２図の中央に書かれている回路である。１０４
を通して送られて来たＫは５２に格納される。このとき
Ｃ１，Ｃ２はゼロクリヤされている。５２の中身は１回
フェッチが起る度ごとに５３で２ずつ減じられて５２に
入る。に個のフェッチが終わると５３から８３へＯが送
られ、Ｓ３から信号がＣ１に送られ同時にこの信号によ
って５２にＫが入る。Ｃ１が遅らされた信号によって５
７から演算切り換え信号が第１図最小値最大値算定回路
４に送られ演算が切り換わる。この演算が切り換わる契
機はベクトル要素の番号と何番目の演算かによる。
回路は第２図の中央に書かれている回路である。１０４
を通して送られて来たＫは５２に格納される。このとき
Ｃ１，Ｃ２はゼロクリヤされている。５２の中身は１回
フェッチが起る度ごとに５３で２ずつ減じられて５２に
入る。に個のフェッチが終わると５３から８３へＯが送
られ、Ｓ３から信号がＣ１に送られ同時にこの信号によ
って５２にＫが入る。Ｃ１が遅らされた信号によって５
７から演算切り換え信号が第１図最小値最大値算定回路
４に送られ演算が切り換わる。この演算が切り換わる契
機はベクトル要素の番号と何番目の演算かによる。
全体終了信号生成回路３Ａについて説明する。
この回路は第２図の右側に書かれている回路である。１
０１を通して送られて来たＶＬは６０に格納される。６
０の中身は１回フェッチが起る度ごとに２ずつ減じられ
その結果が６０に入る。もとのベクトル全体のフェッチ
が終わると６１から０が８１に送られ全体終了信号が発
せられる。
０１を通して送られて来たＶＬは６０に格納される。６
０の中身は１回フェッチが起る度ごとに２ずつ減じられ
その結果が６０に入る。もとのベクトル全体のフェッチ
が終わると６１から０が８１に送られ全体終了信号が発
せられる。
なお、前記２つの信号は切り換えの時点で到達すればど
の時点で作ってディレィによってタイミングを合せても
よい。
の時点で作ってディレィによってタイミングを合せても
よい。
フェッチ／ストアアドレス生成回路５の詳細を第３図を
用いて説明する。２Ａ、２Ｂは加算であり１５，１６．
２０は切り換え回路であり、１８はインクリメント値用
レジスタであり１７．１９はフェッチアドレス用レジス
タでありそれぞれＡＦＬ、ＡＦ２と書＜、２１．２２は
アドレス加算器であり、２３．２５は１ビツトのフリッ
プフロップでありそれぞれＡＲＩ、ＡＲ２と誉く、２４
．２６はストアアドレス用レジスタでありそれぞれＡＳ
Ｉ、Ａｇ３と書く。レジスタ間の関係は、ＡＦＬが第４
図ＤＰＩに、ＡＳＩが第４図Ｄ’ＳＩに、ＡＦ２が第４
図ＤＦ２に、Ａｇ３が第４図ＤＳ２に対応している。
用いて説明する。２Ａ、２Ｂは加算であり１５，１６．
２０は切り換え回路であり、１８はインクリメント値用
レジスタであり１７．１９はフェッチアドレス用レジス
タでありそれぞれＡＦＬ、ＡＦ２と書＜、２１．２２は
アドレス加算器であり、２３．２５は１ビツトのフリッ
プフロップでありそれぞれＡＲＩ、ＡＲ２と誉く、２４
．２６はストアアドレス用レジスタでありそれぞれＡＳ
Ｉ、Ａｇ３と書く。レジスタ間の関係は、ＡＦＬが第４
図ＤＰＩに、ＡＳＩが第４図Ｄ’ＳＩに、ＡＦ２が第４
図ＤＦ２に、Ａｇ３が第４図ＤＳ２に対応している。
フェッチ／ストアアドレス生成回路５の動作をデータの
流れに従って説明する。１０３を通して送られて来た値
は加算器２Ａで１加えられレジスタ１８に入り、１０２
を通して送られて来たＳＡは１５を通してＡＦＬへ格納
され、加算器２Ｂで計算された値ＳＡ＋Ｌは１６を通し
ＡＦ２へ格納される。
流れに従って説明する。１０３を通して送られて来た値
は加算器２Ａで１加えられレジスタ１８に入り、１０２
を通して送られて来たＳＡは１５を通してＡＦＬへ格納
され、加算器２Ｂで計算された値ＳＡ＋Ｌは１６を通し
ＡＦ２へ格納される。
処理中の動作を第１図ベクトル２７を用いて説明する。
最初はＡＦＬの中身は３のアドレスで、ＡＦ２の中身は
８のアドレスである。各々のアドレスはそれぞれ線１０
９．線１１０を通して主記憶６上のベクトル要素を指定
する。一方、このアドレスはＡＲＩ、ＡＲ２に格納され
比較結果の出力とのタイミングがとられ、ＡＳＩ、Ａｇ
３で演算結果の格納先アドレスを指定する。また、ＡＦ
Ｌ。
８のアドレスである。各々のアドレスはそれぞれ線１０
９．線１１０を通して主記憶６上のベクトル要素を指定
する。一方、このアドレスはＡＲＩ、ＡＲ２に格納され
比較結果の出力とのタイミングがとられ、ＡＳＩ、Ａｇ
３で演算結果の格納先アドレスを指定する。また、ＡＦ
Ｌ。
ＡＦ２の中身はそれぞれ２１．２２で１加算されＡＦＬ
、ＡＦ２へ入る。このときＡＦＬ、ＡＦ２はそれぞれ６
，２のアドレスとなる。
、ＡＦ２へ入る。このときＡＦＬ、ＡＦ２はそれぞれ６
，２のアドレスとなる。
６．２のフェッチアドレスがストアアドレスになるまで
は前記と同様だが、アドレス更新については、実行制御
回路３から１０７を通して送られて来た信号によってイ
ンクリメント値用レジスタ１８の中身が切り換え装ｗ１
２０を通してアドレス加算器２１．２２に送られ、それ
ぞれＡＦＬ。
は前記と同様だが、アドレス更新については、実行制御
回路３から１０７を通して送られて来た信号によってイ
ンクリメント値用レジスタ１８の中身が切り換え装ｗ１
２０を通してアドレス加算器２１．２２に送られ、それ
ぞれＡＦＬ。
ＡＦ２の中身と加算されてＡＦＬ、ＡＦ２へ入る。
このときのＡＦＬ、ＡＦ２の中身はそれぞれ１゜７のア
ドレスになる。このようにしてサブベクトルが次のサブ
ベクトルに変わる時点でのアドレス更新が行なわれる。
ドレスになる。このようにしてサブベクトルが次のサブ
ベクトルに変わる時点でのアドレス更新が行なわれる。
第１図の最小値最大値算定回路４の詳細を第４図を用い
て説明する。７，８は入力データ用レジスタでありそれ
ぞれＤＰＩ、ＤＦ２と書く。９は比較器であり、１０は
論理回路ＥＸＯＲであり、１１．１２は選択回路であり
、１３．１４は出力データ用レジスタでありそれぞれＤ
ＳＬ、ＤＳ２と書く。
て説明する。７，８は入力データ用レジスタでありそれ
ぞれＤＰＩ、ＤＦ２と書く。９は比較器であり、１０は
論理回路ＥＸＯＲであり、１１．１２は選択回路であり
、１３．１４は出力データ用レジスタでありそれぞれＤ
ＳＬ、ＤＳ２と書く。
最小値最大値算定回路４の機能をデータの流れに従って
説明する。線１１３．線１１４を通して送られて来たベ
クトル要素は、データ格納用レジスタＤＰＩ、ＤＦ２に
格納される。ＤＰＩ、ＤＦ２に格納されたベクトル要素
は比較器９と選択回路１１．１２に送られる。比較回路
９で大小の判定がなされる。ＤＦｌの中身がＤＦ２の中
身より大きくなければ比較器９から信号がでる。ＤＰＩ
の中身がＤＦ２の中身より大きければ信号がでない。
説明する。線１１３．線１１４を通して送られて来たベ
クトル要素は、データ格納用レジスタＤＰＩ、ＤＦ２に
格納される。ＤＰＩ、ＤＦ２に格納されたベクトル要素
は比較器９と選択回路１１．１２に送られる。比較回路
９で大小の判定がなされる。ＤＦｌの中身がＤＦ２の中
身より大きくなければ比較器９から信号がでる。ＤＰＩ
の中身がＤＦ２の中身より大きければ信号がでない。
論理回路１０では比較器９から送られて来た信号と、演
算切り換え信号生成回路３Ｂから１０８を通して送られ
て来た信号との排他的ＯＲをとる。
算切り換え信号生成回路３Ｂから１０８を通して送られ
て来た信号との排他的ＯＲをとる。
演算切り換え信号生成回路３Ｂから１０に信号が送られ
て来ていない場合に、ＤＰＩの中身がＤＦ２の中身を越
えないならば、論理１０から切り換え回路１１．１２に
信号が送られず、切り換え回路１１ではＤＰＩの中身を
ＤＳＬに送り、切り換ええ回路１２ではＤＦ２の中身を
ＤＳ２へ送る。
て来ていない場合に、ＤＰＩの中身がＤＦ２の中身を越
えないならば、論理１０から切り換え回路１１．１２に
信号が送られず、切り換え回路１１ではＤＰＩの中身を
ＤＳＬに送り、切り換ええ回路１２ではＤＦ２の中身を
ＤＳ２へ送る。
ＤＰＩの中身がＤＦ２より大きいなら、比較器９から信
号が切り換え回路１１．１２に送られ、切り換え回路１
１ではＤＦ２の中身をＤＳＬへ送り、切り換え回路１２
ではＤＰＩの中身をＤＳ２へ送る。いずれにしてもＤＳ
Ｌの中身がＤＳ２の中身より大きくはない。演算切り換
え信号生成回路３Ｂから信号が論理１０に送られて来て
いる場合には、前記と逆のことが起り、ＤＳ２の中身が
ＤＳＬの中身を越えない、ＤＳＬ、ＤＳ２の中身はそれ
ぞりｌ＠ １１５ 、 ａ １１６を通して主記憶６に
ストアされる。
号が切り換え回路１１．１２に送られ、切り換え回路１
１ではＤＦ２の中身をＤＳＬへ送り、切り換え回路１２
ではＤＰＩの中身をＤＳ２へ送る。いずれにしてもＤＳ
Ｌの中身がＤＳ２の中身より大きくはない。演算切り換
え信号生成回路３Ｂから信号が論理１０に送られて来て
いる場合には、前記と逆のことが起り、ＤＳ２の中身が
ＤＳＬの中身を越えない、ＤＳＬ、ＤＳ２の中身はそれ
ぞりｌ＠ １１５ 、 ａ １１６を通して主記憶６に
ストアされる。
第１図、第５図を用いてパイプラインの各ステージを説
明する。データは、１００番地から第１図のベクトル２
７が入っているものとし５本実施例においては１サイク
ル１ステージであるとする。
明する。データは、１００番地から第１図のベクトル２
７が入っているものとし５本実施例においては１サイク
ル１ステージであるとする。
第１サイクルではアドレスレジスタＡＦＬ。
ＡＦ２の中身はそれぞれ３，８のアドレス１００゜１０
２であり、ゼロ検出器ＳＬ、Ｓ２．Ｓ３の受は取る値は
それぞれ６，１．２であり、演算切り換え用レジスタＣ
１，Ｃ２の中身はどちらもＯである。
２であり、ゼロ検出器ＳＬ、Ｓ２．Ｓ３の受は取る値は
それぞれ６，１．２であり、演算切り換え用レジスタＣ
１，Ｃ２の中身はどちらもＯである。
第２サイクルではアドレスレジスタＡＦＬ。
ＡＦ２の中身はそれぞれ６，２のアドレス１０１゜１０
３であり、ＡＲＩ、ＡＲ２の中身は１００゜１０２であ
り、データレジスタＤＰＩ、ＤＦ２の中身はそれぞれ３
，８であり、ゼロ検出器Ｓｌ。
３であり、ＡＲＩ、ＡＲ２の中身は１００゜１０２であ
り、データレジスタＤＰＩ、ＤＦ２の中身はそれぞれ３
，８であり、ゼロ検出器Ｓｌ。
Ｓ２． Ｓ３の受は取る値はそれぞれ４．Ｏ，Ｏであり
、・Ｓ２からインクリメント値切り換え用信号が出る。
、・Ｓ２からインクリメント値切り換え用信号が出る。
Ｓ３から演算切り換え信号のための補助信号がでる。Ｃ
１，Ｃ２の中身はどちらも０のままである。
１，Ｃ２の中身はどちらも０のままである。
第３サイクルではアドレスレジスタＡＦＬ。
ＡＦ２の中身はそれぞれ１，７のアドレス１０４゜１０
６である。ＡＲＩ、ＡＲ２の中身はそれぞれ１０１．１
０３であり、ＡＳＩ、Ａｇ３の中身はそれぞれ３，８の
格納先アドレス１００，１０２である。データレジスタ
ＤＰＩ、ＤＦ２の中身はそれぞれ６，２であり、ＤＳＬ
、ＤＳ２の中身はそれぞれ３，８である。ゼロ検出器Ｓ
Ｌ、 Ｓ２゜Ｓ３の受は取る値はそれぞれ２，１．２で
あり、Ｃ１の中身は前サイクルで８２から出た信号１が
入っており、Ｃ２の中身は０のままである。
６である。ＡＲＩ、ＡＲ２の中身はそれぞれ１０１．１
０３であり、ＡＳＩ、Ａｇ３の中身はそれぞれ３，８の
格納先アドレス１００，１０２である。データレジスタ
ＤＰＩ、ＤＦ２の中身はそれぞれ６，２であり、ＤＳＬ
、ＤＳ２の中身はそれぞれ３，８である。ゼロ検出器Ｓ
Ｌ、 Ｓ２゜Ｓ３の受は取る値はそれぞれ２，１．２で
あり、Ｃ１の中身は前サイクルで８２から出た信号１が
入っており、Ｃ２の中身は０のままである。
第４サイクルではアドレスレジスタＡＦＬ。
ＡＦ２の中身はそれぞれ４，５のアドレス１０５゜１０
７であり、ＡＲｌ、ＡＲ２の中身はそれぞれ１０４．１
０６であり、ＡＳＩ、Ａｇ３の中身はそれぞれ２，６の
格納先アドレス１０１，１０３である。データレジスタ
ＤＰＩ、ＤＦ２の中身はそれぞれ１，７であり、ＤＳＬ
、ＤＳ２の中身はそれぞれ２，６である。ゼロ検出器Ｓ
ｔ、Ｓ２゜Ｓ３の受は取る値は全て０であり、Ｓｌから
全体終了用信号が出る。Ｃ１の中身はＯであり、Ｃ２は
前サイクルでの０２の中身１によって中身が１になる。
７であり、ＡＲｌ、ＡＲ２の中身はそれぞれ１０４．１
０６であり、ＡＳＩ、Ａｇ３の中身はそれぞれ２，６の
格納先アドレス１０１，１０３である。データレジスタ
ＤＰＩ、ＤＦ２の中身はそれぞれ１，７であり、ＤＳＬ
、ＤＳ２の中身はそれぞれ２，６である。ゼロ検出器Ｓ
ｔ、Ｓ２゜Ｓ３の受は取る値は全て０であり、Ｓｌから
全体終了用信号が出る。Ｃ１の中身はＯであり、Ｃ２は
前サイクルでの０２の中身１によって中身が１になる。
第５サイクルではＡＲＩ、ＡＲ２の中身はそれぞれ１０
５，１０７であり、ＡＳＩ、Ａｇ３の中身はそれぞれ７
，１の格納先アドレス１０４゜１０６である。データレ
ジスタＤＰＩ、ＤＦ２の中身はそれぞれ４，５であり、
前サイクルでの０１の中身１によって演算が切り換わっ
たことにより１）ＳＬ、ｒ）Ｓ２の中身はそれぞれ７，
１である。
５，１０７であり、ＡＳＩ、Ａｇ３の中身はそれぞれ７
，１の格納先アドレス１０４゜１０６である。データレ
ジスタＤＰＩ、ＤＦ２の中身はそれぞれ４，５であり、
前サイクルでの０１の中身１によって演算が切り換わっ
たことにより１）ＳＬ、ｒ）Ｓ２の中身はそれぞれ７，
１である。
Ｃ２の中身は１のままである。
第６サイクルではＡＳＩ、ＡＳ２の中身はそれぞれ５，
４の格納先アドレス１０５，１．０７である。データレ
ジスタＤＳＬ、Ｌ）！；２の中身はそれぞれ５，４であ
る。
４の格納先アドレス１０５，１．０７である。データレ
ジスタＤＳＬ、Ｌ）！；２の中身はそれぞれ５，４であ
る。
第１図の命令を説明する準自°Ｕとして第８図を用いて
バイ１−ニックソー１−のアルゴリズムを詳しく述べる
。
バイ１−ニックソー１−のアルゴリズムを詳しく述べる
。
第８図において３４〜；１７はそれぞれバク１−ルであ
る。簡単のため本明細τｑ全体を通してバク１−ルの要
素の数は２の１１１乗個とする。第８図は要素が８個の
例である。バイ１−ニックソートの基本演算は、第８図
３４のように前半が昇順、後半が降順にソートされてい
るか、又は、前半が降順、後半が昇順にソートされてい
るときに、中央から２つのベクトルに分割し、ベクトル
３４の上に書かれた矢印のように対応する要素を比較し
て大小が逆であれば入れ換えベクトル３５を作ることが
またはこの逆の演算を行なうことである。次にベクトル
３５の前半、後半のそれぞれに前記基本演算を適用して
バク１−ル３６を得る。更に、ベクトル３６を４等分し
て、それぞれに基本演算を適用してベクトル３７を得る
。ベクトル３７はソートされている。、ここで各ベクト
ルの下に書かれている折れた矢印を説明する。ベクトル
３４の下に書かれている矢印は、データが昇順、降順で
あることを示す。ベクトル３４．３５の下に書かれてい
る矢印は、最初昇順で途中から降順、またはその逆であ
ることを示す、また、最初昇順で途中がら降順、あるい
はその逆になっている部分をバイトニック部分と呼ぶ。
る。簡単のため本明細τｑ全体を通してバク１−ルの要
素の数は２の１１１乗個とする。第８図は要素が８個の
例である。バイ１−ニックソートの基本演算は、第８図
３４のように前半が昇順、後半が降順にソートされてい
るか、又は、前半が降順、後半が昇順にソートされてい
るときに、中央から２つのベクトルに分割し、ベクトル
３４の上に書かれた矢印のように対応する要素を比較し
て大小が逆であれば入れ換えベクトル３５を作ることが
またはこの逆の演算を行なうことである。次にベクトル
３５の前半、後半のそれぞれに前記基本演算を適用して
バク１−ル３６を得る。更に、ベクトル３６を４等分し
て、それぞれに基本演算を適用してベクトル３７を得る
。ベクトル３７はソートされている。、ここで各ベクト
ルの下に書かれている折れた矢印を説明する。ベクトル
３４の下に書かれている矢印は、データが昇順、降順で
あることを示す。ベクトル３４．３５の下に書かれてい
る矢印は、最初昇順で途中から降順、またはその逆であ
ることを示す、また、最初昇順で途中がら降順、あるい
はその逆になっている部分をバイトニック部分と呼ぶ。
基本演算をパイトニック部分の長さが１になるまで繰り
返すとソートされる理由を説明する。ベクトル３４から
３５に移るときに見られるように。
返すとソートされる理由を説明する。ベクトル３４から
３５に移るときに見られるように。
３５の前半の要素は３５の後半のどの要素をも越えない
、、３５から３６に移るときにも３５の各パイトニック
部分に同じことが生じる。一般に、基演算を行なうと元
のベクトルのパイトニック部分で大小が分かれる。従っ
て、パイトニック部分が１になるまで基本命令を繰り返
せばソートできる。
、、３５から３６に移るときにも３５の各パイトニック
部分に同じことが生じる。一般に、基演算を行なうと元
のベクトルのパイトニック部分で大小が分かれる。従っ
て、パイトニック部分が１になるまで基本命令を繰り返
せばソートできる。
−４’Ｊの場合のベクトルをソー１〜するには、まず。
２個ずつの組ら区切り、奇数組を昇順、偶数組を降順に
ソートする６次に４個ずつの組に区切り奇数間を昇順、
偶数組を降順にソートする。以下、８個、１６個、・・
・・・・の組に区切って同様のことを行なうと最終的に
ソートできる。
ソートする６次に４個ずつの組に区切り奇数間を昇順、
偶数組を降順にソートする。以下、８個、１６個、・・
・・・・の組に区切って同様のことを行なうと最終的に
ソートできる。
なお、一般にパイトニック部分は第：３図に書かれてい
る程揃っているとは限らない。即ち、昇順、降順の４η
びが偏っている。
る程揃っているとは限らない。即ち、昇順、降順の４η
びが偏っている。
第６図を用いて本実施例で扱われる命令の処理を説明す
る。
る。
第６図において２７．３．３４はベクトルであり、ＶＬ
はバク１−ル長である。第１図の命令語をＢＳＲ’ｌ’
（ＶＬ、ＳＡ、Ｑ、ｋ）と啓＜６本ヘクトルＩ８！狸
の流才しは一般のバク１−ルをバイ１−ニックソー１−
法によってソー１−する過程の徐中である。
はバク１−ル長である。第１図の命令語をＢＳＲ’ｌ’
（ＶＬ、ＳＡ、Ｑ、ｋ）と啓＜６本ヘクトルＩ８！狸
の流才しは一般のバク１−ルをバイ１−ニックソー１−
法によってソー１−する過程の徐中である。
第６図は２個ずつソー１−されているベクトルから４個
ずつがソートされているベクトル３４が作られるまでを
示す。
ずつがソートされているベクトル３４が作られるまでを
示す。
まず、ベクトル２７から３８を作る命令ＢＲ３Ｔ（ＶＬ
、ＳＡ、Ｑ、ｈ）（１）Ｑについて説明する。
、ＳＡ、Ｑ、ｈ）（１）Ｑについて説明する。
パイトニック部分を２等用し、それぞれをサブベクトル
と呼ぶことにする。バク１ヘル２７ではサブバク１−ル
の長さ即ちサブベクトル長が２であり、３８ではサブベ
クトル長がＱ／２になる１次にｋについて説明する。に
は各パイトニック部分の長さが１になるまで基本命令を
繰り返し適用した結果得られるソート部分の長さであり
、かっ３４に見られるようにこの長さ毎に昇順、降順に
ソートされる。この長さのことを目標ソート長と呼ぶ。
と呼ぶことにする。バク１ヘル２７ではサブバク１−ル
の長さ即ちサブベクトル長が２であり、３８ではサブベ
クトル長がＱ／２になる１次にｋについて説明する。に
は各パイトニック部分の長さが１になるまで基本命令を
繰り返し適用した結果得られるソート部分の長さであり
、かっ３４に見られるようにこの長さ毎に昇順、降順に
ソートされる。この長さのことを目標ソート長と呼ぶ。
従って、目標ソート長毎に基本演算の適用の仕方が逆に
なる。即ち、バク１〜ル２７から３８、または３８から
３４に移るときに見られるように、目標ソート長毎に昇
順にソートするための基本演算、鼻順にソートするため
の基本演算と、適用される基本演算が交互に変わる。
なる。即ち、バク１〜ル２７から３８、または３８から
３４に移るときに見られるように、目標ソート長毎に昇
順にソートするための基本演算、鼻順にソートするため
の基本演算と、適用される基本演算が交互に変わる。
ＢＳＲＴ （ＶＬ、ＳＡ、ｎ、ｈ） の処理を説明する
ａＢＳＲＴ （ＶＬ、ＳＡ、ｆｌ、ｋ）の処理はベクト
ル２７から３８に移るときに見られるように目標ソート
長に毎にパイトニック部分に対し昇順、降順にソートす
るための基本演算を適用する。
ａＢＳＲＴ （ＶＬ、ＳＡ、ｆｌ、ｋ）の処理はベクト
ル２７から３８に移るときに見られるように目標ソート
長に毎にパイトニック部分に対し昇順、降順にソートす
るための基本演算を適用する。
第７図を用いて一般のベクトルをソートする方法につい
て説明する。
て説明する。
第４図で使われたＡ、には定数であるが、第５図で用い
られるり、にはそれぞれサブベクトル長、目標ソー１−
長を表わす変数である。
られるり、にはそれぞれサブベクトル長、目標ソー１−
長を表わす変数である。
第５図において、４０は全体の初期設定であり、４１は
内側ループのための初期設定であり、４２は命令の実行
を表わし、４３は内側ループから出るための判定であり
４４は内側ループのカウンタ更新であり、４５は全体終
了のための判定条件であり、４６は外側ループのカウン
タ更新である。
内側ループのための初期設定であり、４２は命令の実行
を表わし、４３は内側ループから出るための判定であり
４４は内側ループのカウンタ更新であり、４５は全体終
了のための判定条件であり、４６は外側ループのカウン
タ更新である。
第７図のフローチャー１・の流れを第６図を用いて説明
する。４０では目標ソート長を２に初期設つの組にする
。４２では命令ＢＳＲＴ （８，ＳＡ。
する。４０では目標ソート長を２に初期設つの組にする
。４２では命令ＢＳＲＴ （８，ＳＡ。
１．２）を実行する。命令実行の結果２個ずつがソート
され第４図のベクトル２７ができる。４３で内側ループ
から出る条件がチェックされ、今の場合サブベクトル長
は１なので内側ループから出て４５へ行く。４５で目標
ソート長はベクトル長に等しくないので４６に行き、目
標ソート長を４に設定する。４１でサブベクトル長を２
に設定し、４２で命令を実行する。このときに第６図ベ
クトル２７から３８が出来る。４３の判定条件は満たさ
れないから４４でサブベクトル長を１に設定して４２で
命令を実行する。このとき第６図ベクトル３８から３４
が作られ、４３で内側ループから出る。即ち、内側ルー
プと第６図が対応している。
され第４図のベクトル２７ができる。４３で内側ループ
から出る条件がチェックされ、今の場合サブベクトル長
は１なので内側ループから出て４５へ行く。４５で目標
ソート長はベクトル長に等しくないので４６に行き、目
標ソート長を４に設定する。４１でサブベクトル長を２
に設定し、４２で命令を実行する。このときに第６図ベ
クトル２７から３８が出来る。４３の判定条件は満たさ
れないから４４でサブベクトル長を１に設定して４２で
命令を実行する。このとき第６図ベクトル３８から３４
が作られ、４３で内側ループから出る。即ち、内側ルー
プと第６図が対応している。
内側ループでは目標ソート長までのソートがなされる１
次に、４５の全体終了条件は満たされていないから４６
で目標ソート長を８に設定し、４１でサブベクトル長を
４に設定し内側ループに入る。
次に、４５の全体終了条件は満たされていないから４６
で目標ソート長を８に設定し、４１でサブベクトル長を
４に設定し内側ループに入る。
このときの内側ループと第３図が対応している。
内側ループから出たあと全体終了条件が満たされている
ので終了する。外側ループによって全体のソートがなさ
れる。
ので終了する。外側ループによって全体のソートがなさ
れる。
以上、実施例の効果は、作業領域が不要であり、演算が
２倍高速化され、演算が切り換わることと。
２倍高速化され、演算が切り換わることと。
インクリメント値が切り換おることによりベクトル処理
の途切れが防止できる。
の途切れが防止できる。
本発明によれば、演算切り換えの周期を示すパラメータ
と、インクリメント値切り換えの周期を示すパラメータ
の指定によって、１命令中で演算の種類とインクリメン
ト値が変えられるので、ベクトル処理の途中で演算の種
類が変化することによる処理の途切れが生じないという
効果がある。
と、インクリメント値切り換えの周期を示すパラメータ
の指定によって、１命令中で演算の種類とインクリメン
ト値が変えられるので、ベクトル処理の途中で演算の種
類が変化することによる処理の途切れが生じないという
効果がある。
第１図は本発明を実施した計算機システムの概要図、第
２図は演算切り換え信号、インクリメント値切り換え信
号、全体終了信号生成回路の説明図、第３図はフェッチ
／ストアアドレス生成回路作の説明図、第７図は全体ソ
ートを行なうフローチャート、第８図はバイトニックソ
ートの基本アルゴリズムの説明図。 ３Ｂ・・・演算切り換え信号生成回路、３Ｃ・・・イン
クリメント値切り換え信号生成回路、４・・・最小値最
大値算定回路、５・・・フェッチ／ストアアドレス生第
１ 図 Ｙ Ｚ 図 第 ｄ 図 ■ ５ 図 ′ｆＪ６ 回 第７図 終５
２図は演算切り換え信号、インクリメント値切り換え信
号、全体終了信号生成回路の説明図、第３図はフェッチ
／ストアアドレス生成回路作の説明図、第７図は全体ソ
ートを行なうフローチャート、第８図はバイトニックソ
ートの基本アルゴリズムの説明図。 ３Ｂ・・・演算切り換え信号生成回路、３Ｃ・・・イン
クリメント値切り換え信号生成回路、４・・・最小値最
大値算定回路、５・・・フェッチ／ストアアドレス生第
１ 図 Ｙ Ｚ 図 第 ｄ 図 ■ ５ 図 ′ｆＪ６ 回 第７図 終５
Claims (1)
- ベクトルオペランドを指定する情報として、ベクトルの
要素数と、開始アドレスと、演算の種類を変更するため
のパラメータと、アドレス用インクリメント値変更用パ
ラメータを含む命令形式を入力とし、ベクトルを順次読
み出す手段と、演算を行なう手段と、書き込むための手
段と、要素の演算毎に更新されるカウンタと、加算によ
るアドレス作成回路と、演算の種類が可変な演算回路と
、前記カウンタを入力とし、前記アドレスを入力とし、
前記アドレス作成回路の加算制御と、前記演算回路の演
算の種類を制御するための判定回路を備えたベクトル計
算機において、１ベクトル命令を処理する場合に、前記
カウントと、前記アドレス用イクリメント値変更用パラ
メータとを前記判定回路で比較しある一定の条件が満足
されたきにインクリメント値を変更することと、前記カ
ウントと、前記演算の種類変更用パラメータとを前記判
定回路で比較しある一定の条件が満足されたときに演算
を変更することを特徴とするベクトル処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050378A JPS62208167A (ja) | 1986-03-10 | 1986-03-10 | ベクトル処理装置 |
| US07/015,625 US4734877A (en) | 1986-03-10 | 1987-02-17 | Vector processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050378A JPS62208167A (ja) | 1986-03-10 | 1986-03-10 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62208167A true JPS62208167A (ja) | 1987-09-12 |
Family
ID=12857213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61050378A Pending JPS62208167A (ja) | 1986-03-10 | 1986-03-10 | ベクトル処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4734877A (ja) |
| JP (1) | JPS62208167A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4949250A (en) * | 1988-03-18 | 1990-08-14 | Digital Equipment Corporation | Method and apparatus for executing instructions for a vector processing system |
| US5113521A (en) * | 1988-03-18 | 1992-05-12 | Digital Equipment Corporation | Method and apparatus for handling faults of vector instructions causing memory management exceptions |
| US5210870A (en) * | 1990-03-27 | 1993-05-11 | International Business Machines | Database sort and merge apparatus with multiple memory arrays having alternating access |
| US5287494A (en) * | 1990-10-18 | 1994-02-15 | International Business Machines Corporation | Sorting/merging tree for determining a next tournament champion in each cycle by simultaneously comparing records in a path of the previous tournament champion |
| US6643765B1 (en) * | 1995-08-16 | 2003-11-04 | Microunity Systems Engineering, Inc. | Programmable processor with group floating point operations |
| US6144986A (en) * | 1997-03-27 | 2000-11-07 | Cybersales, Inc. | System for sorting in a multiprocessor environment |
| JP3955741B2 (ja) * | 2001-04-02 | 2007-08-08 | 株式会社リコー | ソート機能を有するｓｉｍｄ型マイクロプロセッサ |
| WO2003021423A2 (en) * | 2001-09-04 | 2003-03-13 | Microunity Systems Engineering, Inc. | System and method for performing multiplication |
| US7404065B2 (en) * | 2005-12-21 | 2008-07-22 | Intel Corporation | Flow optimization and prediction for VSSE memory operations |
| CN104204991B (zh) * | 2012-03-30 | 2018-01-02 | 英特尔公司 | 将较小的已排序向量合并和排序为较大的已排序向量的指令的方法和装置 |
| US9405538B2 (en) | 2012-12-28 | 2016-08-02 | Intel Corporation | Functional unit having tree structure to support vector sorting algorithm and other algorithms |
| US9606803B2 (en) * | 2013-07-15 | 2017-03-28 | Texas Instruments Incorporated | Highly integrated scalable, flexible DSP megamodule architecture |
| US11176084B2 (en) * | 2017-11-09 | 2021-11-16 | International Business Machines Corporation | SIMD instruction sorting pre-sorted source register's data elements into a first ascending order destination register and a second descending destination register |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5725069A (en) * | 1980-07-21 | 1982-02-09 | Hitachi Ltd | Vector data processing equipment |
| JPS57134774A (en) * | 1981-02-13 | 1982-08-20 | Hitachi Ltd | Vector operating device |
| JPS5975365A (ja) * | 1982-10-22 | 1984-04-28 | Hitachi Ltd | ベクトル処理装置 |
| JPS59160267A (ja) * | 1983-03-02 | 1984-09-10 | Hitachi Ltd | ベクトル処理装置 |
| US4661900A (en) * | 1983-04-25 | 1987-04-28 | Cray Research, Inc. | Flexible chaining in vector processor with selective use of vector registers as operand and result registers |
-
1986
- 1986-03-10 JP JP61050378A patent/JPS62208167A/ja active Pending
-
1987
- 1987-02-17 US US07/015,625 patent/US4734877A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4734877A (en) | 1988-03-29 |
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