JPS59158449A - デバツグ装置 - Google Patents
デバツグ装置Info
- Publication number
- JPS59158449A JPS59158449A JP58032184A JP3218483A JPS59158449A JP S59158449 A JPS59158449 A JP S59158449A JP 58032184 A JP58032184 A JP 58032184A JP 3218483 A JP3218483 A JP 3218483A JP S59158449 A JPS59158449 A JP S59158449A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- actual
- cpu
- debugging
- debug
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明はコンビコータ・プログラムのデバッグ装置に
関し、特に、チェック対象システムの実機ＣＰＵてデバ
ッグ処理プログラムを実行させるものに関する。
関し、特に、チェック対象システムの実機ＣＰＵてデバ
ッグ処理プログラムを実行させるものに関する。
（発明の費用）
デバッグ装置の構成は、デバッグのための各種の信号処
理を行なうデバッガプログラムと称されるデバッグ処理
プログラムを、どの部分で実行させるかによって２つの
形式に分かれる。１つは、デバッグ装置に設けた専用の
ＣＰＵ （マイクロプロセッサ）によってデバッグ処理
プログラムを実行する構成である。他の１つは、チェッ
ク対象システムのＣＰＵ （これを実機ＣＰ（Ｊという
）で実行させる構成である。
理を行なうデバッガプログラムと称されるデバッグ処理
プログラムを、どの部分で実行させるかによって２つの
形式に分かれる。１つは、デバッグ装置に設けた専用の
ＣＰＵ （マイクロプロセッサ）によってデバッグ処理
プログラムを実行する構成である。他の１つは、チェッ
ク対象システムのＣＰＵ （これを実機ＣＰ（Ｊという
）で実行させる構成である。
前者の装置は、後者の装置に比べ、専用のＣＰＵが必要
であることから、高価なものとなる。
であることから、高価なものとなる。
後者のデバッグ装置で、従来のものは、実ｆｉｌ ＣＰ
Ｕの７７ドレス空間の一部にフＰ−ムウＪア化されたデ
バッグ処理プログラムを設定している。つまり、実１１
１ ＣＰ Ｕのアドレス空間の、チェック対象プログラ
ムでは使用しない部分にデバッグ処理プログラムを割り
当てている。
Ｕの７７ドレス空間の一部にフＰ−ムウＪア化されたデ
バッグ処理プログラムを設定している。つまり、実１１
１ ＣＰ Ｕのアドレス空間の、チェック対象プログラ
ムでは使用しない部分にデバッグ処理プログラムを割り
当てている。
チェック対象プログラムの規模が小さくて、実機ｃｐｕ
のアドレス空間に充分な余裕がある場合、上述した従来
の方式でも大きな問題はない。しかし、チェック対象プ
ログラムの規模が大きくなると、デバッグ処理プログラ
ムを搭載できなくなったり、それほどでなくても、チェ
ック対象プログラムとデバッグ処理プログラムが競合し
ないように慎重な配慮が必要となる。つまり、この従来
の方式はリーベての場合に適用できる訳ではなく、様々
な制約が伴う。
のアドレス空間に充分な余裕がある場合、上述した従来
の方式でも大きな問題はない。しかし、チェック対象プ
ログラムの規模が大きくなると、デバッグ処理プログラ
ムを搭載できなくなったり、それほどでなくても、チェ
ック対象プログラムとデバッグ処理プログラムが競合し
ないように慎重な配慮が必要となる。つまり、この従来
の方式はリーベての場合に適用できる訳ではなく、様々
な制約が伴う。
（発明の目的）
この発明の目的は、実機ＣＰ Ｕのアドレス空間に制約
を与えず、デバッグ処理プログラムを実（幾ＣＰＵで実
行させるようにした、自由度が高くかつ４１４成簡単で
安価なデバッグ装置を提供することにある。
を与えず、デバッグ処理プログラムを実（幾ＣＰＵで実
行させるようにした、自由度が高くかつ４１４成簡単で
安価なデバッグ装置を提供することにある。
（発明の構成ど効果）
上記の目的を達成覆るために、この発明は、デバッグ処
理プログラムを格納したデバッグ用メモリと、実１１１
ＣＰ Ｕが実機メモリをアクセスしてチェック対象プ
ログラムを実行している状態にて、所定の指令が与えら
れたとき、実１１ ＣＰ Ｕの命令コードフ丁ツチリー
イクルに同期して実機メモリを禁止し、これに代わって
実Ｄｉ ＣＰ ＬＪに上記デバッグ処理プログラムへの
ジャンプ命令を与え、かつ−Ｖ記デバッグ用メモリを解
禁して上記デバッグ処理プログラムを実機ＣＰＵで実行
させる回路手段ど、上記デバッグ処理プログラム中の所
定の命令を実行Ｊることによる実＋幾ｃ ｐ ｕからの
指令を受（プて、特定の１サイクルのみ上記デバッグ用
メモリを禁止するとともに実機メモリを解禁する回路手
段とを備えたことを特徴とする。
理プログラムを格納したデバッグ用メモリと、実１１１
ＣＰ Ｕが実機メモリをアクセスしてチェック対象プ
ログラムを実行している状態にて、所定の指令が与えら
れたとき、実１１ ＣＰ Ｕの命令コードフ丁ツチリー
イクルに同期して実機メモリを禁止し、これに代わって
実Ｄｉ ＣＰ ＬＪに上記デバッグ処理プログラムへの
ジャンプ命令を与え、かつ−Ｖ記デバッグ用メモリを解
禁して上記デバッグ処理プログラムを実機ＣＰＵで実行
させる回路手段ど、上記デバッグ処理プログラム中の所
定の命令を実行Ｊることによる実＋幾ｃ ｐ ｕからの
指令を受（プて、特定の１サイクルのみ上記デバッグ用
メモリを禁止するとともに実機メモリを解禁する回路手
段とを備えたことを特徴とする。
このデバッグ装置によれば、デバッグ処理プログラムを
実機ＣＰ Ｕのアドレス空間の一部に搭載するのではな
くて、実機ＣＰＵのアドレス空間の影の空間に搭載させ
ることができ、チェック対象プログラムが搭載されるア
ドレス空間にはなんら影響を与えないで済む。
実機ＣＰ Ｕのアドレス空間の一部に搭載するのではな
くて、実機ＣＰＵのアドレス空間の影の空間に搭載させ
ることができ、チェック対象プログラムが搭載されるア
ドレス空間にはなんら影響を与えないで済む。
（実施例の説明）
第１図はこの発明の一実施例を示づ。この図は、デバッ
グ対象である実機Ａとこの発明によるデバッグ装置Ｂを
結合した状態で示している。ただし、実機ＣＰＵ１のリ
ード端子あるいはシステムパスからアドレス信号、デー
タバス信号、コントロール信号を取り出してプログラム
デバッグを行なうデバッグ装置としての基本構成につい
ては、これが良く知られていることから、詳細な図示を
省略している。図ではこの発明の特徴とする部分のみを
抽出して示している。
グ対象である実機Ａとこの発明によるデバッグ装置Ｂを
結合した状態で示している。ただし、実機ＣＰＵ１のリ
ード端子あるいはシステムパスからアドレス信号、デー
タバス信号、コントロール信号を取り出してプログラム
デバッグを行なうデバッグ装置としての基本構成につい
ては、これが良く知られていることから、詳細な図示を
省略している。図ではこの発明の特徴とする部分のみを
抽出して示している。
実機ｃｐｕｉは実機メモリ２に格納されているチェック
対象プログラム（これを実機プログラムという）を実行
するが、実機メモリ２のチップセレクト端子Ｃ８に印加
される信号は実機ＣＰＵ １から直接与えられるのでは
なくて、デバッグ装置５− Ｂから与えられる。
対象プログラム（これを実機プログラムという）を実行
するが、実機メモリ２のチップセレクト端子Ｃ８に印加
される信号は実機ＣＰＵ １から直接与えられるのでは
なくて、デバッグ装置５− Ｂから与えられる。
デバッグ装置Ｂはインターフェイス回路４を介して実ｉ
ｃＩ〕Ｕ１のシステムバスに結合される。
ｃＩ〕Ｕ１のシステムバスに結合される。
デバッグ処理プログラムはデバッグ装置Ｂのメモリ３に
格納され、実機ＣＰＵ１によって実行される。
格納され、実機ＣＰＵ１によって実行される。
デバッグ装置Ｂは、デバッグ用メモリ３の他に、オペレ
ータによって操作されてデバッグに必要な各種の入力を
７５えるキーボード５と、デバッグ操作に伴−う各種の
情報を表示する表示器６などを基本的な構成として有し
、更に、この発明の要旨に係わるジャンプコントロール
回路７．実機メモリ参照コントロール回路８とゲート９
．インバータ１０．１１などを備える。
ータによって操作されてデバッグに必要な各種の入力を
７５えるキーボード５と、デバッグ操作に伴−う各種の
情報を表示する表示器６などを基本的な構成として有し
、更に、この発明の要旨に係わるジャンプコントロール
回路７．実機メモリ参照コントロール回路８とゲート９
．インバータ１０．１１などを備える。
実機メモリ２とデバッグ用メモリ３は、実機ＣＰＵＩに
よって択一的にアクセスされる。このメモリ２と３を切
替制御するのが、ゲート９から出力される切替信号ａで
ある。信号ａは実機メモリ２のチップセレクト端子Ｏ８
に直接印加され、信号ａをインバータ１０で反転してな
る信号がデバ６− ラグ用メモリ３のチップセレク１一端子Ｏ８に印加され
る。信号ａが１ルベルのとき実機メモリ２が有効で、デ
バッグ用メモリ３が禁止される。信号ａが反対にＬレベ
ルになると、実機メモリ２が禁止され、デバッグ用メモ
リ３が有効となる。
よって択一的にアクセスされる。このメモリ２と３を切
替制御するのが、ゲート９から出力される切替信号ａで
ある。信号ａは実機メモリ２のチップセレクト端子Ｏ８
に直接印加され、信号ａをインバータ１０で反転してな
る信号がデバ６− ラグ用メモリ３のチップセレク１一端子Ｏ８に印加され
る。信号ａが１ルベルのとき実機メモリ２が有効で、デ
バッグ用メモリ３が禁止される。信号ａが反対にＬレベ
ルになると、実機メモリ２が禁止され、デバッグ用メモ
リ３が有効となる。
実機ＣＰＵ １が実機メモリ２をアクセスして実機プロ
グラムを実行している状態において、キーボード５でデ
バッグ処理指令を与えると、これを受けてジャンプコン
トロール回路７が働く。このどきジャンプコン１〜［］
−ル回路７は、第２図の〈１）に示すように、実機ｃｐ
ｕｉの命令フエツヂサイクル１に同期して、命令］−ド
フエツヂザイクルＳ１と第１オペランドおよび第２オペ
ランドのフェッチサイクルＳ３．Ｓ／Ｉの期間にゲート
９に入力を与えて切替信号ａをＬレベルにする。
グラムを実行している状態において、キーボード５でデ
バッグ処理指令を与えると、これを受けてジャンプコン
トロール回路７が働く。このどきジャンプコン１〜［］
−ル回路７は、第２図の〈１）に示すように、実機ｃｐ
ｕｉの命令フエツヂサイクル１に同期して、命令］−ド
フエツヂザイクルＳ１と第１オペランドおよび第２オペ
ランドのフェッチサイクルＳ３．Ｓ／Ｉの期間にゲート
９に入力を与えて切替信号ａをＬレベルにする。
つＪ、りこの期間に実機メモリ２を禁止する。これと同
時に、ジャンプコン１−〇−ル回路７は、命令コードフ
ェッチサイクルＳ１に実ＩＮ ＣＰ Ｕ １のシステム
バスにジャンプ命令の命令コードを送出し、また第１オ
ペランド、第２オペランドのフエツチリイクル３３．８
４の期間にジャンプ先アドレスとしてデバッグ用メモリ
３のデバッグ処理プログラムの先頭アドレスを出力Ｊ−
る。これで、実機ＣＰＵ１はジャンプコントロール回路
７から与えられたジＡ・ンブ命令を実行し、これ以降は
デバッグ用メモリ３のデバッグ処理プログラムを実行す
ることになる。
時に、ジャンプコン１−〇−ル回路７は、命令コードフ
ェッチサイクルＳ１に実ＩＮ ＣＰ Ｕ １のシステム
バスにジャンプ命令の命令コードを送出し、また第１オ
ペランド、第２オペランドのフエツチリイクル３３．８
４の期間にジャンプ先アドレスとしてデバッグ用メモリ
３のデバッグ処理プログラムの先頭アドレスを出力Ｊ−
る。これで、実機ＣＰＵ１はジャンプコントロール回路
７から与えられたジＡ・ンブ命令を実行し、これ以降は
デバッグ用メモリ３のデバッグ処理プログラムを実行す
ることになる。
ここでＨ−意すヘきことは、実機メモリ２のアドレス空
間とデバッグ用メモリ３のアドレス空間が完全に重複し
ていても良いことである。このことは、実機メモリ２と
デバッグ用メモリ３を択一的に生かして実１１ＮｃＰＬ
Ｊ１でアクセスされるようにしている点と、実機メモリ
２の実機プログラムを実行していた実１５１ ＣＰ Ｕ
１に対し、ジャンプコン１〜ロール回路７で強制的に
ジャンプ命令を与え、デバッグ用メモリ３のプログラム
を実行させることによって可能となっている。従って、
デバッグ処理プログラムは実機メモリ２のアドレス空間
に全く影響を与えることがない。
間とデバッグ用メモリ３のアドレス空間が完全に重複し
ていても良いことである。このことは、実機メモリ２と
デバッグ用メモリ３を択一的に生かして実１１ＮｃＰＬ
Ｊ１でアクセスされるようにしている点と、実機メモリ
２の実機プログラムを実行していた実１５１ ＣＰ Ｕ
１に対し、ジャンプコン１〜ロール回路７で強制的に
ジャンプ命令を与え、デバッグ用メモリ３のプログラム
を実行させることによって可能となっている。従って、
デバッグ処理プログラムは実機メモリ２のアドレス空間
に全く影響を与えることがない。
デバッグ用メモリ３のデバッグ処理プログラムを実行す
るとき、当然ながら、実機メモリ２のデータや命令を参
照したり、データや命令を書替える必要がある。この機
能は実機メモリ参照コントロール回路８によって実現さ
れる。このコントロール回路８は、実１１ｃＰＵ１がデ
バッグ処理プログラム中の実機メモリ２の参照／更新命
令を実行したとき、実１１ｃＰＵ１からの指令信号を受
けて動作する。
るとき、当然ながら、実機メモリ２のデータや命令を参
照したり、データや命令を書替える必要がある。この機
能は実機メモリ参照コントロール回路８によって実現さ
れる。このコントロール回路８は、実１１ｃＰＵ１がデ
バッグ処理プログラム中の実機メモリ２の参照／更新命
令を実行したとき、実１１ｃＰＵ１からの指令信号を受
けて動作する。
コントロール回路８は指令信号を受１プで、第２図の（
２）に示すように、実機ＣＰＵ １のロード／ストア命
令の実行サイクルと同期して、その参照／更新サイクル
＄５の期間にインバータ１に入力信号を与え、ゲート９
の出力である切替信号ａを１」レベルにする。これでデ
バッグ用メモリ３が禁止されるとともに実機メモリ２が
有効となり、そのときアドレスバス上にあるアドレス信
号で実機メモリ２がアクセスされ、そのデータが読み出
されたり、あるいは書替えられたりする。このようにし
て実機プログラムのデバッグ操作がなされる。
２）に示すように、実機ＣＰＵ １のロード／ストア命
令の実行サイクルと同期して、その参照／更新サイクル
＄５の期間にインバータ１に入力信号を与え、ゲート９
の出力である切替信号ａを１」レベルにする。これでデ
バッグ用メモリ３が禁止されるとともに実機メモリ２が
有効となり、そのときアドレスバス上にあるアドレス信
号で実機メモリ２がアクセスされ、そのデータが読み出
されたり、あるいは書替えられたりする。このようにし
て実機プログラムのデバッグ操作がなされる。
９−
第１図はこの発明の一実施例を示ザブロック図、第２図
は第１図のデバッグ装置の動作を示すタイミングチャー
トである。 １・・・実機ＣＰＵ ２・・・実機メモリ ３・・・デバッグ用メモリ ７・・・ジャンプコントロール回路 ８・・・実機メモリ参照コントロール回路ａ・・・切替
信号 特許出願人 立石電機株式会社 一１〇−
は第１図のデバッグ装置の動作を示すタイミングチャー
トである。 １・・・実機ＣＰＵ ２・・・実機メモリ ３・・・デバッグ用メモリ ７・・・ジャンプコントロール回路 ８・・・実機メモリ参照コントロール回路ａ・・・切替
信号 特許出願人 立石電機株式会社 一１〇−
Claims (1)
- （１）実機ＣＰＵのリード端子あるいはシステムバスか
らアドレス信号、データバス信号、コントロール信号を
取り出してプログラムのデバッグを行なう装置で、デバ
ッグ処理プログラムを格納したデバッグ用メモリと、実
ＩＩＣＰＩＪが＊機メモリをアクセスしてチェック対象
プログラムを実行している状態にて、所定の指令が与え
られたとき、実機ＣＰｔＪの命令フードフェッチサイク
ルに同期して実機メモリを禁止し、これに代わって実機
ＣＰＵに上記デバッグ処理プログラムへのジャンプ命令
を与え、かつ上記デバッグ用メモリを解禁して上記デバ
ッグ処理プログラムを実機ＣＰＵで実、行させる回路手
段と、上記デバッグ処理プログラム中の所定の命令を実
行することによる実１１［ＣＰＵからの指令を受けて、
特定の１サイクルのみ上記デバッグ用メモリを禁止する
とともに実機メモリを解禁する回路手段とを備えたこと
を特徴とするデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032184A JPS59158449A (ja) | 1983-02-28 | 1983-02-28 | デバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032184A JPS59158449A (ja) | 1983-02-28 | 1983-02-28 | デバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59158449A true JPS59158449A (ja) | 1984-09-07 |
Family
ID=12351827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58032184A Pending JPS59158449A (ja) | 1983-02-28 | 1983-02-28 | デバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006516221A (ja) * | 2003-01-21 | 2006-06-29 | イギリス国 | 粒子収集装置 |
-
1983
- 1983-02-28 JP JP58032184A patent/JPS59158449A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006516221A (ja) * | 2003-01-21 | 2006-06-29 | イギリス国 | 粒子収集装置 |
| JP4927525B2 (ja) * | 2003-01-21 | 2012-05-09 | イギリス国 | 粒子収集装置 |
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