JPS59202546A - デバツグ装置 - Google Patents
デバツグ装置Info
- Publication number
- JPS59202546A JPS59202546A JP58076300A JP7630083A JPS59202546A JP S59202546 A JPS59202546 A JP S59202546A JP 58076300 A JP58076300 A JP 58076300A JP 7630083 A JP7630083 A JP 7630083A JP S59202546 A JPS59202546 A JP S59202546A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- processor
- program
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明は、プロセッサを備えた機器サーなわら実機に疑
続され、この実機のプログラムデバッグを行なうデバッ
グ装置に関し、特に高級言語で作成された制御プログラ
ムをデバッグする際に、高級言語レベルのステップ実行
を可能としたデバッグ装置に関する。
続され、この実機のプログラムデバッグを行なうデバッ
グ装置に関し、特に高級言語で作成された制御プログラ
ムをデバッグする際に、高級言語レベルのステップ実行
を可能としたデバッグ装置に関する。
（発明の背景）
従来、高級言語レベルでのステップ実行を行なう方法と
して、例えば特殊デバッグ用のマシンコードを挿入して
ステップ実行を行なうなどの方法が知られている。しか
し、このような方法によると、実際に使用するプログラ
ムと異なるプログラムをデバッグ対象としなければなら
ず、また、デバッグ用のオブジェクトとしてコンパイラ
に特別な指示を与える必要があるなどの不便さがあった
。
して、例えば特殊デバッグ用のマシンコードを挿入して
ステップ実行を行なうなどの方法が知られている。しか
し、このような方法によると、実際に使用するプログラ
ムと異なるプログラムをデバッグ対象としなければなら
ず、また、デバッグ用のオブジェクトとしてコンパイラ
に特別な指示を与える必要があるなどの不便さがあった
。
（発明の目的）
本発明は、上述の従来形における問題点に鑑み、デバッ
グ装置において、実際に使用覆るプログラムのままで高
級言語レベルでのステップ実行を可能と覆ることを目的
とする。
グ装置において、実際に使用覆るプログラムのままで高
級言語レベルでのステップ実行を可能と覆ることを目的
とする。
（発明の構成および効果）
本発明は、ブレーク機能を有するデバッグ装置において
、実機のプログラムメモリのアドレス空間に対応しかつ
高級言語ステップの先頭アドレスに対応するビットに所
定値のデータを記憶したビットマツプメモリを用いるこ
とにより該先頭アドレスごとにブレーク動作を行なうこ
とによって高級言語レベルでのステップ実行ずなわち高
級シンボリックステップ実行を可能にするという構想に
基づくもので、本発明によると、実稼動状態のプログラ
ム機械コードのままで高級言語レベルでのデバッグを行
なうことができる。また、高級言語デバッガとしてステ
ップ実行可能であると同時に制御プログラムを実時間モ
ードで実行させることも可能である。
、実機のプログラムメモリのアドレス空間に対応しかつ
高級言語ステップの先頭アドレスに対応するビットに所
定値のデータを記憶したビットマツプメモリを用いるこ
とにより該先頭アドレスごとにブレーク動作を行なうこ
とによって高級言語レベルでのステップ実行ずなわち高
級シンボリックステップ実行を可能にするという構想に
基づくもので、本発明によると、実稼動状態のプログラ
ム機械コードのままで高級言語レベルでのデバッグを行
なうことができる。また、高級言語デバッガとしてステ
ップ実行可能であると同時に制御プログラムを実時間モ
ードで実行させることも可能である。
（実施例の説明）
以下、図面により本発明の詳細な説明する。
第１図は、本発明の１実施例に係わるデバッグ装置の概
略を示す。同図のデバッグ装置１はプロセッサ（ＣＰＵ
２）２、メモリ３、数字表示器またはＣＴＲ等で構成さ
れる表示器４、キーボード５、■ミュレーションインタ
ーフエース回路６、マルチプレクサ７、ビットマツプメ
モリ８、コン１〜ロール回路９、フリップフロップ１０
．ブレークコン１へロール回路１１、アンドゲート１２
等を具備する。デバッグの対象となるブｄグラムを実行
する実機２０は、プロセラ＋ｌｌＣＰＵ１）２１および
該プロセッサ２１の制御プログラムが格納されたプログ
ラムメモリ２２を具備する。プロセッサ２１とメモリ２
２とはコントロールバス２３、アドレスバス２４および
データバス２５を含むシステムバスによって接続されて
いる。実Ｉ！ ２０のコントロールバス２３、アドレス
バス２４およびデータバス２５はそれぞれデバッグ装置
１のコントロールバス１３、アドレスバス１４およびデ
ータバス１５にデバッグ装置１のエミュレーションイン
ターフェース回路６を介して接続されている。
略を示す。同図のデバッグ装置１はプロセッサ（ＣＰＵ
２）２、メモリ３、数字表示器またはＣＴＲ等で構成さ
れる表示器４、キーボード５、■ミュレーションインタ
ーフエース回路６、マルチプレクサ７、ビットマツプメ
モリ８、コン１〜ロール回路９、フリップフロップ１０
．ブレークコン１へロール回路１１、アンドゲート１２
等を具備する。デバッグの対象となるブｄグラムを実行
する実機２０は、プロセラ＋ｌｌＣＰＵ１）２１および
該プロセッサ２１の制御プログラムが格納されたプログ
ラムメモリ２２を具備する。プロセッサ２１とメモリ２
２とはコントロールバス２３、アドレスバス２４および
データバス２５を含むシステムバスによって接続されて
いる。実Ｉ！ ２０のコントロールバス２３、アドレス
バス２４およびデータバス２５はそれぞれデバッグ装置
１のコントロールバス１３、アドレスバス１４およびデ
ータバス１５にデバッグ装置１のエミュレーションイン
ターフェース回路６を介して接続されている。
また、実ｍ２０のアドレスバス２４はデバッグ装置１の
マルチプレクサ７に接続されている。
マルチプレクサ７に接続されている。
ビットマツプメモリ８は、実機２０のプログラムメモリ
２２のアドレスバスに対応したビット数を有づるメモリ
であり、例えばプログラムメモリ２２が６４にバイトの
容量を有する場合にはごツー１〜マツプメモリは６４に
ビットの容量を有する。
２２のアドレスバスに対応したビット数を有づるメモリ
であり、例えばプログラムメモリ２２が６４にバイトの
容量を有する場合にはごツー１〜マツプメモリは６４に
ビットの容量を有する。
マルチプレクサ７は、実は２０のアドレスバス２４とデ
バッグ装置１のアドレスバス１４の内いずれかをピッ１
へマツプメモリ８のアドレス入力に切換接続するだめの
ものである。
バッグ装置１のアドレスバス１４の内いずれかをピッ１
へマツプメモリ８のアドレス入力に切換接続するだめの
ものである。
次に第１図のデバッグ装置の動作を第２図のフローチせ
一トを参照して説明する。
一トを参照して説明する。
第１図の回路においては、高級言語シンボリックステッ
プ実行に先立って、デバッグ装置１のマルチプレクサ７
がプロセッサ２のアドレスバス１４どビットマツプメモ
リ８のアドレス入力とを接続するように切り換えるとと
もにコントロール回路９からビットマツプメモリ８に書
込信号Ｗを印加してビットマツプメモリ８を書込状態に
する。
プ実行に先立って、デバッグ装置１のマルチプレクサ７
がプロセッサ２のアドレスバス１４どビットマツプメモ
リ８のアドレス入力とを接続するように切り換えるとと
もにコントロール回路９からビットマツプメモリ８に書
込信号Ｗを印加してビットマツプメモリ８を書込状態に
する。
そして、図示しないコンパイラからの出ノｊ情報である
各高級言語ステップの先頭アドレステーブルに基づいて
、ビットマツプメモリ８にはプロセッサ２のアドレスバ
ス１４およびデータパスコ５からこの先頭アドレスに対
応するアドレスに所定値のデータを書込む。所定値のデ
ータとしては、例えば、前記先頭アドレスに対応するア
ドレスに１１１ Ｉ＋が書込まれる。また、他のアドレ
スには１１０ Ｉ＋が書込まれる。
各高級言語ステップの先頭アドレステーブルに基づいて
、ビットマツプメモリ８にはプロセッサ２のアドレスバ
ス１４およびデータパスコ５からこの先頭アドレスに対
応するアドレスに所定値のデータを書込む。所定値のデ
ータとしては、例えば、前記先頭アドレスに対応するア
ドレスに１１１ Ｉ＋が書込まれる。また、他のアドレ
スには１１０ Ｉ＋が書込まれる。
このようにして、ピッ１−マツプメモリ８に高級言語ス
テップのすべての先頭アドレスに対して所定値のデータ
が書込まれた後、デバッグオペレータがキーボード５等
を介して被デバツグプログラムに対するステップ実行要
求を行なうと、以下のように実機２０の高級言語シンポ
リンクステップ実行を行なう。すなわち、プロセッサ２
は書込信号を遮断してビットマツプメモリ８を読出状態
にし、マルチプレクサ７を実１１２０のアドレスバス２
４とビットマツプメモリ８のアドレス入力とを接続する
状態に設定し、コントロール回路９を介してフリップフ
ロップ１０をセットしてデバッグ装置１をステップ°実
行モードに切り換えた後、コントロール回路９を通じて
ブレークコントロール回路１１に実１２０のプロセッサ
２１のラン信号を送出する。これにより、プロセッサ２
１はブレークコン１〜ロール回路１１よりラン信号が与
えられ実機２０のプログラムを実行する。
テップのすべての先頭アドレスに対して所定値のデータ
が書込まれた後、デバッグオペレータがキーボード５等
を介して被デバツグプログラムに対するステップ実行要
求を行なうと、以下のように実機２０の高級言語シンポ
リンクステップ実行を行なう。すなわち、プロセッサ２
は書込信号を遮断してビットマツプメモリ８を読出状態
にし、マルチプレクサ７を実１１２０のアドレスバス２
４とビットマツプメモリ８のアドレス入力とを接続する
状態に設定し、コントロール回路９を介してフリップフ
ロップ１０をセットしてデバッグ装置１をステップ°実
行モードに切り換えた後、コントロール回路９を通じて
ブレークコントロール回路１１に実１２０のプロセッサ
２１のラン信号を送出する。これにより、プロセッサ２
１はブレークコン１〜ロール回路１１よりラン信号が与
えられ実機２０のプログラムを実行する。
この時、実機２０のプロセッサ２１からプログラムメモ
リ２２がアクセスされて命令の実行が行なわれるが、プ
ロセッサ２１からアドレスバス２４を介してメモリ２２
に入力されるアドレスデータはマルチプレクサ７を介し
てヒツトマツプメモリ８のアドレス入力に印加される。
リ２２がアクセスされて命令の実行が行なわれるが、プ
ロセッサ２１からアドレスバス２４を介してメモリ２２
に入力されるアドレスデータはマルチプレクサ７を介し
てヒツトマツプメモリ８のアドレス入力に印加される。
このため、ピッ１ヘマツプメモリ８は、実態２０におい
てアクセスされたプログラムメモリ２２のアドレスと同
じアドレスによってアクセスされその読出出力が出力端
子０ｔＪＴを介してアンドゲート１２の一方の入力に印
加される。アンドゲート１２の他方の入力にはフリップ
フロップ１０の出力が印加されているが、このフリップ
フロップ１０はステップ実行の要求がなされたときセッ
トされているから、ビットマツプメモリ８の出力が高級
言語ステップの先頭アドレスを示す位置すなわちレヘル
゛′１″のときアンドゲート１２の出ツノがレヘル”
１ ”になる。これによりブレークコン１〜ロール回路
１１は実機２０のプロセッサ２１をブレークさせるとと
もにブレークの発生をデバッグ装置１のプロセッサ２に
知らせる。このブレークがずなわら高級言語ベースでの
１ステツプの終了時点である。、 ＦＪ″Ｃいてフリッ
プフロップ１０をリセッ１−シて初期状態に戻し、一連
の高級言語シンボリッ、クステップ実行動作を終了する
。
てアクセスされたプログラムメモリ２２のアドレスと同
じアドレスによってアクセスされその読出出力が出力端
子０ｔＪＴを介してアンドゲート１２の一方の入力に印
加される。アンドゲート１２の他方の入力にはフリップ
フロップ１０の出力が印加されているが、このフリップ
フロップ１０はステップ実行の要求がなされたときセッ
トされているから、ビットマツプメモリ８の出力が高級
言語ステップの先頭アドレスを示す位置すなわちレヘル
゛′１″のときアンドゲート１２の出ツノがレヘル”
１ ”になる。これによりブレークコン１〜ロール回路
１１は実機２０のプロセッサ２１をブレークさせるとと
もにブレークの発生をデバッグ装置１のプロセッサ２に
知らせる。このブレークがずなわら高級言語ベースでの
１ステツプの終了時点である。、 ＦＪ″Ｃいてフリッ
プフロップ１０をリセッ１−シて初期状態に戻し、一連
の高級言語シンボリッ、クステップ実行動作を終了する
。
なお、デバッグ装置１がステップ実行モー１〜に設定さ
れていない場合、実機２０のプロセッサ２１がラン指示
されたときは、フリップフロップ１０がリセットされて
いるので、上記手順にＪ：るブレークの発生は起きず、
従って実時間モートによる被デバツグプログラムの実行
が可能である。
れていない場合、実機２０のプロセッサ２１がラン指示
されたときは、フリップフロップ１０がリセットされて
いるので、上記手順にＪ：るブレークの発生は起きず、
従って実時間モートによる被デバツグプログラムの実行
が可能である。
なお、上述の実施例においてはデバッグ装置とは別個の
コンパイラを用いているが、このデバッグ装置にコンパ
イラ（傾面を持たせるようにしてもよい。
コンパイラを用いているが、このデバッグ装置にコンパ
イラ（傾面を持たせるようにしてもよい。
第１図は本発明の１実施例に係るデバッグ装置の概略の
構成を示すブロック図、第２図は第１図のデバッグ装置
の動作説明のためのフローチャートである。 １・・・デバッグ装置、２・・・プロセラ゛す、８・・
・ビットマツプメモリ、１１・・・ブレークコントロー
ル回路、１３．２３・・・コントロールバス、１４．２
４・・・アドレスバス、１５．２５・・・データバス、
２ｏ・・・実機、２１・・・プロセッサ、２２・・・プ
ログラムメモリ。 特許出願人 立石電機株式会社 代理人 弁理士 伊東辰雄 代理人 弁理士 伊東哲也
構成を示すブロック図、第２図は第１図のデバッグ装置
の動作説明のためのフローチャートである。 １・・・デバッグ装置、２・・・プロセラ゛す、８・・
・ビットマツプメモリ、１１・・・ブレークコントロー
ル回路、１３．２３・・・コントロールバス、１４．２
４・・・アドレスバス、１５．２５・・・データバス、
２ｏ・・・実機、２１・・・プロセッサ、２２・・・プ
ログラムメモリ。 特許出願人 立石電機株式会社 代理人 弁理士 伊東辰雄 代理人 弁理士 伊東哲也
Claims (1)
- １、プロセッサと、高級言語により作成されコンパイル
された該プロセッサの制御プログラムを記憶したプログ
ラムメモリとを具備する実機の、システムバスもしくは
該プロセッサのリード端子からアドレス信号、データ信
号およびコントロール信号を取出してプログラムデバッ
グを行なうデバッグ装置であって、該デバッグ装置は、
該プログラムメモリのアドレス空間に対応しかつ各高級
言語ステップの先頭アドレスに対応するビットに所定値
のデータを記憶したビットマツプメモリを具備し、該実
機を動作させることにより該プログラムメモリがアクセ
スされたときアクセスされたメモリアドレスによって該
ビットマツプメモリをアクセスし、該ビットマツプメモ
リから該所定値のデータが読出されたとぎブレーク動作
を行なうことにより高級言語シンボリックステップ実行
を行なうことを特徴とするデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076300A JPS59202546A (ja) | 1983-05-02 | 1983-05-02 | デバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076300A JPS59202546A (ja) | 1983-05-02 | 1983-05-02 | デバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59202546A true JPS59202546A (ja) | 1984-11-16 |
Family
ID=13601514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076300A Pending JPS59202546A (ja) | 1983-05-02 | 1983-05-02 | デバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202546A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61180342A (ja) * | 1985-02-06 | 1986-08-13 | Omron Tateisi Electronics Co | 高級言語のステツプ実行方式 |
| JPS61213936A (ja) * | 1985-03-18 | 1986-09-22 | Omron Tateisi Electronics Co | 高級言語プログラムのステツプ実行方式 |
-
1983
- 1983-05-02 JP JP58076300A patent/JPS59202546A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61180342A (ja) * | 1985-02-06 | 1986-08-13 | Omron Tateisi Electronics Co | 高級言語のステツプ実行方式 |
| JPS61213936A (ja) * | 1985-03-18 | 1986-09-22 | Omron Tateisi Electronics Co | 高級言語プログラムのステツプ実行方式 |
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