JPH07281924A

JPH07281924A - トレース装置及びこれを備えたエミュレータ

Info

Publication number: JPH07281924A
Application number: JP6092948A
Authority: JP
Inventors: Satoshi Masuda; 訓増田; Giichi Aoto; 義一青砥
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-04-05
Filing date: 1994-04-05
Publication date: 1995-10-27
Also published as: KR950033821A

Abstract

(57)【要約】【目的】データアクセス時のバス情報とその直前のプ
ログラムフェッチのバス情報、命令実行の流れが変化さ
れる直前／直後のプログラムフェッチのバス情報を取得
できるトレース装置を提供する。【構成】ラッチ回路１１０，１１１の夫々は命令フェ
ッチサイクル毎にバス情報をラッチし、該ラッチ動作が
排他的に制御されることにより２バスサイクル数のバス
情報を保持する。排他的ラッチ動作のきっかけは分岐信
号２０５によって検出される命令実行の流れの変化され
る状態とプログラムフェッチ信号２０６で検出されるデ
ータアクセス状態の夫々に呼応され、排他的ラッチ動作
の完了後にラッチされたバス情報が並列的にトレースメ
モリ１００に書込まれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システムデバッグやソ
フトウェアデバッグなどのためにデータプロセッサのバ
ス情報をトレースするトレース技術に係り、例えばエミ
ュレータに適用して有効な技術に関する。

【０００２】

【従来の技術】システムデバッグやソフトウェアデバッ
グにおいてデータプロセッサによる命令実行軌跡を取得
するトレース技術は、例えばデータプロセッサ（ＣＰＵ
はもとよりマイクロプロセッサやマイクロコンピュータ
などＣＰＵを備えて命令を実行するデータ処理装置を意
味する）のバス情報（アドレスバス、データバス及びコ
ントロールバスの各種情報）をバスサイクル毎にトレー
スメモリに格納し、命令実行を中断した後に、その格納
されたバス情報を解析し、バスサイクル毎にデータ値や
命令語に逆変換して表示し、プログラムの実行軌跡を辿
れるようにするものである。

【０００３】トレース回路によってトレースすべきバス
情報は、データプロセッサのアクセスに伴ってアドレス
バス、データバス及びコントロールバスなどに現れる各
種情報であり、それらはアクセス毎に変化される。した
がって、データプロセッサの動作速度が速くなればそれ
に従ってバス情報の変化サイクルも短くなり、その全て
をトレースメモリに格納しようとすれば、バスサイクル
よりもメモリサイクルの短い高速且つ大容量のトレース
メモリが必要になる。

【０００４】そこで、少ないトレースメモリ容量で長時
間のプログラム実行軌跡を取得できるようにするため、
特開昭６３−１２９４３２号公報には、分岐命令や割込
み受け付けといった命令実行の流れを変化させる処理が
行われた場合のみその分岐元のアドレスと分岐先のアド
レスのみをトレースメモリに書込む技術が提案され、同
様の技術が特開平４−４２３３１号にも提案されてい
る。また、特開平３−２４１４３７号公報には、ＣＰＵ
のアドレス情報のみをトレースメモリに格納し、後から
その動作プログラムと比較して、ＣＰＵが実際に動作し
たプログラムの実行軌跡を判定する技術が提案されてい
る。

【０００５】

【発明が解決しようとする課題】しかしながら、従来技
術は命令アドレスのみに着目するだけであり、デバッグ
に必要な情報を少ないメモリ容量で能率的に取得する点
については考慮されていない。即ち、トレースで取得し
た限られた情報に基づいてプログラムの実行軌跡を解析
するには、データリード／ライト時のバス情報とその直
前のプログラムフェッチのバス情報、そして分岐命令や
割込み受け付けといった命令実行の流れが変化される直
前／直後のプログラムフェッチのバス情報を取得しなけ
ればならないことを本発明者は見い出した。前者の情報
は、命令実行に伴うオペランド取得など実際のデータア
クセスの状況を把握するために少なくとも必要であり、
後者の情報は、命令実行の流れが変化された場合にもプ
ログラムの流れを追うために必要とされる。

【０００６】さらに、上述のように所定のバス情報だけ
をトレースメモリに格納していく場合、前後のバス情報
を連続して取得するには、やはりメモリサイクルがバス
サイクルよりも短い高速アクセスメモリを利用しなけれ
ばならない。動作速度の高速なＣＰＵに対しては非常に
高速且つ高価な記憶装置と制御回路が必要とされる事態
には変りない。

【０００７】本発明の目的は、データアクセス時のバス
情報とその直前のプログラムフェッチのバス情報、そし
て分岐命令や割込み受け付けといった命令実行の流れが
変化される直前／直後のプログラムフェッチのバス情報
を取得できるトレース装置を提供することにある。本発
明の別の目的は、上記バス情報をその変化速度よりも低
速のトレースメモリを使って取得できるトレース装置を
提供することにある。本発明の更に別の目的は、そのよ
うなトレース装置を搭載したエミュレータを提供するこ
とにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】（ａ）トレース装置は、データプロセッサ
のバス情報を複数バスサイクル分一時的に貯えるバッフ
ァ手段と、バッファ手段の入力に接続されるトレースメ
モリと、上記バス情報を参照しながらトレースメモリに
格納すべきバス情報を選択制御する書込み制御手段とを
備える。上記書込み制御手段は、命令実行の流れを変化
させる処理をデータプロセッサが実行する第１の状態
と、命令フェッチ以外のデータアクセスが行われる第２
の状態とを検出し、上記第１の状態の後に実行順序が変
化された最初の命令フェッチのバス情報とその直前の命
令フェッチのバス情報とを含むバス情報に対してバッフ
ァ手段からトレースメモリへの並列的な書込みを許容
し、上記第２の状態に呼応して当該データアクセスのバ
スサイクルとその直前の命令フェッチサイクルとを含む
連続するバスサイクルのバス情報に対してバッファ手段
からトレースメモリへの並列的な書込みを許容する書込
み制御信号を生成するようにする。

【００１１】（ｂ）バッファ手段を簡単に構成するに
は、データプロセッサのバス情報を夫々が並列的に受
け、夫々の出力が上記トレースメモリのデータ入力端子
に接続される複数個のラッチ回路によってバッファ手段
を構成する。このとき、上記書込み制御手段は、上記複
数個のラッチ回路に対して命令フェッチのバスサイクル
毎に並列的なラッチ動作を許容した後上記第１の状態と
第２の状態の夫々に呼応して排他的なラッチ動作によっ
てラッチ回路に上記バス情報をラッチさせるラッチ制御
信号を生成し、ラッチ制御信号による排他的なラッチ動
作の完了後に当該ラッチされたバス情報を上記書込み制
御信号にてトレースメモリに書込みを許容するようにす
る。上記書込み制御手段には、書込み制御信号が書込み
を許容するとき順次更新された書込みアドレス信号を生
成する機能を追加し、また、上記トレースメモリを書込
み順序と同じ順序で読出し制御する読出し制御手段を設
けることができる。

【００１２】（ｃ）上記手段において書込み制御手段を
簡単に構成する更に具体的な態様としてトレース装置
は、データプロセッサのバス情報を格納するためのトレ
ースメモリと、上記データプロセッサのバス情報を夫々
が並列的に受けると共に夫々の出力が上記トレースメモ
リのデータ入力端子に接続される２個のラッチ回路と、
命令実行の流れを変化させる処理を上記データプロセッ
サが実行する状態を示す分岐信号のような第１の情報、
そして現在のバスサイクルが命令フェッチであるかその
他のデータアクセスであるかを識別可能とするプログラ
ムフェッチ信号、リード信号及びライト信号のような第
２の情報とを参照しながらラッチ回路のラッチ制御信号
とトレースメモリに対する書込み制御信号とを生成して
トレースメモリに格納すべきバス情報を選択制御する書
込み制御手段とを備える。このとき上記書込み制御手段
は、上記２個のラッチ回路に対して命令フェッチサイク
ル毎に並列的にラッチ動作を許容した後上記第１の情報
によって命令実行の流れを変化させる命令の実行を検出
した時に次の命令フェッチサイクルの終了まで一方のラ
ッチ回路のラッチ動作を禁止することによって２個のラ
ッチ回路に夫々前後の命令フェッチのバス情報をラッチ
させ、また、第２の情報によってデータアクセスを検出
したときに当該データアクセスサイクルにおいて一方の
ラッチ回路のラッチ動作を禁止することによって２個の
ラッチ回路に当該データアクセスのバス情報とその前の
命令フェッチのバス情報とをラッチさせるラッチ制御信
号を生成し、ラッチ制御信号による排他的なラッチ動作
の完了後に当該ラッチされたバス情報を上記書込み制御
信号にてトレースメモリに書込み許容するものとする。

【００１３】（ｄ）エミュレータに搭載された上記トレ
ース装置は、ターゲットシステムを代行制御するための
エミュレーション用データプロセッサのバス情報が供給
されるエミュレーションバス接続される。

【００１４】

【作用】上記した手段（ａ）によれば、複数バスサイク
ル分のバス情報を一時的に蓄積可能なバッファ手段は、
上記第１の状態及び第２の状態の何れが発生しても、そ
の前後の命令フェッチのバス情報を一時的に保持するか
ら、書込み制御手段は、上記第１の状態を検出すること
により、分岐命令や割込み受け付けといった命令実行の
流れが変化される直前／直後の命令フェッチのバス情報
の取得を実現し、命令実行の流れが変化された場合にも
プログラムの流れを追えるようにする。同様に書込み制
御手段は、第２の状態を検出することにより、データア
クセス時のバス情報とその直前の命令フェッチのバス情
報の取得を実現し、プログラムの実行軌跡の解析に当た
り、命令実行に伴うオペランド取得など実際のデータア
クセスの状況を把握可能にする。これらによって、ソフ
トウェアデバッグ若しくはシステムデバッグに必要な情
報を少ないメモリ容量で能率的に取得することを達成す
る。

【００１５】上記した手段（ｂ）によれば、複数個のラ
ッチ回路の夫々は命令フェッチサイクル毎にバス情報を
ラッチし、そのラッチ動作が排他的に制御されることに
より全体としてその個数分のバスサイクル数のバス情報
を保持する。排他的なラッチ動作のきっかけは上記第１
の状態と第２の状態の夫々に呼応され、排他的ラッチ動
作の完了後に当該ラッチされたバス情報は全て並列的に
トレースメモリに書込まれる。このことは、トレースメ
モリのアクセス速度がバスサイクルよりも低速であって
も複数のバス情報の書込みを可能にする。トレースメモ
リの書込みサイクルにおいて、上記バス情報をラッチ回
路に保持させておくには、その期間中ラッチ回路のラッ
チ動作を停止させておけばよく、また、トレースメモリ
に書込みデータの入力ラッチ回路が設けられている場合
にはその必要もない。ラッチ回路の個数は連続して取得
すべきバス情報のバスサイクル数に従って決定され、上
記した手段（ｃ）は最低限の２バスサイクル数の場合で
ある。

【００１６】上記した手段（ｃ）によれば、２個のラッ
チ回路に対する排他的なラッチ動作のきっかけとして利
用する情報、すなわち、分岐信号のような第１の情報、
そしてプログラムフェッチ信号、リード信号及びライト
信号のような第２の情報は、データプロセッサが出力す
るバス情報に含まれる情報であるから、これを直接利用
して２個のラッチ回路の排他的ラッチ動作制御を行う書
込み制御手段の論理構成を著しく簡素化する。

【００１７】

【実施例】図１には本発明の一実施例に係るトレース装
置が示される。図において１はトレース装置、２はコン
ピュータシステム、３はデコード部、４は補助記憶装
置、５は表示装置である。

【００１８】コンピュータシステム２にはバス２００に
接続されたＣＰＵ２０１と記憶装置２０２が代表的に示
される。記憶装置２０２はＣＰＵ２０１の動作プログラ
ムやプログラムの実行に必要な各種データが格納される
と共に、ＣＰＵ２０１の作業領域とされる記憶手段の総
称と理解されたい。補助記憶装置４にはＣＰＵ２０１が
実行すべき動作プログラムに対応されるソースプログラ
ムやオブジェクトプログラムが格納されている。尚、上
記記憶装置２０２に格納される動作プログラムは補助記
憶装置４のオブジェクトプログラムがダウンロードされ
てもよい。

【００１９】上記バス２００は夫々図示しないアドレス
バス、データバス、及びコントロールバスを含む。それ
らのバス２００でやりとりされる情報がバス情報であ
る。当該バス情報の中にはＣＰＵ２０１が夫々出力する
リード信号２０３、ライト信号２０４、分岐信号２０
５、及びプログラムフェッチ信号２０６を含む。リード
信号２０３はＣＰＵ２０１が外部から情報を読み込むこ
とを指示する信号、ライト信号２０４はＣＰＵ２０１が
外部に情報を書込むことを指示する信号である。上記分
岐信号２０５は分岐命令や割込み受け付けといった命令
実行の流れが変化されることを外部に通知するための信
号であり命令実行の流れを変化させる処理を実際にＣＰ
Ｕ２０１が行うときに（分岐命令の実行や割込みを受け
付ける処理の実行）アクティブレベルに変化される信
号、上記プログラムフェッチ信号２０６は命令フェッチ
のためのバスサイクルであることを示す信号である。

【００２０】トレース装置１は、上記リード信号２０
３、ライト信号２０４、分岐信号２０５、及びプログラ
ムフェッチ信号２０６の状態に従ってＣＰＵ２０１のバ
ス２００に現れるバス情報を選択的にバスサイクル単位
に記憶していく。その詳細は後述する。

【００２１】デコード部３はトレース装置１から読出さ
れた情報をデコード／編集し、表示装置５に送り出す。
例えば、このデコード部３は、トレース装置１から読出
された情報を順次受け取って、それがプログラムフェッ
チに関する情報か命令以外のデータアクセスに関する情
報かの判別を行ない、それに従って当該バス情報を編集
し、その内容を順番に表示装置５に表示する。プログラ
ムフェッチについては逆アセンブルして表示するか、別
途、コンパイラなどの言語処理プログラムで出力された
オブジェクトプログラムを取り込み、オブジェクトプロ
グラムに含まれるソースプログラムのファイル名情報及
びソース行毎のアドレス情報から、プログラムフェッチ
アドレスに対応するソースプログラムファイル内のソー
ス行を取り出し、編集をして表示することができる。

【００２２】上記トレース装置１は、トレースメモリ１
００、ラッチ回路１１０，１１１、書込み制御回路１２
０、及び読出し制御回路１３０から成る。トレースメモ
リ１００はＣＰＵ２０１のバス情報を格納するためのメ
モリである。ラッチ回路１１０，１１１はＣＰＵ２０１
のバス情報をその複数バスサイクルに亘って貯えること
ができるバッファ手段であり、上記ＣＰＵ２０１のバス
情報を夫々が並列的に受けると共に夫々の出力が上記ト
レースメモリ１００のデータ入力端子に接続される。書
込み制御回路１２０はＣＰＵ２０１が出力するリード信
号２０３、ライト信号２０４、分岐信号２０５、及びプ
ログラムフェッチ信号２０６を参照しながらラッチ回路
１１０，１１１のラッチ制御信号１２１，１２２とトレ
ースメモリ１００に対する書込み制御信号１２３及び書
込みアドレス信号１２４とを生成して、トレースメモリ
１００に格納すべきバス情報を選択制御する。読出し制
御回路１３０はトレースメモリ１００を書込み順序と同
じ順序で読出し制御する読出し制御信号１３１及び読出
しアドレス信号１３２を生成する。

【００２３】上記書込み制御回路１２０は、上記ラッチ
制御信号１２１，１２２によって２個のラッチ回路１１
０，１１１に対しＣＰＵ２０１の命令フェッチサイクル
毎に並列的なラッチ動作を許容する。その後、上記分岐
信号２０５によってプログラムの実行順序が次の命令フ
ェッチサイクルで変化されることを検出したとき当該次
の命令フェッチサイクルの終了まで一方のラッチ回路１
１０のラッチ動作を禁止することにより、２個のラッチ
回路１１０，１１１に夫々前後の命令フェッチのバス情
報をラッチさせ、また、プログラムフェッチ信号２０
６、リード信号２０３、ライト信号２０４によって命令
以外のデータアクセスを検出したときに当該バスサイク
ルにおいて一方のラッチ回路１１０のラッチ動作を禁止
することによって２個のラッチ回路１１０，１１１に当
該データアクセスのバス情報とその直前の命令フェッチ
のバス情報とをラッチさせる。そして、ラッチ制御信号
１２１，１２２による排他的なラッチ動作の完了後、書
込み制御回路１２０はトレースメモリ１００に書込み制
御信号１２３と書込みアドレス信号１２４を与え、ラッ
チ回路１１０，１１１にラッチされた２バスサイクル分
のバス情報を一括的に又は連続的にトレースメモリ１０
０に書込むための制御を実行する。本実施例に従えば、
トレースメモリ１００に対する書込み動作中には双方の
ラッチ回路１１０，１１１のラッチ動作が禁止される。
ラッチ動作の禁止期間は、トレースメモリ１００のメモ
リサイクル以上とされるところのＣＰＵ２０１の複数の
バスサイクル期間とされ、予じめ決定されている。トレ
ースメモリ１００のデータ入力段に別のデータラッチ回
路を設けておけばそのようなラッチ動作の禁止は行われ
なくてもよい。

【００２４】ラッチ制御信号１２１，１２２によるラッ
チタイミングは全てのバス情報がバス２００上で確定さ
れるタイミングとされ、例えば、リードサイクルにおい
てはリード信号２０３のアクティブレベル（例えばロー
レベル）への変化タイミングに同期して所定時間遅延さ
れた後に行われ、ライトサイクルにおいてはライト信号
２０４のアクティブレベル（例えばローレベル）への変
化タイミングに同期して所定時間遅延された後に行われ
る。

【００２５】図２にはトレースメモリ１００に対する書
込み動作の一例タイミングチャートが示される。同図に
示されるバスサイクル１からバスサイクル７はプログラ
ムフェッチ（命令フェッチとも記す）のサイクルとさ
れ、バスサイクル８はデータライトのバスサイクルとさ
れる。命令は単一バスサイクルでフェッチ可能な語長に
限定されず、複数バスサイクルを要するものであっても
よい。この例に従えば、バスサイクル３は分岐命令によ
って分岐された処理ルーチンの先頭命令アドレス（１１
００番地）に対する命令フェッチサイクルとされてい
る。分岐信号２０５は、分岐命令が実行されるときには
アクティブなローレベルにされる。例えば、分岐命令が
複数語から成り、既にフェッチされたその先頭語がデコ
ードされた状態で最終語がフェッチされるとするなら、
当該最終語のフェッチに並行して分岐信号２０５がアク
ティブにされる。また、既にプリフェッチされた分岐命
令がパイプラインステージの命令デコード段で処理され
ているとき、これに並行して別の命令のプリフェッチが
バスサイクル２で起動される場合にはそれに並行して分
岐信号２０５がアクティブにされる。

【００２６】図２には上記ラッチ制御信号１２１，１２
２は示されていない。その代わりにラッチ回路１１０の
取込許可信号１２１Ｐとラッチ回路１１１の取込許可信
号１２２Ｐとが示されている。それら取込許可信号１２
１Ｐ，１２２Ｐは書込み制御回路１２０の内部制御信号
と理解されたい。書込み制御回路１２０は、書込み許可
信号１２１Ｐ，１２２Ｐがアクティブレベル（例えばロ
ーレベル）であるときリード信号２０３やライト信号２
０４に同期して全てのバス情報が確定するタイミング
（リード信号２０３やライト信号２０４のアクティブレ
ベルへの変化から所定時間遅延されたタイミング）に同
期してラッチ制御信号１２１，１２２をクロック的に変
化させる。これによってラッチ回路１１０，１１１はラ
ッチ動作を実行する。

【００２７】図２に従えば、書込み制御回路１２０は分
岐信号２０５がローレベルからハイレベルにされたのを
検出すると（バスサイクル２）、次のバスサイクル３か
らたとえば４サイクル分ラッチ回路１１０の取込許可信
号１２１Ｐをインアクティブなハイレベルに制御してラ
ッチ回路１１１のラッチ動作だけを許可する。その後、
書込み制御回路１２０は取込許可信号１２１Ｐのインア
クティブなレベルへの変化に応答し、ラッチ回路１１１
の取込許可信号１２２Ｐもインアクティブなハイレベル
に制御してラッチ回路１１０と共にラッチ回路１１１も
バスサイクル６までの間ラッチ動作を禁止させる。ま
た、書込み制御回路１２０はプログラムフェッチ信号２
０６がインアクティブなハイレベルにされたのを検出す
ると（バスサイクル８）、上記同様に当該バスサイクル
からたとえば４サイクル分ラッチ回路１１０の取込許可
信号１２１Ｐをインアクティブなハイレベルに制御して
ラッチ回路１１１のラッチ動作だけを許可する。その
後、書込み制御回路１２０はラッチ回路１１１の取込許
可信号１２２Ｐもインアクティブなハイレベルに制御し
てラッチ回路１１０と共にラッチ回路１１１のラッチ動
作を禁止する。

【００２８】このように、バスサイクル２，３とバスサ
イクル７，８では排他的なラッチ動作が行われる。これ
によって、バスサイクル４の開始時点においてラッチ回
路１１０にはバスサイクル２における命令フェッチの全
てのバス情報が保持され、ラッチ回路１１１には分岐先
ルーチンの先頭命令のフェッチに関する全てのバス情報
が保持される。書込み制御回路１２０はラッチ回路１１
１のラッチ動作が禁止されるバスサイクル４からバスサ
イクル６の期間にトレースメモリ１００に書込み制御信
号１２３と更新された書込みアドレス信号１２４を供給
し、ラッチ回路１１０，１１１に保持された全てのバス
情報をその期間に並列的にトレースメモリに書込み制御
する。同様に、バスサイクル８の終了時点において、ラ
ッチ回路１１１にはデータライトに関する全てのバス情
報が保持され、ラッチ回路１１０にはその直前の命令フ
ェッチ即ちバスサイクル７における命令フェッチの全て
のバス情報が保持される。その後、書込み制御回路１２
０はラッチ回路１１０及び１１１の双方のラッチ動作が
禁止される期間にトレースメモリ１００に書込み制御信
号１２３と更新された書込みアドレス信号１２４を供給
し、ラッチ回路１１０，１１１に保持された全てのバス
情報をその期間に並列的にトレースメモリに書込み制御
する。図２の例に従えば、トレースメモリ１００はＣＰ
Ｕ２０１のバスサイクルに対して３倍の書込みサイクル
を持つような低速メモリであっても、連続する２バスサ
イクル分のバス情報をトレースメモリ１００に格納でき
る。

【００２９】図３には書込み制御回路１２０による制御
態様（モード）の全体が分類して示される。図３のｎｏ
の欄に記載された数字は図２に示されるｎｏ．２〜ｎ
ｏ．４、ｎｏ．６、ｎｏ．７に対応される。

【００３０】図３のｎｏ．２に示されるように双方のラ
ッチ回路１１０，１１１のラッチ動作はプログラムフェ
ッチの場合に許可される。

【００３１】図３のｎｏ．３で示されるようにプログラ
ムフェッチではないデータのリード／ライトでは、プロ
グラムフェッチではないため一方のラッチ回路１１０の
ラッチ動作が禁止され、ラッチ回路１１１にバス情報が
ラッチされる。次いで、双方のラッチ回路１１０，１１
１の取込許可信号１２１Ｐ，１２２Ｐがオフ（ｏｆｆ）
状態即ちインアクティブにされ、その期間にラッチ回路
１１０，１１１の保持データがトレースメモリ１００に
書込まれる。書込み後に双方の取込許可信号１２１Ｐ，
１２２Ｐがオン（ｏｎ）状態即ちアクティブに戻され
る。

【００３２】図３のｎｏ．４で示されるように分岐命令
が実行されると共にプログラムフェッチが行われるサイ
クルでは、分岐信号２０５とプログラムフェッチ信号２
０６がアクティブにされ、双方のラッチ回路１１０，１
１１は当該プログラムフェッチのバス情報をラッチし、
その後でラッチ回路１１０の取込許可信号１２１Ｐがイ
ンアクティブなオフ状態にされる。分岐命令が実行され
ると共にプログラムフェッチが行われるサイクルは、例
えば当該バスサイクルでフェッチされた命令それ自体が
分岐命令の最終語であってその先頭語が実行される場合
と、プリフェッチ或はパイプライン的な命令実行によっ
て既にフェッチされている分岐命令が実行される場合と
がある。

【００３３】図３のｎｏ．５には分岐命令が実行される
と共にプログラムフェッチではないデータのリード／ラ
イトが行われるサイクルについて示される。このような
サイクルは既にプリフェッチされた分岐命令が実行され
るときに別のパイプラインステージのデータリード／ラ
イトアクセスが先に行われるような場合である。分岐先
の命令のフェッチサイクルはその後で起動されることに
なる。ｎｏ．５の状態は、ｎｏ．３とｎｏ．４の状態が
競合するような状態であるが、その後の分岐先の命令フ
ェッチサイクルのバス情報を優先的にトレース可能にす
るものである。すなわち、この状態において、分岐信号
２０５はアクティブにされるがプログラムフェッチ信号
２０６がインアクティブにされ、一方のラッチ回路１１
０はラッチ動作が禁止され、ラッチ回路１１１のみラッ
チ動作される。その後、一方のラッチ回路１１０の取込
許可信号１２１Ｐはオフ状態に維持される。すなわち、
それ以前にラッチされた命令フェッチのバス情報をラッ
チ回路１１０に維持させ、分岐先の命令フェッチサイク
ルのバス情報を後からラッチ回路１１１にラッチ可能に
するためである。

【００３４】図３のｎｏ．６はｎｏ．４又はｎｏ．５の
後にプログラムフェッチのバスサイクルが発生したとき
の処理である。この場合には、ラッチ回路１１１に当該
バス情報がラッチされる。次いで、双方のラッチ回路１
１０，１１１の取込許可信号１２１Ｐ，１２２Ｐがオフ
（ｏｆｆ）状態にされ、その期間にラッチ回路１１０，
１１１の保持データがトレースメモリ１００に書込まれ
る。書込み後に双方の取込許可信号１２１Ｐ，１２２Ｐ
がオン状態に戻される。

【００３５】上記以外の態様はトレースメモリ１００へ
の書込み動作中である。書込み動作中に仮にｎｏ．３，
ｎｏ．４、ｎｏ．５の状態が発生した場合にはそれに対
応されるトレース動作は行われないが、そのような状態
が頻繁に連続しない限りプログラムを参照することによ
ってその状態を補間すれば、プログラムの実行軌跡を追
うことに実質的な支障はない。

【００３６】図３に示されるような処理を繰り返し実行
することにより、ＣＰＵ２０１が実行したプログラム動
作のうち、データリード／ライトを行なった直前の命令
フェッチのバス情報とそのデータリード／ライトのバス
情報、そして、プログラムの実行順序が変化した直前の
プログラムフェッチのバス情報とその直後の命令フェッ
チのバス情報が、プログラムの実行順序にしたがってト
レースメモリ１００に蓄積される。なお、データリード
／ライトと分岐が重なった場合は図３のｎｏ．５で示さ
れるように分岐の処理に関するバス情報のトレースが優
先されることになる。尚、図３のｎｏ．１は、ラッチ回
路１１０，１１１の取込許可信号１２１Ｐ，１２２Ｐが
オン状態にされる初期状態を示している。

【００３７】次に、トレースメモリ１００に蓄積したバ
ス情報の読み出し動作と、その情報をデコードしてＣＰ
Ｕ２０１の実行結果として編集し、表示する処理につい
て説明する。

【００３８】上記読出し制御回路１３０は上記バス情報
の読み出し制御信号１３１と読出しアドレス信号１３２
生成し、トレースメモリ１００からバス情報を書込み順
と同一の順序で読出す。読み出されたバス情報はデコー
ド部３に供給される。デコード部３は、その情報がプロ
グラムフェッチに関するバス情報かデータリード／ライ
トのようなバスアクセスに関するバス情報かの判別を行
い、それに従って当該バス情報を編集し、その内容を順
番に表示装置５に表示する。プログラムフェッチについ
ては逆アセンブルして表示するか、別途、コンパイラな
どの言語処理プログラムで出力されたオブジェクトプロ
グラムを補助記憶装置４から取り込み、オブジェクトプ
ログラムに含まれるソースプログラムのファイル名情報
及びソース行毎のアドレス情報から、プログラムフェッ
チアドレスに対応するソースプログラムファイル内のソ
ース行を取り出し、編集をして表示する。トレース情報
には分岐直前の命令フェッチアドレスと分岐直後の命令
フェッチアドレスが取得できているため、分岐直後から
分岐直前までの範囲のソース行を表示することによりト
レースメモリに取得できていない部分のソースプログラ
ム行を表示できる。データリード／ライトについては有
効な制御信号を編集して表示する。図１の表示装置５に
おける表示例において、記号＊の付された行はソースコ
ードの記述行であり、その下には命令アドレスとオブジ
ェクトコードが表示されている。

【００３９】図４には上記トレース装置１を適用したエ
ミュレータが示される。同図に示されるエミュレータ６
は、親計算機のようなホストシステム７と、デバッグ対
象とされる組込み機器としてのマイクロコンピュータシ
ステム（ターゲットシステムとも記す）８との間に接続
され、そのターゲットシステム８を本来制御すべきター
ゲットマイクロコンピュータの機能を代行する一方でデ
バッガとしての機能を持ち、詳細なシステム評価やプロ
グラムデバッグを支援する。ホストシステム７とエミュ
レータ６とは例えばシリアル回線７１などによって結合
される。ターゲットシステム８とエミュレータ６はイン
タフェースケーブル８１によって接続される。すなわ
ち、インタフェースケーブル８１の先端が、ターゲット
システム８のターゲットマイクロコンピュータ用ソケッ
ト８０に結合されることにより、エミュレータ６がター
ゲットシステム８を代行制御する。上記エミュレータ６
及びホストシステム７がデバッグツールを構成する。

【００４０】上記エミュレータ６は、特に制限されない
が、ターゲットシステム８を本来制御すべきターゲット
マイクロコンピュータの機能を代行するためのエミュレ
ーション用データプロセッサ６０と、エミュレーション
のための条件設定などエミュレータ全体の制御を司るた
めのコントロール用データプロセッサ６１を備える。エ
ミュレーション用データプロセッサ６０は、エミュレー
ションバス６２に結合され、コントロール用データプロ
セッサ６１はコントロールバス６３に結合され、双方の
バス６２，６３には、エミュレーション制御回路６４、
ブレーク制御回路６５、トレース装置１、代行メモリ回
路６７が夫々接続される。エミュレーション用データプ
ロセッサ６０は、ターゲットシステム８のために開発さ
れ若しくは開発途上のターゲットプログラムを実行して
ターゲットシステム８を代行制御する途上において、タ
ーゲットシステム８との間でやりとりされるアドレス並
びにデータなどの各種バス情報や制御信号などはエミュ
レーションバス６２にも与えられる。このようにして与
えられた情報は、上述のようにしてエミュレーション用
データプロセッサ６０のバスサイクルに従って、本発明
に従うトレース装置１にトレースされる。また、ブレ−
ク制御回路６５は、たとえばエミュレーション用データ
プロセッサによるターゲットプログラムの実行を所望の
命令アドレスで中断させるため、上記所望の命令アドレ
スをブレークアドレス情報（ブレーク条件）として格納
している。エミュレーションバス６２の状態をブレーク
制御回路６５が監視して、ターゲットプログラムの実行
が予め設定されているブレークアドレス（ブレーク条
件）に到達したときにエミュレーション動作を停止させ
るための制御を実行する。上記代行メモリ回路６７は、
ターゲットシステム８に未だ用意されていないメモリを
補うための記憶領域や、ターゲットプログラムの格納領
域として利用される。ブレーク制御回路６５に対するブ
レーク条件の設定や、トレース装置１に対するトレース
開始アドレスの設定などの各種条件設定や初期設定はコ
ントロールバス６３を介してコントロール用データプロ
セッサ６１が行う。上記ブレーク制御回路６５によって
エミュレーション動作が停止されている状態において、
トレース装置１が保有するトレース情報はコントロール
バス６３に読出され、読出された情報はコントロール用
プロセッサ６１がホストインタフェース６８を通じホス
トシステム７に転送する。ホストシステム７は転送され
たトレース情報を表示したりその解析を行ったりしてデ
バッグを支援する。この実施例において、図１に示され
るデコード部３、補助記憶装置４、及び表示装置５はホ
ストシステム７に設けられている。また、読出し制御回
路１３０はコントロールデータプロセッサ６１によって
実現してもよい。

【００４１】上記実施例によれば以下の作用効果があ
る。（１）複数バスサイクル分のバス情報を一時的に蓄積可
能な一対のラッチ回路１１０，１１１を備えるから、書
込み制御回路１２０は、分岐信号２０５に基づいて分岐
命令や割込み受け付けといった命令実行の流れが変化さ
れる直前／直後の命令フェッチのバス情報を一対のラッ
チ回路１１０，１１１に取込んで並列的にトレースメモ
リ１００への書込みを実現し、命令実行の流れが変化さ
れた場合にもプログラムの流れを追えるようにすること
ができる。同様に書込み制御回路１２０は、プログラム
フェッチ信号２０６などに基づいて、データアクセス時
のバス情報とその直前の命令フェッチのバス情報を一対
のラッチ回路１１０，１１１に取込んでトレースメモリ
１００への書込みを実現し、プログラムの実行軌跡の解
析に当たり、命令実行に伴うオペランド取得など実際の
データアクセスの状況を把握できるようにする。これら
によって、ソフトウェアデバッグ若しくはシステムデバ
ッグに必要な情報を少ないメモリ容量で能率的に取得す
ることを達成する。分岐命令や割込み受け付けといった
命令実行の流れが変化される直前／直後の命令フェッチ
のバス情報を一対のラッチ回路１１０，１１１に取込ん
だとき、分岐先に先頭の命令フェッチに関するバス情報
は確実に取得されるので、その直前の命令フェッチに関
するバス情報が分岐命令でなくても、ソースプログラム
若しくはオブジェクトプログラムの記述と共にパイプラ
イン段数やプリフェッチ段数などを参照することによっ
て該当する分岐命令を追うことができる。同様にデータ
アクセス時のバス情報とその直前の命令フェッチのバス
情報を一対のラッチ回路１１０，１１１に取込んだと
き、当該データアクセスを実行させた命令がその直前の
命令フェッチサイクルでフェッチされていなくても、ソ
ースプログラム若しくはオブジェクトプログラムの記述
と共にパイプライン段数やプリフェッチ段数などを参照
することによって当該直前の命令フェッチのバス情報か
ら該当するデータアクセスを起動した命令を特定でき
る。

【００４２】（２）上記ラッチ回路１１０，１１１の夫
々は命令フェッチサイクル毎にバス情報をラッチし、そ
のラッチ動作が排他的に制御されることにより全体とし
て２バスサイクル数のバス情報を保持する。排他的なラ
ッチ動作のきっかけは分岐命令の実行や割込み受け付け
といった命令実行の流れが変化される第１の状態と命令
フェッチ以外のデータアクセスが行われる第２の状態の
夫々に呼応され、排他的ラッチ動作の完了後に当該ラッ
チされたバス情報は全て並列的にトレースメモリ１００
に書込まれる。したがって、トレースメモリ１００のア
クセス速度がバスサイクルよりも低速であっても複数の
バス情報を書込みすることができる。

【００４３】（３）２個のラッチ回路１１０，１１１に
対する排他的なラッチ動作のきっかとして利用される情
報、即ち、分岐命令の実行や割込み受け付け処理の実行
に同期してアクティブレベルにされる分岐信号２０５の
ような第１の情報、そしてプログラムフェッチ信号２０
６、リード信号２０３及びライト信号２０４のような第
２の情報は、ＣＰＵ２０１が出力するバス情報に含まれ
る情報であるから、これを直接利用して２個のラッチ回
路１１０，１１１の排他的ラッチ動作制御を行う書込み
制御回路１２０の論理構成を著しく簡素化できる。すな
わち、双方のラッチ回路１１０，１１１のラッチ動作が
命令フェッチサイクルで許容された後、分岐信号２０５
によって示される第１の状態が検出された後のバスサイ
クルではその直後の命令フェッチサイクルが終了される
までラッチ回路１１０のラッチ動作を禁止し、また、プ
ログラムフェッチ信号２０６などによって示されるデー
タアクセスサイクルではラッチ回路１１０のラッチ動作
を禁止して、夫々のラッチ回路にプログラムのデバッグ
に重要な情報であるデータリード／ライト時のバス情報
とその直前のプログラムフェッチのバス情報、及びプロ
グラムの実行順序が変化する直前／直後のプログラムフ
ェッチのバス情報をラッチできる。

【００４４】（４）トレースメモリ１００への書込み動
作中において、書込み制御回路１２０はその期間中ラッ
チ回路のラッチ動作を禁止して上記バス情報が書換えら
れるのを阻止するから、トレースメモリには書込みデー
タの入力ラッチ回路などを特別に設けなくてもよい。

【００４５】（５）上記により、プログラムのデバッグ
に重要な情報であるデータリード／ライト時のバス情報
とその直前のプログラムフェッチのバス情報及びプログ
ラムの実行順序が変化する直前／直後のプログラムフェ
ッチのバス情報のみをバス情報が変化する速度以下の書
き込み速度でトレースメモリ１００に格納していくこと
ができるので、ＣＰＵ２０１の動作速度が高速であって
も非常に高速／高価なトレースメモリに代えて低速／廉
価なトレースメモリを利用できる。

【００４６】（６）トレース装置１を適用したエミュレ
ータ６は高速なデータプロセッサを応用したターゲット
システムのデバッグを可能にできる。また、そのような
エミュレータのコストを低減することができる。

【００４７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
第１の状態の検出はＣＰＵが出力する分岐信号を利用す
る場合に限定されず、命令フェッチアドレスの不連続状
態によって検出してもよい。また、第２の状態はＣＰＵ
が出力するプログラムフェッチ信号によって行う場合に
限定されず、アドレスバス上のアドレスを命令メモリに
割当てられたアドレスと比較して検出するようにしても
よい。また、ラッチ回路は２段に限定される３段以上で
あってもよいが、その分制御は複雑になる。また、ラッ
チ回路のようなバッファ手段はフリップフロップのよう
なスタティックなラッチ回路で構成する場合に限定され
ない。

【００４８】本発明はバスのトレース装置、エミュレー
タ、そしてバスアナライザなどにも適用することができ
る。

【００４９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５０】すなわち、データアクセス時のバス情報と
その直前のプログラムフェッチのバス情報、そして分岐
命令や割込み受け付けといった命令実行の流れが変化さ
れる直前／直後のプログラムフェッチのバス情報を取得
できる。上記バス情報をその変化速度よりも低速のトレ
ースメモリを使って取得でき、トレース装置のコストを
低減できる。２個のラッチ回路に対する排他的なラッチ
動作のきっかとして利用する情報、即ち、分岐命令の実
行や割込み受け付け処理の実行に同期してアクティブレ
ベルにされる分岐信号のような第１の情報、そしてプロ
グラムフェッチ信号のような第２の情報は、データプロ
セッサが出力するバス情報に含まれる情報であるから、
これを直接利用して２個のラッチ回路の排他的ラッチ動
作制御を行う書込み制御手段の論理構成を著しく簡素化
できる。トレースメモリへの書込み動作中において、書
込み制御手段はその期間中ラッチ回路のラッチ動作を禁
止して上記バス情報が書換えられるのを阻止するから、
トレースメモリには書込みデータの入力ラッチ回路など
を特別に設けなくてもよい。トレース装置を適用したエ
ミュレータは高速なデータプロセッサを応用したターゲ
ットシステムのデバッグを可能にできる。また、そのよ
うなエミュレータのコストを低減することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るトレース装置のブロッ
ク図である。

【図２】トレースメモリに対する書込み動作の一例タイ
ミングチャートである。

【図３】書込み制御回路による制御態様の全体を分類し
て示す説明図である。

【図４】図１のトレース装置を適用したエミュレータの
一実施例ブロック図である。

【符号の説明】

１トレース装置１００トレースメモリ１１０，１１１ラッチ回路１２０書込み制御回路１２１，１２２ラッチ制御信号１２１Ｐ，１２２Ｐ取込許可信号１２３書込み制御信号１２４書込みアドレス信号１３０読出し制御回路１３１読出し制御信号１３２読出しアドレス信号２コンピュータシステム２００バス２０１ＣＰＵ２０２記憶装置２０３リード信号２０４ライト信号２０５分岐信号２０６プログラムフェッチ信号３デコード部６エミュレータ６０エミュレーション用データプロセッサ６２エミュレーションバス

Claims

【特許請求の範囲】

【請求項１】データプロセッサのバス情報を複数バス
サイクル分一時的に蓄積可能なバッファ手段と、該バッ
ファ手段に入力が接続されたトレースメモリと、上記バ
ス情報を参照しながらトレースメモリに格納すべきバス
情報を選択制御する書込み制御手段とを備え、上記書込み制御手段は、命令実行の流れを変化させる処
理をデータプロセッサが実行する第１の状態と、命令フ
ェッチ以外のデータアクセスが行われる第２の状態とを
検出し、上記第１の状態の後に実行順序が変化された最
初の命令フェッチのバス情報とその直前の命令フェッチ
のバス情報とを含むバス情報に対してバッファ手段から
トレースメモリへの並列的な書込みを許容し、上記第２
の状態に呼応して当該データアクセスのバスサイクルと
その直前の命令フェッチサイクルとを含むバスサイクル
のバス情報に対してバッファ手段からトレースメモリへ
の並列的な書込みを許容する書込み制御信号を生成する
ものであることを特徴とするトレース装置。
【請求項２】上記バッファ手段は、データプロセッサ
のバス情報を夫々が並列的に受け、夫々の出力が上記ト
レースメモリのデータ入力端子に接続される複数個のラ
ッチ回路から成り、上記書込み制御手段は、上記複数個のラッチ回路に対し
て命令フェッチのバスサイクル毎に並列的なラッチ動作
を許容した後上記第１の状態と第２の状態の夫々に呼応
して複数個のラッチ回路を排他的にラッチ動作させて上
記バス情報をラッチさせるラッチ制御信号を生成し、ラ
ッチ制御信号による排他的なラッチ動作の完了後に当該
ラッチされたバス情報を上記書込み制御信号にてトレー
スメモリに書込み許容するものであることを特徴とする
請求項１記載のトレース装置。
【請求項３】データプロセッサのバス情報を格納する
ためのトレースメモリと、上記データプロセッサのバス情報を夫々が並列的に受け
ると共に夫々の出力が上記トレースメモリのデータ入力
端子に接続される２個のラッチ回路と、命令実行の流れを変化させる処理をデータプロセッサが
実行する状態を示す第１の情報と、現在のバスサイクル
が命令フェッチであるかその他のデータアクセスである
かを識別可能とする第２の情報とを参照しながらラッチ
回路のラッチ制御信号とトレースメモリに対する書込み
制御信号とを生成してトレースメモリに格納すべきバス
情報を選択制御する書込み制御手段とを備え、上記書込み制御手段は、上記２個のラッチ回路に対して
命令フェッチサイクル毎に並列的にラッチ動作を許容し
た後上記第１の情報によって命令実行の流れを変化させ
る命令の実行を検出したときに次の命令フェッチサイク
ルの終了まで一方のラッチ回路のラッチ動作を禁止する
ことによって２個のラッチ回路に夫々前後の命令フェッ
チのバス情報をラッチさせ、また、第２の情報によって
データアクセスを検出したときに当該データアクセスサ
イクルにおいて一方のラッチ回路のラッチ動作を禁止す
ることによって２個のラッチ回路に当該データアクセス
のバス情報とその直前の命令フェッチのバス情報とをラ
ッチさせるラッチ制御信号を生成し、ラッチ制御信号に
よる排他的なラッチ動作の完了後に当該ラッチされたバ
ス情報を上記書込み制御信号にてトレースメモリに書込
み許容するものであることを特徴とするトレース装置。
【請求項４】上記書込み制御手段は、書込み制御信号
によるトレースメモリへのバス情報の書込み許容から完
了までの複数バスサイクルに亘って全てのラッチ回路の
ラッチ動作を禁止した後に並列的なラッチ動作を再開さ
せるものであることを特徴とする請求項２又は３記載の
トレース装置。
【請求項５】上記書込み制御手段は、書込み制御信号
が書込みを許容するとき順次更新された書込みアドレス
信号を生成するものであることを特徴とする請求項１乃
至４の何れか１項記載のトレース装置。
【請求項６】ターゲットシステムを代行制御するため
のエミュレーション用データプロセッサのバス情報が供
給されるエミュレーションバスと、エミュレーションバ
スに接続された請求項１乃至５の何れか１項記載のトレ
ース装置と、を備えて成るものであることを特徴とする
エミュレータ。