JPS60105048A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
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- JPS60105048A JPS60105048A JP21202083A JP21202083A JPS60105048A JP S60105048 A JPS60105048 A JP S60105048A JP 21202083 A JP21202083 A JP 21202083A JP 21202083 A JP21202083 A JP 21202083A JP S60105048 A JPS60105048 A JP S60105048A
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- Japan
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- control memory
- microinstruction
- read
- control
- microprogram
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は、マイクロプログラム制御方式に係り、特に無
操作マイクロ命令をハードウェアで生成して制御メモリ
のデータレジスタにセントして実行させる方式に関する
。
操作マイクロ命令をハードウェアで生成して制御メモリ
のデータレジスタにセントして実行させる方式に関する
。
山） 技術の背景
近年、論理回路用の素子速度は、著しく向上してきてい
る。この為、マイクロプログラムにより論理回路を制御
する方式のデータ処理装置においては、マイクロ命令を
貯蔵する制御メモリ （以下ＣＳという）に使用するメ
モリ素子も、速度の早いものが要求される。
る。この為、マイクロプログラムにより論理回路を制御
する方式のデータ処理装置においては、マイクロ命令を
貯蔵する制御メモリ （以下ＣＳという）に使用するメ
モリ素子も、速度の早いものが要求される。
これは、１マシンサイクルの実行が可能なように、１マ
シンサイクル毎に該Ｃ３より、マイクロ命令を読み出す
必要がある為である。
シンサイクル毎に該Ｃ３より、マイクロ命令を読み出す
必要がある為である。
又、大部分の制御をマイクロ命令により実行する為、該
ＣＳの容量も大きなものが必要となってくる。
ＣＳの容量も大きなものが必要となってくる。
然しなから、速度の早いメモリ素子は、コストが高く、
集積度も余り高くない為、大容量のＣＳを、速度の早い
メモリ素子で構成することば、コスト上、又は物理的ス
ペース上好ましくない。
集積度も余り高くない為、大容量のＣＳを、速度の早い
メモリ素子で構成することば、コスト上、又は物理的ス
ペース上好ましくない。
この為、速度が第１に要求されるマイクロ命令と、頻繁
に使用されるマイクロ命令は、高速度の制御メモリ （
以下）ＩＣ５という）に貯蔵し、例外処理、エラー処理
、初期プログラムローディング（ｒＰＬ ）時にしか使
用されない処理、及び診断処理等、使用頻度が低く、速
度がそれほど要求されないマイクロ命令部分は低速の制
御メモリ（以下ＬＣ３という）に貯蔵する方法が知られ
ている。
に使用されるマイクロ命令は、高速度の制御メモリ （
以下）ＩＣ５という）に貯蔵し、例外処理、エラー処理
、初期プログラムローディング（ｒＰＬ ）時にしか使
用されない処理、及び診断処理等、使用頻度が低く、速
度がそれほど要求されないマイクロ命令部分は低速の制
御メモリ（以下ＬＣ３という）に貯蔵する方法が知られ
ている。
本発明は、上記１１ｃｓとＬＣ３とで構成された制御メ
モリを有するマイクロプログラム制御のデータ処理装置
において、演算回路は１マシンサイクルで実行でき、且
つ）ＩＣ３は１マシンサイクル毎に読み出し可能であり
、ＬＣ３はｎマシンサイクルでしか読み出すことができ
ないように構成されている場合に、ｌＩＣ５からＬＣ５
に切り替える時、及びＬＣ３を使用して動作する時の制
御方式に関係している。
モリを有するマイクロプログラム制御のデータ処理装置
において、演算回路は１マシンサイクルで実行でき、且
つ）ＩＣ３は１マシンサイクル毎に読み出し可能であり
、ＬＣ３はｎマシンサイクルでしか読み出すことができ
ないように構成されている場合に、ｌＩＣ５からＬＣ５
に切り替える時、及びＬＣ３を使用して動作する時の制
御方式に関係している。
（Ｃ） 従来技術と問題点
１１ｃｓとＬＣ５とで構成された制御メモリを有するマ
イクロプログラム制御のデータ処理装置において、ｌＩ
Ｃ５からＬＣ３に切り替える時、＋１（：Ｓから読み出
した現マイクロ命令を実行した後、ＬＣ５がら次のマイ
クロ命令が読み自失れる迄の間は、演算回路のクロック
を停止させるが、或いは制御メモリ部より、演算回路内
の各制御ポイントに対して、上記マイクロ命令の制御線
の他に、実行を停止するた為の特別な信号を送って、上
記現マイクロ命令による実行結果が変化しないようにし
ていた。
イクロプログラム制御のデータ処理装置において、ｌＩ
Ｃ５からＬＣ３に切り替える時、＋１（：Ｓから読み出
した現マイクロ命令を実行した後、ＬＣ５がら次のマイ
クロ命令が読み自失れる迄の間は、演算回路のクロック
を停止させるが、或いは制御メモリ部より、演算回路内
の各制御ポイントに対して、上記マイクロ命令の制御線
の他に、実行を停止するた為の特別な信号を送って、上
記現マイクロ命令による実行結果が変化しないようにし
ていた。
又、ＬＣＳ動作時には、１マシンサイクルで該マイクロ
命令の実行を終了させた後、次のマイクロ命令が読み出
される迄、前記ＨＣＳがらＬＣ３に切り替える時と同様
な制御とするか、或いはＬＣ５の動作に合わせてクロッ
クをｎ倍のものに切り替える方法をとっていた。
命令の実行を終了させた後、次のマイクロ命令が読み出
される迄、前記ＨＣＳがらＬＣ３に切り替える時と同様
な制御とするか、或いはＬＣ５の動作に合わせてクロッ
クをｎ倍のものに切り替える方法をとっていた。
従って、従来方式においては、上記のようにクロックを
停止させたり、特別な実行停止信号を送出したり、或い
はクロックを周期の遅いクロックに切り替える等、制御
が非常に複雑になるという欠点があった。
停止させたり、特別な実行停止信号を送出したり、或い
はクロックを周期の遅いクロックに切り替える等、制御
が非常に複雑になるという欠点があった。
（ｄ） 発明の目的
本発明は上記従来の欠点に鑑み、ｌＩｃ５とＬＣ３とを
有し、ＩＣ５は１マシンサイクルで読み出し、ＬＣ３は
ｎマシンサイクルで読み出し、演算回路は１マシンサイ
クルで実行できるように構成されているマイクロプログ
ラム制御のデータ処理装置において、複雑な制御手段を
用いないで、上記１１ｃｓとＬＣ５とを切り替えて、効
率の良いマイクロプログラム制御を実現する方法を提供
することを目的とするものである。
有し、ＩＣ５は１マシンサイクルで読み出し、ＬＣ３は
ｎマシンサイクルで読み出し、演算回路は１マシンサイ
クルで実行できるように構成されているマイクロプログ
ラム制御のデータ処理装置において、複雑な制御手段を
用いないで、上記１１ｃｓとＬＣ５とを切り替えて、効
率の良いマイクロプログラム制御を実現する方法を提供
することを目的とするものである。
（ｅ） 発明の構成
そしてこの目的は、本発明によれば、ＩＣ５とＬＣ３と
を有し、ｌＩｃ５は１マシンサイクルで読み出し、ＬＣ
Ｓはｎマシンサイクルで読み出し、演算回路は１マシン
サイクルで実行できるように構成されているマイクロプ
ログラム制御のデータ処理装置において、ＨＣＳとＬＣ
Ｓのどちらをアクセスするかは、従来から知られている
ようにＣＳアドレス。
を有し、ｌＩｃ５は１マシンサイクルで読み出し、ＬＣ
Ｓはｎマシンサイクルで読み出し、演算回路は１マシン
サイクルで実行できるように構成されているマイクロプ
ログラム制御のデータ処理装置において、ＨＣＳとＬＣ
Ｓのどちらをアクセスするかは、従来から知られている
ようにＣＳアドレス。
或いはマイクロ命令の特定のフィールド値により、区別
可能なように構成し、ｌＩｃ５から読み出された現マイ
クロ命令を実行後、ＬＣＳから次のマイクロ命令が読み
出される迄、或いはＬＣＳから読み出された現マイクロ
命令を実行後、同じＬＣＳから次のマイクロ命令が読み
出される迄は、各マシンサイクルでの実行の禁止を指示
する無操作マイクロ命令をハードウェアにより、１マシ
ンサイクル毎に生成する回路を設け、該回路からの出力
データを制御メモリのデータレジスタにセントし、該無
操作マイクロ命令を実行させる方法を提供するεとによ
って達成され、従来のような複雑なりロック制御、及び
実行停止を指示する特別な信号を演算回路に送信する必
要がなく、上記無操作マイクロ命令を、恰もＣＳより読
み出した時と同様に制御できる他、同一マイクロ命令が
、ｌＩｃ５ 、 ＬＣＳのいずれに存在していても制御
をかえる必要がないという利点がある。
可能なように構成し、ｌＩｃ５から読み出された現マイ
クロ命令を実行後、ＬＣＳから次のマイクロ命令が読み
出される迄、或いはＬＣＳから読み出された現マイクロ
命令を実行後、同じＬＣＳから次のマイクロ命令が読み
出される迄は、各マシンサイクルでの実行の禁止を指示
する無操作マイクロ命令をハードウェアにより、１マシ
ンサイクル毎に生成する回路を設け、該回路からの出力
データを制御メモリのデータレジスタにセントし、該無
操作マイクロ命令を実行させる方法を提供するεとによ
って達成され、従来のような複雑なりロック制御、及び
実行停止を指示する特別な信号を演算回路に送信する必
要がなく、上記無操作マイクロ命令を、恰もＣＳより読
み出した時と同様に制御できる他、同一マイクロ命令が
、ｌＩｃ５ 、 ＬＣＳのいずれに存在していても制御
をかえる必要がないという利点がある。
（ｆｌ 発明の実施例
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例をブロック図で示した図であ
り、第２図ば２マシンサイクルの低速の制御メモリを使
用した場合の動作をタイムチャートで示した図である。
り、第２図ば２マシンサイクルの低速の制御メモリを使
用した場合の動作をタイムチャートで示した図である。
第１図において、■は１マシンサイクル毎にマイクロ命
令を読み出すことが可能な高速の制御メモリ（＋１１１
；Ｓ ） 、 ２はｎ（＞１）マシンサイクルでしかマ
イクロ命令を読み出すことができない低速の制御メモリ
（ＬＣＳ ）、 ３は制御メモリアドレスレジスフ（
以下Ｃ３ＡＲという）、４は制御メモリデータレジスタ
（以下Ｃ３ＤＲという）、４１はＣ３ＤＲ４にセントさ
れたマイクロ命令の次アドレス指定部。
令を読み出すことが可能な高速の制御メモリ（＋１１１
；Ｓ ） 、 ２はｎ（＞１）マシンサイクルでしかマ
イクロ命令を読み出すことができない低速の制御メモリ
（ＬＣＳ ）、 ３は制御メモリアドレスレジスフ（
以下Ｃ３ＡＲという）、４は制御メモリデータレジスタ
（以下Ｃ３ＤＲという）、４１はＣ３ＤＲ４にセントさ
れたマイクロ命令の次アドレス指定部。
５は次アドレス制御部（ＮＡＣ）で、本実施例において
はＣ３ＤＲ４にセントされたマイクロ命令の次アドレス
指定部４１の内容を、Ｃ５ＡＲ３にセントするように制
御される。６ばデコーダ、７は無操作マイクロ命令（以
下ＮＯＰ命令という）発生回路（以下Ｎ０ＰＧという）
、８はＣ３ＤＲセント制御部（ＣＳＤＲＳＣ）で、Ｃ３
ＤＲ４の入力ゲートＧを制御して、 Ｃ３ＤＲ４にセッ
トされるデータの選択制御を行う。９はＮＯＰサイクル
指定部で、サービスプロセツサー（ＳＶＰ 。
はＣ３ＤＲ４にセントされたマイクロ命令の次アドレス
指定部４１の内容を、Ｃ５ＡＲ３にセントするように制
御される。６ばデコーダ、７は無操作マイクロ命令（以
下ＮＯＰ命令という）発生回路（以下Ｎ０ＰＧという）
、８はＣ３ＤＲセント制御部（ＣＳＤＲＳＣ）で、Ｃ３
ＤＲ４の入力ゲートＧを制御して、 Ｃ３ＤＲ４にセッ
トされるデータの選択制御を行う。９はＮＯＰサイクル
指定部で、サービスプロセツサー（ＳＶＰ 。
図示せず）から、ＬＣＳ ２の速度に合わせて、ＮＯＰ
命令を挿入するＮＯＰサイクルの回数を指定する。
命令を挿入するＮＯＰサイクルの回数を指定する。
１０はセレクト回路である。
以下、第２図を参照しながら第１図によって、本発明を
実施した場合の動作を説明する。
実施した場合の動作を説明する。
今、命令レジスタ（図示せず）の操作部をデコードして
得られた、該命令を実行するマイクロプログラムの先頭
アドレスが、セレクト回路】０を通して次アドレス制御
部（ＮＡＣ）５に入力され、Ｃ３ＡＲ３にセットされる
と、その内容によって、例えばｔｉｃｓ １がアクセス
されると共に、Ｎ０ＰＧ ７を通してＣ３ＤＲセント制
御部（Ｃ３ＤＩＩＳＣ） ８が起動され、ゲート回路Ｇ
を制御してｌＩＣ３１の出力データ■を選択し、Ｃ３Ｄ
Ｒ４にセントするように制御される。
得られた、該命令を実行するマイクロプログラムの先頭
アドレスが、セレクト回路】０を通して次アドレス制御
部（ＮＡＣ）５に入力され、Ｃ３ＡＲ３にセットされる
と、その内容によって、例えばｔｉｃｓ １がアクセス
されると共に、Ｎ０ＰＧ ７を通してＣ３ＤＲセント制
御部（Ｃ３ＤＩＩＳＣ） ８が起動され、ゲート回路Ｇ
を制御してｌＩＣ３１の出力データ■を選択し、Ｃ３Ｄ
Ｒ４にセントするように制御される。
Ｃ３ＤＩ７４にセントされたマイクロ命令はデコーダ６
でデコードされて、当該制御信号が演算回路（図示セず
）に送出されて、該マイクロ命令の制御が行われる。
でデコードされて、当該制御信号が演算回路（図示セず
）に送出されて、該マイクロ命令の制御が行われる。
同じようにして、次のマイクロ命令■がＩＣ５１から読
み出され、Ｃ３ＤＲ４にセットされて、デコーダ６でデ
コードされ、その出力信号によって１マシンサイクルの
間当該演算が実行諮れる。この時、該マイクロ命令の次
アドレス指定部４１の内容がＬＣＳ２を示していると、
該アドレスが次アドレス制御部（ＮＡＣ） ５によって
、Ｃ３ＡＲ３にセットされ、ＬＣＳ ２がアクセスされ
ると共に、Ｎ０ＰＧ ７に送出される。
み出され、Ｃ３ＤＲ４にセットされて、デコーダ６でデ
コードされ、その出力信号によって１マシンサイクルの
間当該演算が実行諮れる。この時、該マイクロ命令の次
アドレス指定部４１の内容がＬＣＳ２を示していると、
該アドレスが次アドレス制御部（ＮＡＣ） ５によって
、Ｃ３ＡＲ３にセットされ、ＬＣＳ ２がアクセスされ
ると共に、Ｎ０ＰＧ ７に送出される。
ＬＣＳ ２の内容（即ち、■で示したマイクロ命令）ば
２マシンサイクル後でないと読み出されないので、第２
図から明らかな如＜ 、Ｃ３ＤＲ４においてば、ｌＩＣ
５１の■のマイクロ命令と次のＬＣＳ ２の■のマイク
ロ命令との間に１マシンサイクルの空きが発生ずる。
２マシンサイクル後でないと読み出されないので、第２
図から明らかな如＜ 、Ｃ３ＤＲ４においてば、ｌＩＣ
５１の■のマイクロ命令と次のＬＣＳ ２の■のマイク
ロ命令との間に１マシンサイクルの空きが発生ずる。
マシンクロックは常時演算回路（図示せず）に供給され
ているので、この侭では、該■のマイクロ命令が再度実
行され、前に実行された■のマイクロ命令の実行結果が
保持されなくなる。
ているので、この侭では、該■のマイクロ命令が再度実
行され、前に実行された■のマイクロ命令の実行結果が
保持されなくなる。
そこで、Ｎ０ＰＧ ７において、ＮＯＰ命令を生成し、
Ｃ３ｌ）Ｒセン１−制御部（Ｃ３Ｉ）ＩＩｓｃ） ８に
よってゲート回路Ｇを制御し、該ＮＯＰ命令を選択して
、Ｃ３ＤＲ４にセットし、上記空きサイクルでＮＯＰ命
令を実行するように制御される。
Ｃ３ｌ）Ｒセン１−制御部（Ｃ３Ｉ）ＩＩｓｃ） ８に
よってゲート回路Ｇを制御し、該ＮＯＰ命令を選択して
、Ｃ３ＤＲ４にセットし、上記空きサイクルでＮＯＰ命
令を実行するように制御される。
こうすると、該１４０Ｐ命令をデコーダ６でデコードし
ても、演算回路（図示せず）に指示を与える制御線は付
勢されず、前に実行したマイクロ命令■の結果が演算回
路内に保持された侭となる。
ても、演算回路（図示せず）に指示を与える制御線は付
勢されず、前に実行したマイクロ命令■の結果が演算回
路内に保持された侭となる。
この時点において、Ｎ０ＰＧ １よりＣ３ＤＲセット制
御部（Ｃ５ＤＲＳＣ） ８が起動され、ゲート回路Ｇを
制御して、ＬＣ３２から読み出されたマイクロ命令■を
Ｃ５ＤＲ４にセットするように制御される。
御部（Ｃ５ＤＲＳＣ） ８が起動され、ゲート回路Ｇを
制御して、ＬＣ３２から読み出されたマイクロ命令■を
Ｃ５ＤＲ４にセットするように制御される。
同じようにして、■、■のマイクロ命令がしＣ８２から
読み出−され、Ｃ３ＤＲ４にセントされて、当該マイク
ロ命令の制御信号がデコーダ６によって付勢され、演算
回路に送出されると共に、それぞれの空きサイクルには
、ＮＯＰ命令がＮ０ＰＧ ７で生成されてデコーダ６に
送出され、本発明の制御が実行される。
読み出−され、Ｃ３ＤＲ４にセントされて、当該マイク
ロ命令の制御信号がデコーダ６によって付勢され、演算
回路に送出されると共に、それぞれの空きサイクルには
、ＮＯＰ命令がＮ０ＰＧ ７で生成されてデコーダ６に
送出され、本発明の制御が実行される。
■のマイクロ命令がＣ３ＤＲ４にセントされた時点にお
いて、次アドレス指定部４１の示すアドレス■がｌＩＣ
５１を指定していると、該アドレスが次アドレス制ｉ１
１部（ＮＡＣ） ５によって、Ｃ３ＡＲ３にセットされ
ＩＣ５１がアクセスされると同時に、該アドレスがＮ０
ＰＧ ７に送られ、Ｃ３ＤＲセント制御部（Ｃ３ＤＲ３
Ｃ）８を起動して、ゲート回路ＧにおいてＩＣ３１を選
択するように制御される。
いて、次アドレス指定部４１の示すアドレス■がｌＩＣ
５１を指定していると、該アドレスが次アドレス制ｉ１
１部（ＮＡＣ） ５によって、Ｃ３ＡＲ３にセットされ
ＩＣ５１がアクセスされると同時に、該アドレスがＮ０
ＰＧ ７に送られ、Ｃ３ＤＲセント制御部（Ｃ３ＤＲ３
Ｃ）８を起動して、ゲート回路ＧにおいてＩＣ３１を選
択するように制御される。
同じようにして、マイクロ命令■がＩＣ５１より読み出
されて、Ｃ３ＤＲ４にセントされる。
されて、Ｃ３ＤＲ４にセントされる。
以上、詳細に説明した実施例においては、ＩＣ３１から
ＬＣ３２に切り替わる時、及びＬＣ３２が連続して使用
される時に発生ずる演算回路における空きサイクルを１
マシンサイクルとして、１つのＮＯＰ命令を実行する例
で説明したが、該ＮＯＰ命令を何マシンサイクル実行し
なければならないかは、ＬＣ３２の速度と、データ処理
システムのマシンサイクルによって規定可能である為、
例え番ヨシヨード回路のような設定回路で指定しても良
もへし、ＮＯＰザイクル指定レジスタを具備したＮＯＰ
サイクル指定部９に、サービスプロセツサー（ＳＶＰ
）より設定値を投入することにより指示しても良し）。
ＬＣ３２に切り替わる時、及びＬＣ３２が連続して使用
される時に発生ずる演算回路における空きサイクルを１
マシンサイクルとして、１つのＮＯＰ命令を実行する例
で説明したが、該ＮＯＰ命令を何マシンサイクル実行し
なければならないかは、ＬＣ３２の速度と、データ処理
システムのマシンサイクルによって規定可能である為、
例え番ヨシヨード回路のような設定回路で指定しても良
もへし、ＮＯＰザイクル指定レジスタを具備したＮＯＰ
サイクル指定部９に、サービスプロセツサー（ＳＶＰ
）より設定値を投入することにより指示しても良し）。
又、マイクロ命令自体の特定のフィールドをイ吏用して
指定することも可能である。（但し、Ｌ（、Ｓ ２のサ
イクルタイムが変わると、当該マイクロ命令の該フィー
ルドの内容を変更する必要がある。）尚、本実施例にお
いては、前述のように次マイクロアドレスは、Ｃ３ＤＲ
” ４にセ・ノドされたマイクロ命令の次アドレスフィ
ールド４１を用ｔＩ）で生成Ｊ−る例で説明したが、こ
れに限るものでなし）こと番ま云う迄もない。
指定することも可能である。（但し、Ｌ（、Ｓ ２のサ
イクルタイムが変わると、当該マイクロ命令の該フィー
ルドの内容を変更する必要がある。）尚、本実施例にお
いては、前述のように次マイクロアドレスは、Ｃ３ＤＲ
” ４にセ・ノドされたマイクロ命令の次アドレスフィ
ールド４１を用ｔＩ）で生成Ｊ−る例で説明したが、こ
れに限るものでなし）こと番ま云う迄もない。
（８）発明の効果
以上、詳細に説明したように、本発明のマイクロプログ
ラム制御方式は、ｌＩＣ３とＬＣ３とを有し、１１Ｃ５
は１マシンサイクルで読み出し、ＬＣ５＆よｎマシンサ
イクルで読み出し、演算回路器よ１マシンサイクルで実
行できるように構成されてＩ、するマイクロプログラム
制御のデータ処理装置において、ＩＣ５とＬＣ５のどち
らをアクセスするかは、ＣＳアドレス、或いはマイクロ
命令の特定のフィールド値により、区別可能なように構
成し、ｌＩｃ５から読み出された現マイクロ命令を実行
後、ＬＣ５から次のマイクロ命令が読み出される迄、或
いはＬＣＳから読み出された現マイクロ命令を実行後、
同じＬＣ３から次のマイクロ命令が読み出される迄は、
各マシンサイクルでの実行の禁止を指示する無操作マイ
クロ命令をハードウェアにより、１マシンサイクル毎に
生成する回路を設け、該回路からの出力データを制御メ
モリのデータレジスタにセットし、該無操作マイクロ命
令を実行させるように制御されるので、従来のような複
雑なりロック制御、及び実行停止を指示する特別な信号
を演算回路に送信する必要がなく、上記無操作マイクロ
命令を、恰もＣＳより読み出した時と同様に制御できる
他、同一マイクロ命令が、ｌＩｃ５ 、 ＬＣ５のいず
れに存在していても制御をかえる必要がないという効果
がある。
ラム制御方式は、ｌＩＣ３とＬＣ３とを有し、１１Ｃ５
は１マシンサイクルで読み出し、ＬＣ５＆よｎマシンサ
イクルで読み出し、演算回路器よ１マシンサイクルで実
行できるように構成されてＩ、するマイクロプログラム
制御のデータ処理装置において、ＩＣ５とＬＣ５のどち
らをアクセスするかは、ＣＳアドレス、或いはマイクロ
命令の特定のフィールド値により、区別可能なように構
成し、ｌＩｃ５から読み出された現マイクロ命令を実行
後、ＬＣ５から次のマイクロ命令が読み出される迄、或
いはＬＣＳから読み出された現マイクロ命令を実行後、
同じＬＣ３から次のマイクロ命令が読み出される迄は、
各マシンサイクルでの実行の禁止を指示する無操作マイ
クロ命令をハードウェアにより、１マシンサイクル毎に
生成する回路を設け、該回路からの出力データを制御メ
モリのデータレジスタにセットし、該無操作マイクロ命
令を実行させるように制御されるので、従来のような複
雑なりロック制御、及び実行停止を指示する特別な信号
を演算回路に送信する必要がなく、上記無操作マイクロ
命令を、恰もＣＳより読み出した時と同様に制御できる
他、同一マイクロ命令が、ｌＩｃ５ 、 ＬＣ５のいず
れに存在していても制御をかえる必要がないという効果
がある。
第１図は本発明の一実施例をブロック図で示す図、第２
図は２マシンサイクルの低速の制御メモリを使用して本
発明を実施した時の動作をタイムチャートで示した図で
ある。 図面において、１は１マシンサイクル毎にマイクロ命令
を読み出すことが可能な高速の制御メモリ （ＩＩにＳ
）、 ２はｎ （＞１）マシンサイクル毎にしかマイ
クロ命令を読み出すことができない低速の制御メモリ
（ＬＣ３） 、 ３は制御メモリアドレスレジスタ（Ｃ
５ＡＲ） 、 ４は制御メモリデータレジスタ（Ｃ３Ｄ
Ｒ） 、 ４１は次アドレス指定部、５は次アドレス制
御部（ＮＡＣ）、 ６はデコーダ、７はＮＯＰ命令発生
回路（ＮＯＰＧ） 、 ８はＣ３ＤＲセット制御部（Ｃ
５ＤＲ５Ｃ） 、 ９はＮＯＰサイクル指定部、１０は
セレクト回路、ＧはＣ３ＤＲ４に対する入力ゲート、■
〜■はマイクロ命令、をそれぞれ示す。
図は２マシンサイクルの低速の制御メモリを使用して本
発明を実施した時の動作をタイムチャートで示した図で
ある。 図面において、１は１マシンサイクル毎にマイクロ命令
を読み出すことが可能な高速の制御メモリ （ＩＩにＳ
）、 ２はｎ （＞１）マシンサイクル毎にしかマイ
クロ命令を読み出すことができない低速の制御メモリ
（ＬＣ３） 、 ３は制御メモリアドレスレジスタ（Ｃ
５ＡＲ） 、 ４は制御メモリデータレジスタ（Ｃ３Ｄ
Ｒ） 、 ４１は次アドレス指定部、５は次アドレス制
御部（ＮＡＣ）、 ６はデコーダ、７はＮＯＰ命令発生
回路（ＮＯＰＧ） 、 ８はＣ３ＤＲセット制御部（Ｃ
５ＤＲ５Ｃ） 、 ９はＮＯＰサイクル指定部、１０は
セレクト回路、ＧはＣ３ＤＲ４に対する入力ゲート、■
〜■はマイクロ命令、をそれぞれ示す。
Claims (3)
- （１）規定された１マシンサイクルで動作する演算回路
を有し、マイクロプログラムで制御されるデータ処理装
置であって、制御メモリは、上記１マシンサイクル毎に
、マイクロ命令を読み出すことができる第１の高速制御
メモリと、ｒ＊（＞ｌ）マシンサイクルでしかマイクロ
命令を読み出すことができない第２の低速制御メモリと
からなり、上記第１の制御メモリと、第２の制御メモリ
とから同時に読み出して使用することはなく、読み出さ
れたマイクロ命令は共通の１つの制御メモリデータレジ
スタに選択されてセントされる手段と、制御メモリアド
レス、又はマイクロ命令の特定のフィールドの内容を判
定することによって、上記第１の制御メモリと、第２の
制御メモリとを選択的にアクセスする手段、とを有する
デ〜り処理装置において、上記演算回路に実行禁止を指
示する無操作マイクロ命令をハードウェアにより生成す
る手段を具備し、上記第１の制御メモリから上記第２の
制御メモリに切り替えてアクセスする詩は、該第１の制
御メモリから読み出されたマイクロ命令の実行後、第２
の制御メモリから、次のマイクロ命令が読み出される迄
、該マイクロ命令の実行結果が変更されないように、上
記無操作マイクロ命令を生成して、該制御メモリデータ
レジスタにセットして実行するように制御することを特
徴とスルマイクロプログラム制御方式。 - （２） 上記第２の制御メモリから読み出されたマイク
ロ命令を実行する場合は、該マイクロ命令の実行サイク
ルは第１の制御メモリから読み出されたマイクロ命令の
実行と同じ１マシンサイクルで行い、次のマイクロ命令
が該第２の制御メモリから読み出される迄、演算回路に
対して実行禁止を指示する前記無操作マイクロ命令を生
成して、該制御メモリのデータレジスタにセントして実
行するように制御することを特徴とする特許請求の範囲
第１項記載のマイクロプログラム制御方式。 - （３）上記無操作マイクロ命令が、制御メモリデータレ
ジスタにセントされている時でも、前記演算回路に送ら
れるクロックは停止せず、１マシンサイクル毎に供給さ
れるように制御されることを特徴とする特許請求の範囲
第１項、第２項記載のマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21202083A JPS60105048A (ja) | 1983-11-11 | 1983-11-11 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21202083A JPS60105048A (ja) | 1983-11-11 | 1983-11-11 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60105048A true JPS60105048A (ja) | 1985-06-10 |
Family
ID=16615543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21202083A Pending JPS60105048A (ja) | 1983-11-11 | 1983-11-11 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03132822A (ja) * | 1989-10-19 | 1991-06-06 | Agency Of Ind Science & Technol | マイクロプログラム制御方式 |
-
1983
- 1983-11-11 JP JP21202083A patent/JPS60105048A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03132822A (ja) * | 1989-10-19 | 1991-06-06 | Agency Of Ind Science & Technol | マイクロプログラム制御方式 |
| JPH0544048B2 (ja) * | 1989-10-19 | 1993-07-05 | Kogyo Gijutsuin |
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