JPS6144343B2 - - Google Patents
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- JPS6144343B2 JPS6144343B2 JP55009299A JP929980A JPS6144343B2 JP S6144343 B2 JPS6144343 B2 JP S6144343B2 JP 55009299 A JP55009299 A JP 55009299A JP 929980 A JP929980 A JP 929980A JP S6144343 B2 JPS6144343 B2 JP S6144343B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- cpu
- memory device
- predetermined
- scheduled time
- Prior art date
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- 238000001514 detection method Methods 0.000 claims description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 238000012545 processing Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000012423 maintenance Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、システムのイニシヤライズ後、特定
の入出力装置が接続されている場合に限り、マイ
クロプロセツサが最初に実行するべきメモリ番地
を含むメモリデバイスの選択信号を予定時間無効
にし、それに代り、他のメモリ番地に実装されて
いるメモリデバイスを有効にし、マイクロプロセ
ツサが最初に実行するプログラムを変更するよう
にしたマイクロコンピユータシステムに関する。
の入出力装置が接続されている場合に限り、マイ
クロプロセツサが最初に実行するべきメモリ番地
を含むメモリデバイスの選択信号を予定時間無効
にし、それに代り、他のメモリ番地に実装されて
いるメモリデバイスを有効にし、マイクロプロセ
ツサが最初に実行するプログラムを変更するよう
にしたマイクロコンピユータシステムに関する。
一般に、マイクロプロセツサは、電源投入後
や、システムの初期化後、（以後、両者を含めて
イニシヤライズと略称する。）最初に実行するプ
ログラム番地が定まつている。或いは、最初に実
行するべきプログラムの番地が格納させているメ
モリ番地又は、相当するものが定まつている。
今、前者を例に、第１図を用いてイニシヤライズ
後の動作を説明する。
や、システムの初期化後、（以後、両者を含めて
イニシヤライズと略称する。）最初に実行するプ
ログラム番地が定まつている。或いは、最初に実
行するべきプログラムの番地が格納させているメ
モリ番地又は、相当するものが定まつている。
今、前者を例に、第１図を用いてイニシヤライズ
後の動作を説明する。
第１図は、従来のマイクロコンピユータシステ
ムのブロツク図である。
ムのブロツク図である。
イニシヤライズ後、マイクロプロセツサ（以後
CPUと略称する）１は動作可能になると、アド
レス・バス２上にCPU固有のアドレスを出力す
る。このアドレスバス２上のデータの上位Ｎビツ
トをアドレスデコード回路４へ入力し、CPU１
から出力させたメモリアドレスを含むメモリデバ
イスの選択信号であるメモリデバイス選択信号５
−ｎを有効にする。これにより有効になつたメモ
リデバイス６−ｎは、アドレスバス２より、下位
のアドレスデータを入力し、それに対応するデー
タをデータバス３へ出力する。CPU１はこのデ
ータをデータバス３より受け取り、それを第１に
実行すべき命令コード或いは命令コードを含むデ
ータとして内部に取り込み処理する。
CPUと略称する）１は動作可能になると、アド
レス・バス２上にCPU固有のアドレスを出力す
る。このアドレスバス２上のデータの上位Ｎビツ
トをアドレスデコード回路４へ入力し、CPU１
から出力させたメモリアドレスを含むメモリデバ
イスの選択信号であるメモリデバイス選択信号５
−ｎを有効にする。これにより有効になつたメモ
リデバイス６−ｎは、アドレスバス２より、下位
のアドレスデータを入力し、それに対応するデー
タをデータバス３へ出力する。CPU１はこのデ
ータをデータバス３より受け取り、それを第１に
実行すべき命令コード或いは命令コードを含むデ
ータとして内部に取り込み処理する。
この様にして、イニシヤライズ後、最初の命令
は実行されることになる。
は実行されることになる。
CPUはこの様に、周辺からハードウエア的に
何んの操作も加えない限り、スタート番地は固定
であり、スタート番地の内容即ち、プログラムの
実行内容を変更しなければ、固定のプログラムの
みの実行しか行えない事になる。システムを構成
する種々のプログラムが、デバツグを完了した後
に於ては、この様に固有的に使用するのに、何の
問題も無く使用出来るが、プログラムのデバツク
段階、特に実機（客先に納入する装置のこと）に
よるデバツグ段階もしくは、システムのメインテ
ナンスに於ては、これは必要以上に時間の浪費を
もたらし、効率的なものは望めないものと言えよ
う。
何んの操作も加えない限り、スタート番地は固定
であり、スタート番地の内容即ち、プログラムの
実行内容を変更しなければ、固定のプログラムの
みの実行しか行えない事になる。システムを構成
する種々のプログラムが、デバツグを完了した後
に於ては、この様に固有的に使用するのに、何の
問題も無く使用出来るが、プログラムのデバツク
段階、特に実機（客先に納入する装置のこと）に
よるデバツグ段階もしくは、システムのメインテ
ナンスに於ては、これは必要以上に時間の浪費を
もたらし、効率的なものは望めないものと言えよ
う。
従来、この様な問題の為に、ハードウエア的に
これらを補う機能を有するインタフエイスが使用
され、一般化している。これはスイツチ及び表示
器等により、スタート番地の設定や、CPUの内
部レジスタの内容表示、書込み或にはメモリ内容
の表示設定等の機能を有するものである。これ
は、プログラムのデバツク、メインテナンスには
不可欠なものであるが、一度システムが確立する
と、通常は不要となる性格のものである。
これらを補う機能を有するインタフエイスが使用
され、一般化している。これはスイツチ及び表示
器等により、スタート番地の設定や、CPUの内
部レジスタの内容表示、書込み或にはメモリ内容
の表示設定等の機能を有するものである。これ
は、プログラムのデバツク、メインテナンスには
不可欠なものであるが、一度システムが確立する
と、通常は不要となる性格のものである。
近年、半導体技術の高度な発達はCPUの機
能、処理速度は飛躍的に進歩し、従来のミニコン
ピユータクラスのものが出現するに至つている。
これに伴い、CPU内部の複雑化、単純なバス動
作から複雑な動作という変化により、従来の様に
デバツク機能を有するインタフエイスは、複雑な
ものになる事は必至である。これはシステムの信
頼性の点からも好ましい事ではない。
能、処理速度は飛躍的に進歩し、従来のミニコン
ピユータクラスのものが出現するに至つている。
これに伴い、CPU内部の複雑化、単純なバス動
作から複雑な動作という変化により、従来の様に
デバツク機能を有するインタフエイスは、複雑な
ものになる事は必至である。これはシステムの信
頼性の点からも好ましい事ではない。
一方、プログラムのデバツク段階に於ては、サ
ポートソフトウエアを利用し、入出力端末装置を
利用しながら会話形式でデバツクを行うのが一般
的である。実機デバツグの際は、サポートソフト
ウエアを主メモリ上にローデイングし、これを実
行させながら、目的とするプログラムをデバツグ
するが、これを行う為には、サポートソフトウエ
アを任意のアドレスにローデイングし、そこから
スタートさせる為にも、前記インタフエイスを必
要とすることになる。
ポートソフトウエアを利用し、入出力端末装置を
利用しながら会話形式でデバツクを行うのが一般
的である。実機デバツグの際は、サポートソフト
ウエアを主メモリ上にローデイングし、これを実
行させながら、目的とするプログラムをデバツグ
するが、これを行う為には、サポートソフトウエ
アを任意のアドレスにローデイングし、そこから
スタートさせる為にも、前記インタフエイスを必
要とすることになる。
この様に、プログラムのデバツグ、メインテナ
ンスを行う為に、従来は、専用のインタフエイス
を必要とし、かつ、サポートソフトウエアを利用
する必要があつた。更に最近の高度化したCPU
で専用のインタフエイスを使用することは、
CPUの高度化高機能化に伴いインタフエイス自
体の複雑化が要求されることになる。これによつ
てインタフエイスは、単純なものから複雑化する
ことになり、信頼性の低下は不可避であり、それ
のみならず、更にシステムの信頼性低下も避けら
れないものとなる。また、インタフエイス開発に
も多くの費用を要し、システムのコストアツプに
つながる。
ンスを行う為に、従来は、専用のインタフエイス
を必要とし、かつ、サポートソフトウエアを利用
する必要があつた。更に最近の高度化したCPU
で専用のインタフエイスを使用することは、
CPUの高度化高機能化に伴いインタフエイス自
体の複雑化が要求されることになる。これによつ
てインタフエイスは、単純なものから複雑化する
ことになり、信頼性の低下は不可避であり、それ
のみならず、更にシステムの信頼性低下も避けら
れないものとなる。また、インタフエイス開発に
も多くの費用を要し、システムのコストアツプに
つながる。
この様に従来の方法に依れば、上記に述べた
種々の欠点があつた。
種々の欠点があつた。
本発明は、上記の事情に基きなされたもので、
専用のインターフエイスを必要とせず、CPUは
システムイニシヤライズ後CPU固有のスタート
番地から実行することができるとともに、デバツ
ク時あるいはメインテナンス時において特定の
Ｉ／装置にあるメモリデバイスの固有の番地の
内容に基いて実行することができるマイクロコン
ピユータシステムを提供することを目的とする。
専用のインターフエイスを必要とせず、CPUは
システムイニシヤライズ後CPU固有のスタート
番地から実行することができるとともに、デバツ
ク時あるいはメインテナンス時において特定の
Ｉ／装置にあるメモリデバイスの固有の番地の
内容に基いて実行することができるマイクロコン
ピユータシステムを提供することを目的とする。
以下、本発明のマイクロコンピユータシステム
の一実施例を図面を参照しながら説明する。
の一実施例を図面を参照しながら説明する。
第２図は本発明のマイクロコンピユータシステ
ムのブロツク図である。第２図において、第１図
におけるものと同一のものには各々10が加算され
た符号が付されている。
ムのブロツク図である。第２図において、第１図
におけるものと同一のものには各々10が加算され
た符号が付されている。
(1) 今、システムが通常の動作を行う場合につい
て説明する。即ち、イニシヤライズ後、CPU
の有する固有の番地から命令を実行する場合で
ある。
て説明する。即ち、イニシヤライズ後、CPU
の有する固有の番地から命令を実行する場合で
ある。
イニシヤライズ後CPU１１から固有のスタ
ート番地データがアドレスバス１２に出力さ
れ、アドレスバス１２の上位Ｎビツトのアドレ
スデコード回路１４へ入力する。アドレスデコ
ード回路１４は、固有のアドレスを含むメモリ
デバイスを有効にする為、メモリデバイス選択
信号１５−ｎを有効にする。このメモリデバイ
ス選択信号１５−ｎは条件判定回路２２へ入力
される。特定の入出力装置２３がシステムに接
続されていない為、そのままメモリデバイス選
択信号２５−ｎが有効になり、スタート番地を
含むメモリデバイス１６−ｎが有効になり、ア
ドレスデータの下位ビツトをアドレスバス１２
より受け取り、その番地の内容をデータバス１
３上に出力する。これによりCPU１１の固有
番地からプログラムを実行することが出来る。
ート番地データがアドレスバス１２に出力さ
れ、アドレスバス１２の上位Ｎビツトのアドレ
スデコード回路１４へ入力する。アドレスデコ
ード回路１４は、固有のアドレスを含むメモリ
デバイスを有効にする為、メモリデバイス選択
信号１５−ｎを有効にする。このメモリデバイ
ス選択信号１５−ｎは条件判定回路２２へ入力
される。特定の入出力装置２３がシステムに接
続されていない為、そのままメモリデバイス選
択信号２５−ｎが有効になり、スタート番地を
含むメモリデバイス１６−ｎが有効になり、ア
ドレスデータの下位ビツトをアドレスバス１２
より受け取り、その番地の内容をデータバス１
３上に出力する。これによりCPU１１の固有
番地からプログラムを実行することが出来る。
(2) 次に特定の入出力装置２３（以後Ｉ／と略
称する）がシステムに接続されている場合につ
いて述べる。特定のＩ／２３がシステムに接
続されると、それを検出するＩ／検出回路２
１が働き、検出信号３１を出力する。また、イ
ニシヤライズ後予定時間信号を発生する予定時
間信号発生回路２０からイニシヤライズ後、予
定時間信号３０が出力される。この状況の中
で、前記同様、CPU１１からは固有のスター
ト番地のデータがアドレスバス１２上に出力さ
れ、同様にアドレスデコード回路１４からはメ
モリデバイス選択信号１５−ｎが有効にされ
て、判定回路２２へ入力される。ここで、予定
時間信号３０及び検出信号３１が有効になつて
いる為、メモリデバイス選択信号２５−ｎは有
効にされず、それに代り、この条件が成立した
とき有効になる様に条件判定回路２２に指定し
たメモリデバイス選択信号２５−Ｉが有効にな
り、下位のアドレスデータをアドレスバス１２
から入力し、それに相当するデータをデータバ
ス１３に出力することにより、プログラムの実
行が開始される。
称する）がシステムに接続されている場合につ
いて述べる。特定のＩ／２３がシステムに接
続されると、それを検出するＩ／検出回路２
１が働き、検出信号３１を出力する。また、イ
ニシヤライズ後予定時間信号を発生する予定時
間信号発生回路２０からイニシヤライズ後、予
定時間信号３０が出力される。この状況の中
で、前記同様、CPU１１からは固有のスター
ト番地のデータがアドレスバス１２上に出力さ
れ、同様にアドレスデコード回路１４からはメ
モリデバイス選択信号１５−ｎが有効にされ
て、判定回路２２へ入力される。ここで、予定
時間信号３０及び検出信号３１が有効になつて
いる為、メモリデバイス選択信号２５−ｎは有
効にされず、それに代り、この条件が成立した
とき有効になる様に条件判定回路２２に指定し
たメモリデバイス選択信号２５−Ｉが有効にな
り、下位のアドレスデータをアドレスバス１２
から入力し、それに相当するデータをデータバ
ス１３に出力することにより、プログラムの実
行が開始される。
この様に、特定のＩ／２３が接続されている
とき、イニシヤライズ後、最初に実行する番地
が、CPU１１のもつ固有の番地からではなく、
検出回路２２に指定するメモリデバイス選択信号
によるメモリデバイス内のプログラムからスター
トさせることが出来る。スタート番地は、下位の
ビツトは固定、即ちCPU１１の固有の値の同一
のものになるが、メモリデバイスを単位とし、任
意の位置からスタートさせることが出来る。
とき、イニシヤライズ後、最初に実行する番地
が、CPU１１のもつ固有の番地からではなく、
検出回路２２に指定するメモリデバイス選択信号
によるメモリデバイス内のプログラムからスター
トさせることが出来る。スタート番地は、下位の
ビツトは固定、即ちCPU１１の固有の値の同一
のものになるが、メモリデバイスを単位とし、任
意の位置からスタートさせることが出来る。
予定時間信号３０は、予定時間を経過すると無
効になり、それ以後は通常の動作と何等変らぬ動
作となる。従つてメモリデバイス１６−Ｉ，１５
−ｎは各々本来のアドレスデータにより有効とな
る。
効になり、それ以後は通常の動作と何等変らぬ動
作となる。従つてメモリデバイス１６−Ｉ，１５
−ｎは各々本来のアドレスデータにより有効とな
る。
次に、入出力端末装置５０の特定のＩ／Ｏ２３
に接続した場合の動作について説明する。今、第
２図に於て、特定のＩ／２３として入出力イン
タフエイス、それに入出力端末装置５０が接続さ
れていると仮定する。更に、メモリデバイス１６
−Ｉには、サポートソフトウエアが書込まれてお
り、特定のＩ／２３と同一のプリント基板或い
はそれに相当するもの４０（以後ユニツトと略称
する）に用意されているものとする。プログラム
のデバツグを行う場合は、ユニツト４０をシステ
ムに接続し、システム全体をイニシヤライズする
と、メモリデバイス１６−Ｉが有効になり、サポ
ートソフトウエアが実行され、入出力端末装置５
０を使用しながらプログラムのデバツグが行え
る。デバツグ完了後、ユニツトをシステムから外
し、再びシステム全体をイニシヤライズするとシ
ステムのプログラムが用意されているメモリデバ
イス１６−ｎが最初に有効になり、システムのプ
ログラムが起動される。この様なシステムが多数
ある場合でも、メモリデバイスのいずれかにおい
て、サポートソフトウエアの占有するエリアを使
用せずに空けておけば、ユニツト４０を接続する
だけで容易にサポートソフトウエアを利用するこ
とが出来る。
に接続した場合の動作について説明する。今、第
２図に於て、特定のＩ／２３として入出力イン
タフエイス、それに入出力端末装置５０が接続さ
れていると仮定する。更に、メモリデバイス１６
−Ｉには、サポートソフトウエアが書込まれてお
り、特定のＩ／２３と同一のプリント基板或い
はそれに相当するもの４０（以後ユニツトと略称
する）に用意されているものとする。プログラム
のデバツグを行う場合は、ユニツト４０をシステ
ムに接続し、システム全体をイニシヤライズする
と、メモリデバイス１６−Ｉが有効になり、サポ
ートソフトウエアが実行され、入出力端末装置５
０を使用しながらプログラムのデバツグが行え
る。デバツグ完了後、ユニツトをシステムから外
し、再びシステム全体をイニシヤライズするとシ
ステムのプログラムが用意されているメモリデバ
イス１６−ｎが最初に有効になり、システムのプ
ログラムが起動される。この様なシステムが多数
ある場合でも、メモリデバイスのいずれかにおい
て、サポートソフトウエアの占有するエリアを使
用せずに空けておけば、ユニツト４０を接続する
だけで容易にサポートソフトウエアを利用するこ
とが出来る。
以上述べたように本発明のマイクロコンピユー
タシステムによれば、従来必要としていた、イン
タフエイスを必要とせず予定時間信号発生回路、
特定のＩ／が接続されたことを検出するＩ／
検出回路及び条件判定回路の追加だけで、容易に
デバツクが行なえ、またデバツクが完了した後
は、システム稼動後のメインテナンスが容易に行
なえる効果がある。また各マイクロコンピユータ
システム毎に独自イニシヤライズのためのインタ
ーフエイスを持つ必要がないので、システムのコ
ストダウンができる。
タシステムによれば、従来必要としていた、イン
タフエイスを必要とせず予定時間信号発生回路、
特定のＩ／が接続されたことを検出するＩ／
検出回路及び条件判定回路の追加だけで、容易に
デバツクが行なえ、またデバツクが完了した後
は、システム稼動後のメインテナンスが容易に行
なえる効果がある。また各マイクロコンピユータ
システム毎に独自イニシヤライズのためのインタ
ーフエイスを持つ必要がないので、システムのコ
ストダウンができる。
第１図はマイクロプロセツサがイニシヤライズ
後の動作を説明する為の従来のブロツク図、第２
図は本発明の一実施例を示すブロツク図である。 １１……マイクロプロセツサ（CPU）、１２…
…アドレスバス、１３……データバス、１４……
アドレスデコード回路、１６-1，１６-2，…，１
６-o，１６-I……メモリデバイス、２０……予定
時間信号発生回路、２１……Ｉ／検出回路、２
３……特定の入出力装置（Ｉ／）、４０……ユ
ニツト、５０……入出力端末装置。
後の動作を説明する為の従来のブロツク図、第２
図は本発明の一実施例を示すブロツク図である。 １１……マイクロプロセツサ（CPU）、１２…
…アドレスバス、１３……データバス、１４……
アドレスデコード回路、１６-1，１６-2，…，１
６-o，１６-I……メモリデバイス、２０……予定
時間信号発生回路、２１……Ｉ／検出回路、２
３……特定の入出力装置（Ｉ／）、４０……ユ
ニツト、５０……入出力端末装置。
Claims (1)
- １ 種々のデータを記憶しているメモリデバイス
と、このメモリデバイスからデータを読出しある
いは書込んで演算・処理するCPUと、このCPU
から送出されたアドレスをデコードするアドレス
デコード回路を有するマイクロコンピユータシス
テムにおいて、所定のＩ／Ｏ装置が接続されたか
否かを検出するＩ／検出回路と、イニシヤライ
ズ後所定時間だけ所定のＩ／Ｏ装置からのアクセ
スを可能とする予定時間信号を発生する予定時間
信号発生回路と、前記Ｉ／検出回路からの検出
信号及び前記予定時間信号発生回路からの予定時
間信号があるとき、前記所定のＩ／装置からの
入出力を許可する条件判定回路とを設け、前記所
定のＩ／装置からの入出力が許可されたとき、
この所定のＩ／Ｏ装置が有するメモリデバイスの
内容に基いて前記CPUを実行させ、システムイ
ニシヤライズを行なうことを特徴とするマイクロ
コンピユータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP929980A JPS56108152A (en) | 1980-01-31 | 1980-01-31 | Microcomputer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP929980A JPS56108152A (en) | 1980-01-31 | 1980-01-31 | Microcomputer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56108152A JPS56108152A (en) | 1981-08-27 |
| JPS6144343B2 true JPS6144343B2 (ja) | 1986-10-02 |
Family
ID=11716583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP929980A Granted JPS56108152A (en) | 1980-01-31 | 1980-01-31 | Microcomputer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56108152A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619852B2 (ja) * | 1977-06-06 | 1981-05-09 | ||
| JPS594337U (ja) * | 1982-06-30 | 1984-01-12 | 日産車体株式会社 | フロアのエクステンシヨン機構 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594337Y2 (ja) * | 1979-07-20 | 1984-02-08 | 株式会社 日立メディコ | プログラム自動切換装置 |
-
1980
- 1980-01-31 JP JP929980A patent/JPS56108152A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619852B2 (ja) * | 1977-06-06 | 1981-05-09 | ||
| JPS594337U (ja) * | 1982-06-30 | 1984-01-12 | 日産車体株式会社 | フロアのエクステンシヨン機構 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56108152A (en) | 1981-08-27 |
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