JP2520158B2 - ディジタルシグナルプロセッサのデバッグ方式 - Google Patents
ディジタルシグナルプロセッサのデバッグ方式Info
- Publication number
- JP2520158B2 JP2520158B2 JP63235176A JP23517688A JP2520158B2 JP 2520158 B2 JP2520158 B2 JP 2520158B2 JP 63235176 A JP63235176 A JP 63235176A JP 23517688 A JP23517688 A JP 23517688A JP 2520158 B2 JP2520158 B2 JP 2520158B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- fifo
- empty
- full
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 ［概要］ 入力側は先入れ先出しメモリからデータを内部メモリ
へ転送して処理を行い出力側の先入れ先出しメモリへ転
送するディジタルシグナルプロセッサのインサーキット
エミュレータによるデバッグ方式に関し， DSPのデバックの際先入れ先出しメモリがエンプティ
またはフルの状態の時にホルト要求を発生した場合に、
それらの状態信号を無効化してDSP内の各部にアクセス
可能にするDSPのデバッグ方式を提供することを目的と
し、 ディジタルシグナルプロセッサは，マイクロプロセッ
サと，前記各先入れ先出しメモリからのエンプティ信号
またはフル信号およびマイクロプロセッサからの書き込
み信号または読み出し信号を受けて転送を行うためのレ
ディ信号を発生する転送指示回路を備え，エンプティ信
号またはフル信号を有効化または無効化する制御入力手
段を設け，転送指示回路は，前記インサーキットエミュ
レータによるホルト要求に対しレディ信号が発生できな
い時に制御入力手段からの制御入力を受け取ると前記エ
ンプティ信号またはフル信号を無効化してレディ信号を
発生し，ディジタルシグナルプロセッサは前記レディー
信号により処理を実行して前記ホルト要求を許可する制
御を行うよう構成する。
へ転送して処理を行い出力側の先入れ先出しメモリへ転
送するディジタルシグナルプロセッサのインサーキット
エミュレータによるデバッグ方式に関し， DSPのデバックの際先入れ先出しメモリがエンプティ
またはフルの状態の時にホルト要求を発生した場合に、
それらの状態信号を無効化してDSP内の各部にアクセス
可能にするDSPのデバッグ方式を提供することを目的と
し、 ディジタルシグナルプロセッサは，マイクロプロセッ
サと，前記各先入れ先出しメモリからのエンプティ信号
またはフル信号およびマイクロプロセッサからの書き込
み信号または読み出し信号を受けて転送を行うためのレ
ディ信号を発生する転送指示回路を備え，エンプティ信
号またはフル信号を有効化または無効化する制御入力手
段を設け，転送指示回路は，前記インサーキットエミュ
レータによるホルト要求に対しレディ信号が発生できな
い時に制御入力手段からの制御入力を受け取ると前記エ
ンプティ信号またはフル信号を無効化してレディ信号を
発生し，ディジタルシグナルプロセッサは前記レディー
信号により処理を実行して前記ホルト要求を許可する制
御を行うよう構成する。
［産業上の利用分野］ 本発明はインサーキットエミュレータからのホルト要
求に対するホルト許可を制御できるディジタルシグナル
プロセッサのデバッグ方式に関する。
求に対するホルト許可を制御できるディジタルシグナル
プロセッサのデバッグ方式に関する。
近年、設計支援、構造解析等の表示関係の画像処理
（座標変換、クリッピング等）を行うワークステーショ
ンが利用されるようになった。
（座標変換、クリッピング等）を行うワークステーショ
ンが利用されるようになった。
そのような画像処理を行う処理装置としてディジタル
シグナルプロセッサ（DSPと略称される）が用いられ、
マイクロプログラムによりデータの処理が行われる。
シグナルプロセッサ（DSPと略称される）が用いられ、
マイクロプログラムによりデータの処理が行われる。
従来、処理すべきデータは先入れ先出しメモリ（ファ
ーストインファーストアウトメモリ:FIFOと称される）
から読み出してDSPのRAMに転送し、処理済のデータは出
力側の作入れ先出しメモリに転送される。
ーストインファーストアウトメモリ:FIFOと称される）
から読み出してDSPのRAMに転送し、処理済のデータは出
力側の作入れ先出しメモリに転送される。
DSPはそれぞれ処理機能に応じてプログラムが開発さ
れ、そのプログラムの正常性を確認するためにデバッグ
が行われる。従来、DSPのデバッグはインサーキットエ
ミュレータ（ICEと略称される）によりプログラムを実
行して、必要に応じてホルト要求を行い、ホルト許可が
得られるとその時のデータやマイクロプロセッサの状態
を読み取って解析を行っている。
れ、そのプログラムの正常性を確認するためにデバッグ
が行われる。従来、DSPのデバッグはインサーキットエ
ミュレータ（ICEと略称される）によりプログラムを実
行して、必要に応じてホルト要求を行い、ホルト許可が
得られるとその時のデータやマイクロプロセッサの状態
を読み取って解析を行っている。
その場合、処理すべきデータは入力側（前段）のFIFO
から読み取ってプロセッサのRAMに転送され、プロセッ
サにより処理された後出力側（後段）のFIFOに転送され
て書き込むことが繰り返される。ところが、前段のFIFO
にデータが空（エンプティ）の場合、または後段のFIFO
が充満（フル）の場合には、プロセッサは待機状態のま
ま命令の実行をすることができない。
から読み取ってプロセッサのRAMに転送され、プロセッ
サにより処理された後出力側（後段）のFIFOに転送され
て書き込むことが繰り返される。ところが、前段のFIFO
にデータが空（エンプティ）の場合、または後段のFIFO
が充満（フル）の場合には、プロセッサは待機状態のま
ま命令の実行をすることができない。
デバッグを行っている時は、そのような待機状態にお
けるDSPの各部のデータを検出することが必要である
が、それができなくなるという問題があった。
けるDSPの各部のデータを検出することが必要である
が、それができなくなるという問題があった。
［従来の技術］ 第６図は従来例の構成図を示す。
第６図の60は入力側の先入れ先立しメモリ（FIFOで表
示）、61はディジタルシグナルプロセッサ（DSPで表
示）、62はマイクロプロセッサ（MPUで表示）、620はプ
ログラムアドレスバス、621はプログラムデータバス、6
3はRAM、64はROM、65は出力側のFIFO、66はインサーキ
ットエミュレータ（ICEで表示）、67は代行命令を保持
する命令メモリ、68は制御部、69はパーソナル・コンピ
ュータ（パソコンの略称で表示する）を表す。
示）、61はディジタルシグナルプロセッサ（DSPで表
示）、62はマイクロプロセッサ（MPUで表示）、620はプ
ログラムアドレスバス、621はプログラムデータバス、6
3はRAM、64はROM、65は出力側のFIFO、66はインサーキ
ットエミュレータ（ICEで表示）、67は代行命令を保持
する命令メモリ、68は制御部、69はパーソナル・コンピ
ュータ（パソコンの略称で表示する）を表す。
従来のDSP61のデバッグの動作を説明すると、本来MPU
62はROM64に格納されたプログラムにより動作するが、
プログラムを作成してデバッグしてバグを取り除いた後
でROM64が作成される。従って、デバッグの際は、ROM64
は使用せず、このインサーキットエミュレータ66の命令
メモリ67に、デバッグの対象となるプログラムを保持
し、DSP61のMPU62によるプログラムの読み出しアクセス
があると、命令メモリ67からプログラムが読み出されて
実行される。
62はROM64に格納されたプログラムにより動作するが、
プログラムを作成してデバッグしてバグを取り除いた後
でROM64が作成される。従って、デバッグの際は、ROM64
は使用せず、このインサーキットエミュレータ66の命令
メモリ67に、デバッグの対象となるプログラムを保持
し、DSP61のMPU62によるプログラムの読み出しアクセス
があると、命令メモリ67からプログラムが読み出されて
実行される。
プログラムアドレス620はホルト許可信号が送出され
る前はICE66内の命令メモリのアドレスバスとして用い
られ、DSP61からICE66方向に設定される。ホルト許可信
号が送出された後はDSP61内のRAM63、MPU62内のレジス
タ等をアクセスする為にICE66からDSP方向に設定され
る。
る前はICE66内の命令メモリのアドレスバスとして用い
られ、DSP61からICE66方向に設定される。ホルト許可信
号が送出された後はDSP61内のRAM63、MPU62内のレジス
タ等をアクセスする為にICE66からDSP方向に設定され
る。
また、プログラムデータバス621はホルト許可信号が
送出される前は、ICE66内の命令メモリ67のデータ用と
して使用され、ICE66からDSP61方向に設定される。ホル
ト許可信号が送出された後は、ICE66からのリード・ラ
イト信号によりデータの方向が設定される。
送出される前は、ICE66内の命令メモリ67のデータ用と
して使用され、ICE66からDSP61方向に設定される。ホル
ト許可信号が送出された後は、ICE66からのリード・ラ
イト信号によりデータの方向が設定される。
デバッグを行っている時、プログラムの或る段階でMP
U62の動作を停止したい場合、ICE66の制御部68からホル
ト要求信号680を出力する。これに対しMPU62が実行中の
命令を終了するとホルト許可信号681をICE66に出力す
る。これを受け取ると、ICE66はプログラムアドレスバ
ス620にアクセスしたいMPU62内のレジスタのアドレス
や、RAM63内のアドレスを出力し、アドレス設定信号683
によりバス上のアドレスを有効化するタイミング信号を
出力する。また、この時ICEからリード・ライト信号682
を出力し、アドレスされた位置からデータを読み取るの
か、そこにデータを書き込むかの何れかを指定する。こ
うして、MPU62またはRAM63のアドレスされたレジスタま
たはメモリ位置のデータを読み出すか、そこに別のデー
タを書き込むかの動作が行われる。その際、パソコン69
は読み取ったデータを表示したり、書き込みたいデータ
を入力する手段として使用する。
U62の動作を停止したい場合、ICE66の制御部68からホル
ト要求信号680を出力する。これに対しMPU62が実行中の
命令を終了するとホルト許可信号681をICE66に出力す
る。これを受け取ると、ICE66はプログラムアドレスバ
ス620にアクセスしたいMPU62内のレジスタのアドレス
や、RAM63内のアドレスを出力し、アドレス設定信号683
によりバス上のアドレスを有効化するタイミング信号を
出力する。また、この時ICEからリード・ライト信号682
を出力し、アドレスされた位置からデータを読み取るの
か、そこにデータを書き込むかの何れかを指定する。こ
うして、MPU62またはRAM63のアドレスされたレジスタま
たはメモリ位置のデータを読み出すか、そこに別のデー
タを書き込むかの動作が行われる。その際、パソコン69
は読み取ったデータを表示したり、書き込みたいデータ
を入力する手段として使用する。
DSP61により信号処理が施されるデータは、入力側のF
IFO60から供給され、FIFO60に格納されたデータが先入
れ先出し形式で読み出され、プログロムデータバス621
を介してRAM63に転送される。RAM63に格納されたデータ
に対してプログラムによる演算処理が行われて、処理結
果はプログラムデータバス621を介して出力側のFIFO65
に転送される。
IFO60から供給され、FIFO60に格納されたデータが先入
れ先出し形式で読み出され、プログロムデータバス621
を介してRAM63に転送される。RAM63に格納されたデータ
に対してプログラムによる演算処理が行われて、処理結
果はプログラムデータバス621を介して出力側のFIFO65
に転送される。
MPU62は実行中のデータの処理を終了して、FIFO65へ
転送を行うと、FIFO60に対して読み取り制御信号（反転
R1で表示）として“0"を出力する。これに対し、FIFO60
に読み出すデータが格納されていると、エンプティフラ
グ（反転EF1）が“1"となる。するとアンド回路613の出
力がある入力側レディ信号RDY1が“1"となり、ノア（NO
R）回路614から反転レディ（反転RDY1）信号“0"となっ
て、MPU62は読み取り命令の実行が可能となり、FIFO60
からデータを読み取って、プログラムデータバス621を
通ってRAM63に転送する。第７図に以上に説明した従来
例の読出しフロー図に示す。第７図のMDOはFIFO60に格
納された出力データを表す。
転送を行うと、FIFO60に対して読み取り制御信号（反転
R1で表示）として“0"を出力する。これに対し、FIFO60
に読み出すデータが格納されていると、エンプティフラ
グ（反転EF1）が“1"となる。するとアンド回路613の出
力がある入力側レディ信号RDY1が“1"となり、ノア（NO
R）回路614から反転レディ（反転RDY1）信号“0"となっ
て、MPU62は読み取り命令の実行が可能となり、FIFO60
からデータを読み取って、プログラムデータバス621を
通ってRAM63に転送する。第７図に以上に説明した従来
例の読出しフロー図に示す。第７図のMDOはFIFO60に格
納された出力データを表す。
第６図に戻って、書き込みついて説明すると、RAM63
に転送されたデータに対して演算処理を行った後MPU62
からFIFO65にデータを転送する場合、書き込み制御信号
（反転W1で表示）として“0"を発生する。このときFIFO
65からデータを格納する余裕があるとフルフラグ（反転
FF1）として“1"が出力される。この場合は、アンド回
路612の出力である出力レディ信号RDYO1が“1"となり、
ノア回路614から反転レディ（反転RDY1）信号が“0"と
なって、MPU62は書き込み命令の実行が可能となり、RAM
63のデータをFIFO65へ転送する。第８図に以上に説明し
た従来例の書込みフロー図を示す。第８図においてMDI
はFIFO65に書込まれる入力データである。
に転送されたデータに対して演算処理を行った後MPU62
からFIFO65にデータを転送する場合、書き込み制御信号
（反転W1で表示）として“0"を発生する。このときFIFO
65からデータを格納する余裕があるとフルフラグ（反転
FF1）として“1"が出力される。この場合は、アンド回
路612の出力である出力レディ信号RDYO1が“1"となり、
ノア回路614から反転レディ（反転RDY1）信号が“0"と
なって、MPU62は書き込み命令の実行が可能となり、RAM
63のデータをFIFO65へ転送する。第８図に以上に説明し
た従来例の書込みフロー図を示す。第８図においてMDI
はFIFO65に書込まれる入力データである。
プログラムの動作中に、FIFO60にデータが無くなって
エンプティフラグ（反転EF1）が“0"となる場合またはF
IFO65にデータが全部格納されて新たに書き込む余地が
無くなってフルフラグ（反転FF1）が“0"となると、ア
ンド回路612または613の出力が“0"となり、ノア回路61
4からの反転レディ（反転RDY1）信号は“1"となる。こ
の状態ではMPU62はレディ信号が発生（反転RDY1が
“0"）するのを待機する状態となり、命令実行が行われ
ない。
エンプティフラグ（反転EF1）が“0"となる場合またはF
IFO65にデータが全部格納されて新たに書き込む余地が
無くなってフルフラグ（反転FF1）が“0"となると、ア
ンド回路612または613の出力が“0"となり、ノア回路61
4からの反転レディ（反転RDY1）信号は“1"となる。こ
の状態ではMPU62はレディ信号が発生（反転RDY1が
“0"）するのを待機する状態となり、命令実行が行われ
ない。
［発明が解決しようとする課題］ 上記の従来のデバッグ動作において、ホルト要求信号
をICE66から送出した時、FIFO60のデータがエンプティ
（空）の場合、またはFIFO65がフル（充満）の場合で、
読み取りまたは書き込みの命令実行を待機していると、
そのホルト要求信号に対してホルト許可信号は、命令実
行が終了しないので規定時間以内に応答されない。その
ためタイムアウトエラーとなり、DSP61のRAM63、MPU62
内のレジスタ等に対しリード・ライトができないという
問題があった。すなわち、エンプティ状態やフル状態の
場合、そのような状態がどのプログラムの処理で、どの
ようなデータの処理において行われたか等、その各種の
データを知って、それに対処するためのデータを入力す
ること等が出来ないことになる。
をICE66から送出した時、FIFO60のデータがエンプティ
（空）の場合、またはFIFO65がフル（充満）の場合で、
読み取りまたは書き込みの命令実行を待機していると、
そのホルト要求信号に対してホルト許可信号は、命令実
行が終了しないので規定時間以内に応答されない。その
ためタイムアウトエラーとなり、DSP61のRAM63、MPU62
内のレジスタ等に対しリード・ライトができないという
問題があった。すなわち、エンプティ状態やフル状態の
場合、そのような状態がどのプログラムの処理で、どの
ようなデータの処理において行われたか等、その各種の
データを知って、それに対処するためのデータを入力す
ること等が出来ないことになる。
本発明は、DSPのデバッグの際先入れ先出しメモリが
エンプティまたはフルの状態の時にホルト要求を発した
場合に、それらの状態信号を無効化してDSP内を各部に
アクセス可能にするDSPのデバッグ方式を提供すること
を目的とする。
エンプティまたはフルの状態の時にホルト要求を発した
場合に、それらの状態信号を無効化してDSP内を各部に
アクセス可能にするDSPのデバッグ方式を提供すること
を目的とする。
［課題を解決するための手段］ 第１図は本発明の基本的構成図を示す。
第１図の10は制御入力手段、11は入力側の先入れ先出
しメモリ（FIFO）、12はディジタルシグナルプロセッサ
（DSP）、121は転送指示回路、122はマイクロプロセッ
サ（MPU）、123はRAM、124はROM、13は出力側の光入れ
先出しメモリ（FIFO）、14はインサーキットエミュレー
タ（ICE）を表す。
しメモリ（FIFO）、12はディジタルシグナルプロセッサ
（DSP）、121は転送指示回路、122はマイクロプロセッ
サ（MPU）、123はRAM、124はROM、13は出力側の光入れ
先出しメモリ（FIFO）、14はインサーキットエミュレー
タ（ICE）を表す。
本発明はDSPにおいて入力側のFIFOからデータを読出
す際、または出力側のFIFOへデータを書込む際に、入力
側FIFOのエンプティ状態または出力側FIFOのフル状態の
発生した場合に、転送の実行を指示する転送指示回路が
エンプティ信号またはフル信号を無効化する制御入力に
より実行指示を発生可能にすることにより、デバッグ時
のホルト要求に対しホルト許可を発生できるようにする
ものである。
す際、または出力側のFIFOへデータを書込む際に、入力
側FIFOのエンプティ状態または出力側FIFOのフル状態の
発生した場合に、転送の実行を指示する転送指示回路が
エンプティ信号またはフル信号を無効化する制御入力に
より実行指示を発生可能にすることにより、デバッグ時
のホルト要求に対しホルト許可を発生できるようにする
ものである。
［作用］ 第１図の入力側FIFO11は前段から供給されたデータが
格納され、DSP12のMPU122によりRAM123に転送されて、R
AM123においてICEのRAM141に格納されたプログラムによ
り処理された後、出力側FIFO13にRAM123のデータが転送
される。
格納され、DSP12のMPU122によりRAM123に転送されて、R
AM123においてICEのRAM141に格納されたプログラムによ
り処理された後、出力側FIFO13にRAM123のデータが転送
される。
DSP12の転送指示回路121は、MPU122からの読み出し制
御信号Ｒ、書込み制御信号Ｗのそれぞれを受け入れて、
その時の入力側FIFO11または出力側FIFO13からのエンプ
ティフラグＥ、フルフラグＦの状態を判別して、条件が
合えばレディ（RDY）信号をMPU122に出力する。この場
合、入力側FIFO11にデータが有る場合（エンプティ状態
でない時）は読み出し制御信号Ｒに対しRDY信号が発生
し読出しが実行され、同様に出力側FIFO13にデータを格
納する領域が有れば（フル状態でない時）書き込み制御
信号Ｗに対しRDY信号が発生し書込みが実行される。
御信号Ｒ、書込み制御信号Ｗのそれぞれを受け入れて、
その時の入力側FIFO11または出力側FIFO13からのエンプ
ティフラグＥ、フルフラグＦの状態を判別して、条件が
合えばレディ（RDY）信号をMPU122に出力する。この場
合、入力側FIFO11にデータが有る場合（エンプティ状態
でない時）は読み出し制御信号Ｒに対しRDY信号が発生
し読出しが実行され、同様に出力側FIFO13にデータを格
納する領域が有れば（フル状態でない時）書き込み制御
信号Ｗに対しRDY信号が発生し書込みが実行される。
入力側FIFO11がエンプティ状態から、出力側FIFO13が
フル状態である時に、読出しまたは書込み制御が行われ
る場合は、通常の場合転送指示回路121はRDY信号を発生
できないので、デバッグのためにホルト要求がICE14か
ら発生してもホルト許可が出力できない。そこで、制御
入力手段10から入力側の制御信号WAITOまたは出力側の
制御信号WAITIを入力する。この入力により転送指示回
路はその時のエンプティフラグＥまたはフルフラグＦを
無効化して、RDY信号を出力するものである。このRDY信
号によりMPU122はその読出しまたは書込みの命令を実行
して終了すると、ICE14からのホルト要求を受付けてホ
ルト許可を出力する。そうすると、ICE14からDSP12内の
MPU122またはRAM123の内部のデータをアドレス指定して
読み出し可能となる。
フル状態である時に、読出しまたは書込み制御が行われ
る場合は、通常の場合転送指示回路121はRDY信号を発生
できないので、デバッグのためにホルト要求がICE14か
ら発生してもホルト許可が出力できない。そこで、制御
入力手段10から入力側の制御信号WAITOまたは出力側の
制御信号WAITIを入力する。この入力により転送指示回
路はその時のエンプティフラグＥまたはフルフラグＦを
無効化して、RDY信号を出力するものである。このRDY信
号によりMPU122はその読出しまたは書込みの命令を実行
して終了すると、ICE14からのホルト要求を受付けてホ
ルト許可を出力する。そうすると、ICE14からDSP12内の
MPU122またはRAM123の内部のデータをアドレス指定して
読み出し可能となる。
［実施例］ 本発明の実施例構成図を第２図に示す。
第２図の20〜29は第６図の従来例の構成における60〜
69に対応して、20は入力側のFIFO、21はDSP、22はMUP、
220はプログラムアドレスバス、221はプログラムデータ
バス、23はRAM、24はROM、25は出力側のFIFO、26はIC
E、27は代行命令を保持する命令メモリ、28は制御部、2
9はパソコンを表す。
69に対応して、20は入力側のFIFO、21はDSP、22はMUP、
220はプログラムアドレスバス、221はプログラムデータ
バス、23はRAM、24はROM、25は出力側のFIFO、26はIC
E、27は代行命令を保持する命令メモリ、28は制御部、2
9はパソコンを表す。
実施例の構成において、通常のデバッグの動作は従来
例の構成（第６図）について説明した動作と変わらない
ので省略する。第１図の転送指示回路121の具体的構成
例がDSP21内の回路210〜216の部分であり、第１図の制
御入力手段は図示しないが、周知のスイッチ回路（手動
またはソフトウェアにより切換えられる）を用いて発生
可能であり、スイッチから発生する制御信号WAITO1、WA
ITI1がそれぞれ信号線200,201から供給される。
例の構成（第６図）について説明した動作と変わらない
ので省略する。第１図の転送指示回路121の具体的構成
例がDSP21内の回路210〜216の部分であり、第１図の制
御入力手段は図示しないが、周知のスイッチ回路（手動
またはソフトウェアにより切換えられる）を用いて発生
可能であり、スイッチから発生する制御信号WAITO1、WA
ITI1がそれぞれ信号線200,201から供給される。
第２図の転送指示回路の構成図を第３図（ａ）に示
し、その真理値を表す図を第３図（ｂ）に示す。
し、その真理値を表す図を第３図（ｂ）に示す。
第３図（ａ）のイ．において、反転EFは入力側FIFO20
（第２図）のエンプティフラグの反転信号であり、FIFO
20が空の状態の時この信号は“0"になり、空きでない時
“1"となる。ＲはMPU22からの読出し制御信号である反
転R1をインバータ回路210でさらに反転した信号であ
り、読出しを行う時に“1"となる。
（第２図）のエンプティフラグの反転信号であり、FIFO
20が空の状態の時この信号は“0"になり、空きでない時
“1"となる。ＲはMPU22からの読出し制御信号である反
転R1をインバータ回路210でさらに反転した信号であ
り、読出しを行う時に“1"となる。
また、第３図（ａ）のロ．において反転FFは出力側FI
FO25（第２図）のフルフラグの反転信号であり、FIFO25
がフル状態の時この信号は“0"になる、フル状態でない
と“1"となる。ＷはMPU22からの書込み制御信号である
反転W1をインバータ回路211でさらに反転した信号であ
り、書込みを行う時に“1"となる。
FO25（第２図）のフルフラグの反転信号であり、FIFO25
がフル状態の時この信号は“0"になる、フル状態でない
と“1"となる。ＷはMPU22からの書込み制御信号である
反転W1をインバータ回路211でさらに反転した信号であ
り、書込みを行う時に“1"となる。
第３図（ａ）イ．とロ．のR/Wの各制御信号の各状
態、反転EF/反転FF信号の各状態の組み合わせに対し
て、制御信号WAITIとWAITOの“1"および“0"に対してRD
YI（読出し実行のレディ信号）およびDYO（書込み実行
のレディ信号）の出力が第３図（ｂ）に示されている。
態、反転EF/反転FF信号の各状態の組み合わせに対し
て、制御信号WAITIとWAITOの“1"および“0"に対してRD
YI（読出し実行のレディ信号）およびDYO（書込み実行
のレディ信号）の出力が第３図（ｂ）に示されている。
これによれば、WAITIまたはWAITOを“0"にすることに
より、エンプティ状態（反転FE＝“0"）またはフル状態
（反転FF＝“0"）における読出し（Ｒ＝“1"）または書
込み（Ｗ＝“1"）に対し、レディ出力（RDYI,RDYO）が
“1"となり、命令を実行でき、エンプティフラグやフル
フラグを無効化する。
より、エンプティ状態（反転FE＝“0"）またはフル状態
（反転FF＝“0"）における読出し（Ｒ＝“1"）または書
込み（Ｗ＝“1"）に対し、レディ出力（RDYI,RDYO）が
“1"となり、命令を実行でき、エンプティフラグやフル
フラグを無効化する。
即ち、読出し（Ｒ＝“1"）時にFIFO20が空（反転EF＝
“0"）の場合に、制御信号をWAITI＝“0"、即ちノーWAI
Tに設定することにより、RDYI＝“1"（レディ状態）と
することができ、MPU22は命令の実行（読出し）が可能
となる。この場合、FIFO20にはデータが入ってないのに
読出すことになるが、それ以前にICE26からホルト要求
信号280が出ていると、その命令実行直後にMPU22はその
ホルト要求に対してホルト許可信号281が出力され、ICE
26からDSP21の各部にアクセスして、FIFO20が空き状態
となった時の状況を知るための各部のデータを得ること
ができる。
“0"）の場合に、制御信号をWAITI＝“0"、即ちノーWAI
Tに設定することにより、RDYI＝“1"（レディ状態）と
することができ、MPU22は命令の実行（読出し）が可能
となる。この場合、FIFO20にはデータが入ってないのに
読出すことになるが、それ以前にICE26からホルト要求
信号280が出ていると、その命令実行直後にMPU22はその
ホルト要求に対してホルト許可信号281が出力され、ICE
26からDSP21の各部にアクセスして、FIFO20が空き状態
となった時の状況を知るための各部のデータを得ること
ができる。
また、WAITI＝“1"、即ちWAITに設定すると、反転EF
＝“1"（空きでない状態）かつ読出し（Ｒ＝“1"）の場
合にだけRDYIが“1"となり、状態信号（反転EF）を有効
化する。
＝“1"（空きでない状態）かつ読出し（Ｒ＝“1"）の場
合にだけRDYIが“1"となり、状態信号（反転EF）を有効
化する。
同様に、WAITO＝“0"、即にノーWAITに設定すると、
書込み（Ｗ＝“1"）でフル状態（反転FF＝“0"）であっ
てもRDY＝“1"（レディ状態）となり、MPU22は命令を実
行可能となる。
書込み（Ｗ＝“1"）でフル状態（反転FF＝“0"）であっ
てもRDY＝“1"（レディ状態）となり、MPU22は命令を実
行可能となる。
この場合、ICE26からホルト要求信号280が出力されて
いると、FIFO25への転送（フル状態の中にデータを書込
む）が行われるが、その後にホルト許可信号281が入力
されて、DSP21内に各部のアクセスすることができる。
いると、FIFO25への転送（フル状態の中にデータを書込
む）が行われるが、その後にホルト許可信号281が入力
されて、DSP21内に各部のアクセスすることができる。
また、WAITO＝“1"、即ちWAITの設定をする場合は、
反転FF＝“1"かつ書込み（Ｗ＝“1"の時RDY＝“1"とな
り、状態信号を有効化する。
反転FF＝“1"かつ書込み（Ｗ＝“1"の時RDY＝“1"とな
り、状態信号を有効化する。
第４図に本発明の他の実施例１の構成図を示し、第５
図に本発明の他の実施例２の構成図を示す。
図に本発明の他の実施例２の構成図を示す。
第４図と第５図のいずれの場合も、FIFO−DSP−FIFO
−DSP−FIFOの複数段のディジタルシグナルプロセッサ
（DSP）により、入力データを順次に処理する構成とな
っている。そして、DSP1とDSP2のそれぞれにおいて、本
発明による制御信号WAITI,WAITOが供給され、それぞれI
CE1,ICE2からのホルト要求に対しホルト許可がMPUから
得られると、対応するDSP1またはDSP2にアクセスするこ
とができる。
−DSP−FIFOの複数段のディジタルシグナルプロセッサ
（DSP）により、入力データを順次に処理する構成とな
っている。そして、DSP1とDSP2のそれぞれにおいて、本
発明による制御信号WAITI,WAITOが供給され、それぞれI
CE1,ICE2からのホルト要求に対しホルト許可がMPUから
得られると、対応するDSP1またはDSP2にアクセスするこ
とができる。
第４図の構成では、デバッグを実行する場合のデー
タ，プログラムの入出力を行う手段であるパソコンを、
各インサーキットエミュレータICE1とICE2に対応して別
々に設けて個別に操作される。これに対し第５図の構成
では、各インサーキットエミュレータICE1とICE2に対し
一台のパソコンを共用して操作するものである。
タ，プログラムの入出力を行う手段であるパソコンを、
各インサーキットエミュレータICE1とICE2に対応して別
々に設けて個別に操作される。これに対し第５図の構成
では、各インサーキットエミュレータICE1とICE2に対し
一台のパソコンを共用して操作するものである。
［発明の効果］ 本発明によれば、ディジタルシグナルプロセッサのデ
バッグの際、作入れ先出しメモリがエンプティまたはフ
ルの状態であってもディジタルシグナルプロセッサ内の
レジスタ等のリード、ライトを行ってデバッグすること
が可能となる。
バッグの際、作入れ先出しメモリがエンプティまたはフ
ルの状態であってもディジタルシグナルプロセッサ内の
レジスタ等のリード、ライトを行ってデバッグすること
が可能となる。
特に次の〜のような条件下でのデバッグを可能と
することができる。
することができる。
FIFOからMPUにウエイトがかかっている状態でブレー
クコマンド（ホルト要求）を実行して、ホルト要求信号
の出力に対しホルト許可信号が規定時間以内に応答され
ないでタイムアウトエラーとなった場合。
クコマンド（ホルト要求）を実行して、ホルト要求信号
の出力に対しホルト許可信号が規定時間以内に応答され
ないでタイムアウトエラーとなった場合。
DSPのプログラムの作成ミスで入力用FIFOがエンプテ
ィまたは出力用FIFOがフルでMPUにウエイトがかかって
いる状態の時ブレークコマンドを実行し、以下と同様
になる場合。
ィまたは出力用FIFOがフルでMPUにウエイトがかかって
いる状態の時ブレークコマンドを実行し、以下と同様
になる場合。
ICEを複数台接続し、複数台にホルト要求を出し、そ
の中でエンプティまたはフルの状態でホルト要求がかか
り、以下と同様になる場合。
の中でエンプティまたはフルの状態でホルト要求がかか
り、以下と同様になる場合。
【図面の簡単な説明】 第１図は本発明の基本構成図、第２図は本発明の実施例
構成図、第３図（ａ）は転送指示部の構成図、第３図
（ｂ）は動作真理値を表す図、第４図は他の実施例の１
の構成図、第５図は他の実施例２の構成図、第６図は従
来例の構成図、第７図は従来例の読出しフロー図、第８
図は従来例の書込みフロー図である。 第１図中、 10:制御入力手段 11,13:先入れ先出しメモリ（FIFO） 12:ディジタルシグナルプロセッサ（DSP） 121:転送指示回路 122:マイクロプロセッサ（MPU） 123:RAM 124:ROM 14:インサーキットエミュレータ（ICE）
構成図、第３図（ａ）は転送指示部の構成図、第３図
（ｂ）は動作真理値を表す図、第４図は他の実施例の１
の構成図、第５図は他の実施例２の構成図、第６図は従
来例の構成図、第７図は従来例の読出しフロー図、第８
図は従来例の書込みフロー図である。 第１図中、 10:制御入力手段 11,13:先入れ先出しメモリ（FIFO） 12:ディジタルシグナルプロセッサ（DSP） 121:転送指示回路 122:マイクロプロセッサ（MPU） 123:RAM 124:ROM 14:インサーキットエミュレータ（ICE）
Claims (1)
- 【請求項１】入力側の先入れ先出しメモリからデータを
内部メモリへ転送して処理を行い出力側の先入れ先出し
メモリへ転送するディジタルシグナルプロセッサのイン
サーキットエミュレータによるデバッグ方式において， 前記ディジタルシグナルプロセッサは，マイクロプロセ
ッサと，前記各先入れ先出しメモリからのエンプティ信
号またはフル信号およびマイクロプロセッサからの書き
込み信号または読み出し信号を受けて転送を行うための
レディ信号を発生する転送指示回路を備え， 前記エンプティ信号またはフル信号を有効化または無効
化する制御入力手段を設け， 前記転送指示回路は，前記インサーキットエミュレータ
によるホルト要求に対しレディ信号が発生できない時に
前記制御入力手段からの制御入力を受け取ると前記エン
プティ信号またはフル信号を無効化してレディ信号を発
生し， 前記ディジタルシグナルプロセッサは前記レディー信号
により処理を実行して前記ホルト要求を許可する制御を
行うことを特徴とするディジタルシグナルプロセッサの
デバッグ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235176A JP2520158B2 (ja) | 1988-09-20 | 1988-09-20 | ディジタルシグナルプロセッサのデバッグ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235176A JP2520158B2 (ja) | 1988-09-20 | 1988-09-20 | ディジタルシグナルプロセッサのデバッグ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282323A JPH0282323A (ja) | 1990-03-22 |
| JP2520158B2 true JP2520158B2 (ja) | 1996-07-31 |
Family
ID=16982194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63235176A Expired - Fee Related JP2520158B2 (ja) | 1988-09-20 | 1988-09-20 | ディジタルシグナルプロセッサのデバッグ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2520158B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5375228A (en) * | 1991-02-04 | 1994-12-20 | Analog Devices, Inc. | Real-time signal analysis apparatus and method for digital signal processor emulation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62214441A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | プロセツサのホルト制御方式 |
| JPS63118648U (ja) * | 1987-01-26 | 1988-08-01 |
-
1988
- 1988-09-20 JP JP63235176A patent/JP2520158B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0282323A (ja) | 1990-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3105223B2 (ja) | マイクロコンピュータ，マイクロプロセッサおよびコア・プロセッサ集積回路用デバッグ周辺装置 | |
| US4879646A (en) | Data processing system with a pipelined structure for editing trace memory contents and tracing operations during system debugging | |
| US5345580A (en) | Microprocessor device and emulator device thereof | |
| JP2539199B2 (ja) | デジタルプロセッサ制御装置 | |
| US5109333A (en) | Data transfer control method and apparatus for co-processor system | |
| US20030196146A1 (en) | Systems and methods for testing processors | |
| US20040073780A1 (en) | Single-step processing and selecting debugging modes | |
| US20100153786A1 (en) | Processor, multiprocessor, and debugging method | |
| JPH0689201A (ja) | アイドルモードをアクセスするラン／ストップピンを有するマイクロプロセッサ及びそれを動作させる方法 | |
| US20030100133A1 (en) | System-on-chip breakpoint synchronization | |
| US6594741B1 (en) | Versatile write buffer for a microprocessor and method using same | |
| US7100027B1 (en) | System and method for reproducing system executions using a replay handler | |
| JP2520158B2 (ja) | ディジタルシグナルプロセッサのデバッグ方式 | |
| US5287522A (en) | External procedure invocation apparatus utilizing internal branch vector interrupts and vector address generation, in a RISC chip | |
| KR100223096B1 (ko) | 내부 메모리 맵 레지스터를 관측하는 방법 및 장치 | |
| JPH08272770A (ja) | マイクロコントローラディベロップメントシステム | |
| WO1994016391A1 (en) | Bus to bus interface with address translation | |
| JPH0581087A (ja) | プロセサのモニタ方式 | |
| JPS6316350A (ja) | マイクロプロセッサ | |
| KR100658485B1 (ko) | 마이크로프로세서 개발시스템 | |
| JPH096641A (ja) | 情報処理装置 | |
| JP3366235B2 (ja) | データ読み出し制御装置 | |
| JP2954006B2 (ja) | エミュレーション装置およびエミュレーション方法 | |
| JPH07175661A (ja) | ユーザプログラムロード方式 | |
| JPS62269237A (ja) | デ−タプロセツサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |